KR20140010861A - 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 - Google Patents

반도체 패키지용 기판 및 이를 갖는 반도체 패키지 Download PDF

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Abstract

본 기술은 반도체 패키지용 기판 및 이를 갖는 반도체 패키지를 포함한다. 본 기술에 포함된 반도체 패키지용 기판은, 제1면 및 상기 제1면에 대향하고 물결 모양 부분들을 포함하는 제2면을 가지며, 상기 제1면과 제2면을 관통하는 제1홀들을 구비한 제1절연체; 및 상기 제1절연체의 제2면 상에 형성된 회로배선들;을 포함하며, 상기 제1절연체의 상기 제2면의 물결 모양 부분과, 그 위에 형성되고 물결 모양을 갖는 회로배선 부분이 응력 방지 구조를 구성하는 것을 특징으로 한다.

Description

반도체 패키지용 기판 및 이를 갖는 반도체 패키지{Substrate for semiconductor package and semiconductor package having the same}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 신뢰성이 강화된 반도체 패키지용 기판 및 이를 갖는 반도체 패키지에 관한 것이다.
BGA(Ball Grid Array) 패키지 및 FBGA(Fine Ball Grid Array) 패키지는 칩 스케일 반도체 패키지의 대표적인 것들이다. 이들은 반도체 칩을 외부와 전기적으로 결합시키기 위한 단자로서 볼 타입의 리드, 즉, 도전성 솔더 볼을 사용하며, 상기 도전성 솔더 볼은 도전성 재료의 패턴들이 인쇄회로기판의 후면에 매트릭스 형태로 부착되어 어레이를 이룬다. 상기 FBGA 패키지는 BGA 패키의 일종으로서, 상기 BGA 패키지에 비해 상대적으로 작고 좁은 간격으로 배열된 솔더 볼들을 채용하고 있다.
이러한 BGA 패키지는, 통상적인 플라스틱 패키지와는 달리, 리드프레임(lead frame) 대신에 인쇄회로기판(Printed Circuit Board; PCB)을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면(全面)을 솔더 볼(solder ball)들을 배치할 수 있는 영역으로 제공할 수 있기 때문에, 마더보드(mother board)에 대한 실장 밀도 면에서 유리한 점이 있다.
이러한 인쇄회로기판은 전기적 시스템(electronic system)의 각종 보드로 광범위하게 사용이 되면서, 반도체 소자와 함께 전기적 시스템을 구성하는데 있어서 중요한 역할을 담당하고 있다.
한편, 급격하게 고속도, 고집적화되어 가고 있는 집적회로는 반도체 소자의 패키징에서 입력/출력 단자들의 수의 증가를 가져왔고, 이로 인하여, BGA 패키지의 볼 수의 증가와 함께 패키징 기판으로 사용되고 있는 인쇄회로기판의 회로배선의 밀도가 계속하여 증가하고 있다.
즉, 반도체 설계 기술 및 소자 기술의 발전에 따라 장치의 동작 속도는 빨라지고 동작 전압은 낮아지고 있다. 이 경우, 인쇄회로기판의 회로배선들 간의 혼선을 방지하기 위하여 회로배선들 간의 간격이 넓어져야 하며, 그리고, 특성 임피던스의 개선을 위하여 회로배선의 폭은 좁아져야 한다. 그러나, 회로배선의 폭이 좁아짐에 따라, 회로배선의 기계적 강도가 저하되어 반도체 패키지에 물리적인 변형이 발생하게 되는 경우에 회로배선이 쉽게 끊어지는 문제가 발생할 수 있다.
본 발명의 실시예는 반도체 패키지의 물리적인 변형에도 불구하고 회로배선의 끊김 불량을 방지할 수 있도록 한 반도체 패키지용 기판 및 이를 갖는 반도체 패키지를 제공한다.
일 실시예에 따른 반도체 패키지는, 제1면 및 상기 제1면에 대향하고 물결 모양 부분들을 포함하는 제2면을 가지며, 상기 제1면과 제2면을 관통하는 제1홀들을 구비한 제1절연체; 및 상기 제1절연체의 제2면 상에 형성된 회로배선들;을 포함하며, 상기 제1절연체의 상기 제2면의 물결 모양 부분과, 그 위에 형성되고 물결 모양을 갖는 회로배선 부분이 응력 방지 구조를 구성한다.
상기 회로배선은, 상기 제1절연체 제2면의 상기 제1홀 및 이에 인접한 부분에 배치된 제1전극과, 상기 제1전극으로부터 이격된 상기 제1절연체의 제2면 부분에 배치된 제2전극, 및 상기 제1전극과 상기 제2전극을 연결하도록 상기 물결 모양 부분을 포함하여 상기 제1절연체의 제2면 상에 배치된 연결부를 포함한다.
상기 연결부의 물결 모양은 상기 제1절연체의 제2면에 대해 수평 방향으로 형성된다
반도체 패키지는, 상기 회로배선을 덮도록 상기 제1절연체의 제2면 상에 형성되고, 상기 회로배선의 제2전극을 노출시키는 제2홀을 갖는 제2절연체를 더 포함한다.
반도체 패키지는, 상기 제1절연체의 제1면 상에 형성된 추가 회로배선; 및 상기 추가 회로배선과 상기 제1절연체의 제2면에 형성된 상기 회로배선의 제1전극을 연결하도록 상기 제1홀 내에 형성된 관통배선;을 더 포함한다.
상기 추가 회로배선은, 상기 관통배선과 연결된 제3전극과, 상기 제3전극과 이격된 제1절연체의 제1면 부분에 배치된 제4전극, 및 상기 제3전극과 상기 제4전극을 연결하는 추가 연결부를 포함한다.
반도체 패키지는, 상기 추가 회로배선을 덮도록 상기 제1절연체의 제1면 상에 형성되고, 상기 제4전극을 노출시키는 제3홀을 갖는 제3절연체를 더 포함한다.
상기 제1절연체의 제1면은 상기 추가 연결부가 배치된 부분의 일부가 물결 모양을 갖는다.
상기 물결 모양을 갖는 제1면 부분에 배치된 상기 회로배선의 추가 연결부는 물결 모양을 갖는다.
반도체 패키지는, 상기 물결 모양을 갖는 제1절연체의 제1면 부분과 그 위에 배치된 회로배선 부분으로 이루어진 추가 응력 방지 구조를 더 포함한다.
일 실시예에 따른 반도체 패키지는, 제1면 및 상기 제1면에 대향하고 물결 모양 부분들을 포함하는 제2면을 가지며 상기 제1면과 제2면을 관통하는 제1홀들을 구비한 제1절연체와, 상기 제1절연체의 제2면 상에 형성된 회로배선들을 포함하며, 상기 제1절연체의 상기 제2면의 물결 모양 부분과 그 위에 형성되고 물결 모양을 갖는 회로배선 부분이 응력 방지 구조를 구성하는 기판; 상기 제1절연체의 제2면 상부에 배치되고, 그의 일면에 배치된 본딩패드들을 갖는 반도체 칩; 및 상기 기판의 회로배선과 상기 반도체 칩의 본딩패드를 전기적으로 연결하는 제1접속전극;을 포함한다.
상기 회로배선은, 상기 제1절연체 제2면의 상기 제1홀 및 이에 인접한 부분에 배치된 제1전극과, 상기 제1전극으로부터 이격된 상기 제1절연체의 제2면 부분에 배치된 제2전극, 및 상기 제1전극과 상기 제2전극을 연결하도록 상기 물결 모양 부분을 포함하여 상기 제1절연체의 제2면 상에 배치된 연결부를 포함한다.
상기 연결부의 물결 모양은 상기 제1절연체의 제2면에 대해 수평 방향으로 형성된다.
반도체 패키지는, 상기 회로배선을 덮도록 상기 제1절연체의 제2면 상에 형성되고, 상기 회로배선의 제2전극을 노출시키는 제2홀을 갖는 제2절연체를 더 포함한다.
상기 반도체 칩은, 그의 본딩패드 형성 면이 상기 기판의 상기 제1절연체의 제2면과 마주하는 페이스-다운 타입(face-down type)으로 배치되고, 상기 제1접속전극은 상기 본딩패드 상에 형성되고, 상기 회로배선과 접촉하는 범프를 포함한다.
반도체 패키지는, 상기 기판과 상기 반도체 칩 사이 공간에 형성된 언더-필을 더 포함한다.
상기 반도체 칩은, 그의 본딩패드 형성 면이 상기 기판의 상기 제1절연체의 제2면과 대향하는 페이스-업 타입(face-up type)으로 배치되고, 상기 제1접속전극은, 도전성 와이어를 포함한다.
반도체 패키지는, 상기 기판과 상기 반도체 칩 사이에 개재된 접착부재를 더 포함한다.
반도체 패키지는, 상기 제1절연체의 제1면 상에 형성되고, 상기 제1홀에 통해 상기 기판의 회로배선과 전기적으로 연결되는 제2접속전극; 및 상기 반도체 칩 및 제1접속전극을 덮도록 상기 기판 상에 형성된 봉지부재;를 더 포함한다.
반도체 패키지는, 상기 제1절연체의 제1면 상에 형성된 추가 회로배선; 및 상기 추가 회로배선과 상기 제1절연체의 제2면에 형성된 상기 회로배선의 제1전극을 연결하도록 상기 제1홀 내에 형성된 관통배선;을 더 포함한다.
상기 추가 회로배선은, 상기 관통배선과 연결된 제3전극과, 상기 제3전극과 이격된 제1절연체의 제1면 부분에 배치된 제4전극, 및 상기 제3전극과 상기 제4전극을 연결하는 추가 연결부를 포함한다.
반도체 패키지는, 상기 추가 회로배선을 덮도록 상기 제1절연체의 제1면 상에 형성되고, 상기 제4전극을 노출시키는 제3홀을 갖는 제3절연체를 더 포함한다.
상기 제1절연체의 제1면은 상기 추가 연결부가 배치된 부분의 일부가 물결 모양을 갖는다.
상기 물결 모양을 갖는 제1면 부분에 배치된 상기 추가 연결부는 물결 모양을 갖는다.
상기 물결 모양을 갖는 제1절연체의 제1면 부분과 그 위에 배치된 추가 연결부 부분으로 이루어진 추가 응력 방지 구조를 더 포함한다.
반도체 패키지는, 상기 제3절연체 상에 형성되고, 상기 제3홀에 통해 상기 추가 회로배선의 제4전극과 전기적으로 연결되는 제2접속전극을 더 포함한다.
본 발명에 따르면, 기판에 형성되는 회로배선의 일 부분이 물결 모양을 가짐으로써 외부로부터 응력이 가해지는 경우 회로배선은 자체적으로 유연성을 가져 쉽게 변형되고, 이로 인해, 회로배선의 끊어짐 불량을 방지할 수 있다.
따라서, 기판 자체의 신뢰성을 확보할 수 있음은 물론, 이러한 기판을 이용하여 구현된 반도체 패키지의 신뢰성 또한 확보할 수 있다.
도 1은 일 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 2는 도 1의 반도체 패키지용 기판의 제조과정을 설명하기 위한 단면도이다.
도 3은 도 1의 기판을 갖는 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 도 1의 기판을 갖는 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 6은 도 5의 기판을 갖는 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 도 5의 기판을 갖는 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 9는 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 일 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도시된 바와 같이, 반도체 패키지용 기판(10)은 제1절연체(12) 및 회로배선(circuit trace; 14)들을 포함한다.
제1절연체(12)는, 자세하게 도시하지는 않았으나, 에폭시 수지로 이루어진 절연체가 유리섬유의 외측을 감싸는 구조를 가질 수 있다. 이러한 제1절연체(12)는 제1면(1) 및 이에 대향하는 제2면(2)을 갖는다. 특별히, 제1절연체(12)의 제2면(2)의 일부분은 물결 모양을 갖는다. 또한, 제1절연체(12)는 제1면(1) 및 제2면(2)을 관통하는 복수 개의 제1홀(H1)들을 갖는다.
본 실시예에서, 제1홀들(H1)은 평면상으로 볼 때 2열로 형성된 것으로 이해될 수 있지만, 2열 이상으로도 형성될 수 있다. 또한, 제1홀(H1)들은 제1절연체(12)의 중앙부에 형성되었지만, 제1절연체(12)의 양측 가장자리 각각에 형성될 수도 있다. 한편, 제1홀들(H1)은, 이후에 설명되겠지만, 제1절연체(12)의 제2면(2)에 형성되는 회로배선들(14)의 각 제1전극들(14a)에 대응하는 제1절연체(12) 부분들 각각에 형성된다.
회로배선(14)은, 예컨대, 제1절연체(12)의 제2면(2) 상에 형성된다. 회로배선(14)은 도전성을 가지면서 탄성력을 갖는 재질, 예컨대, 구리로 형성될 수 있다. 회로배선(14)은 제1전극(14a), 제2전극(14b) 및 상기 제1전극(14a)과 제2전극(14b)을 연결하는 연결부(14c)를 포함한다. 제1전극(14a)은 제1절연체(12)의 제2면(2)의 제1홀(H1) 및 이에 인접한 부분에 배치되며, 이에 따라, 제1전극(14a)은 제1홀들(H1)에 의해 노출된다. 제2전극(14b)은 제1전극(14a)으로부터 이격된 제2면(2) 부분, 예컨대, 제1절연체(12)의 제2면(2) 가장자리 부분에 배치된다. 연결부(14c)는 물결 모양의 제2면(2) 부분을 포함한 제1전극(14a)과 제2전극(14b) 사이의 제1절연체(12)의 제2면(2) 부분 상에 배치된다.
본 실시예에서, 반도체 패키지용 기판(10)은 물결 모양의 제2면(2)을 갖는 제1절연체(12) 부분과, 이러한 물결 모양의 제2면(2) 부분 상에 형성되어 동일하게 물결 모양을 갖는 연결부(14c) 부분을 포함하는 응력 방지 구조(15)를 갖는다. 여기서, 연결부(14c)의 물결 모양은 제1절연체(12)의 제2면(2)에 대해 수평 방향으로 형성된다.
일 실시예에 따른 반도체 패키지용 기판(10)은 회로배선들(14)을 덮도록 제1절연체(12)의 제2면(2) 상에 형성되고, 회로배선들(14)의 제2전극들(14b)을 노출시키는 제2홀들(H2)을 갖는 제2절연체(16)를 더 포함한다. 예컨대, 제2절연체(16)는 솔더 레지스트일 수 있다.
전술한 바와 같은 일 실시예에 따른 반도체 패키지용 기판에 있어서, 물결 모양을 갖는 제1절연체의 제2면 부분 및 그 위에 형성된 회로배선 부분으로 구성된 응력 방지 구조가 외부로부터 인가되는 응력을 흡수하는 역할을 하기 때문에, 외부로부터 응력이 인가될 때 상기 회로배선은 마치 스프링처럼 쉽게 변형이 되어 끊어짐의 불량이 발생하지 않게 된다.
따라서, 일 실시예에 따른 반도체 패키지용 기판은 기계적 신뢰성을 갖게 되고, 이와 같은 기판을 이용하여 반도체 패키지를 구현할 경우, 해당 패키지의 신뢰성이 향상된다.
도 2는 도 1의 반도체 패키지용 기판의 제조과정을 설명하기 위한 단면도이다.
도시된 바와 같이, 대체로 플레이트 형상을 가지며, 제1면(1) 및 이에 대향하는 제2면(2)을 갖는 제1절연체(12)을 마련하고, 그런 다음, 제1절연체(12)의 일부분, 즉, 후속에서 회로배선의 제1전극이 배치될 부분에 제1면(1) 및 제2면(2)을 관통하는 제1홀(H1)을 형성하며, 이어서, 제1홀(H1)이 형성된 제1절연체(12)의 제2면(2) 상에 구리 포일(copper foil; 13)을 부착한다.
다른 실시예로서, 제1면(1) 및 제2면(2)을 가지며, 상기 제2면(2)에 구리 포일(13)이 부착된 제1절연체(12)를 마련한 후, 제1절연체(12)의 일부분에 제1홀(H1)을 형성하는 것도 가능하다.
계속해서, 제절연체(12)의 제2면(2) 상에 부착된 구리 포일(13)을, 예컨대, 일부분이 물결 모양의 표면을 갖는 가열 가압 성형기로 압착한다. 그런 다음, 압착된 구리 포일(13)을 포토리소그라피 및 에칭 공정으로 패터닝하여 회로배선(14)을 형성한다. 회로배선(14)은 제1절연체(12)의 제1홀(H1) 및 이에 인접한 제2면(2) 부분에 배치되는 제1전극(14a)과, 상기 제1전극(14a)과 이격된 제1절연체(12)의 제2면(2) 가장자리 부분에 배치되는 제2전극(14b), 그리고, 상기 제1전극(14a)과 제2전극(14b) 사이에 배치된 연결부(14c)를 포함한다.
여기서, 일부분이 물결 모양의 표면을 갖는 가열 가압 성형기에 의해 제1전극(14a)과 제2전극(14b) 사이에 배치된 연결부(14c)는 대체로 물결 모양을 갖게 되고, 동일하게, 상기 물결 모양을 갖는 연결부(14c) 부분 아래의 제1절연체(12)의 제2면(2) 부분 또한 물결 모양을 갖게 되며, 이 결과로서, 응력 방지 구조(15)가 형성된다.
계속해서, 회로배선(14)을 덮도록 제1절연체(12)의 제2면(2) 상에 솔더 레지스트와 같은 제2절연체(16)를 형성한다. 그런 다음, 제2절연체(16)의 일부분을 식각하여 회로배선(14)의 제2전극(14c)을 노출시키는 제2홀(H2)을 형성하고, 이 결과로서, 반도체 패키지용 기판(10)의 제조를 완성한다.
도 3은 도 1의 기판을 갖는 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 일 실시예에 따른 반도체 패키지(100)는, 응력 방지 구조(15)를 갖는 기판(10), 반도체 칩(20) 및 제1접속전극들(30)을 포함한다.
기판(10)은, 전술한 바와 같이, 제1절연체(12), 회로배선들(14) 및 제2절연체(16)를 포함한다.
제1절연체(12)는 제1면(1) 및 이에 대향하고 일부가 물결 모양을 갖는 제2면(2)을 포함한다. 또한, 제1절연체(12)는 제1면(1) 및 제2면(2)을 관통하는 복수 개의 제1홀(H1)을 갖는다.
회로배선(14)은 제1절연체(12)의 제2면(2) 상에 형성된다. 회로배선(14)은, 예컨대, 구리와 같은 도전성을 가지면서 탄성력을 갖는 재질로 형성될 수 있다. 이러한 회로배선(20)은 제1전극(14a), 제2전극(14b) 및 상기 제1전극(14a)과 제2전극(14b)을 연결하는 연결부(14c)를 포함한다. 제1전극(14a)은 제1절연체(12)의 제2면(2)의 제1홀(H1) 및 이에 인접한 부분에 배치된다. 제2전극(14b)은 제1전극(14a)으로부터 이격된 제2면(2)의 가장자리 부분 상에 배치된다. 연결부(14c)는 물결 모양의 제2면(2) 부분을 포함한 제1전극(14a)과 제2전극(14b) 사이의 제1절연체(12)의 제2면(2) 부분 상에 배치된다. 여기서, 제1전극(14a)은 제1홀(H1)에 의해 노출된다.
본 실시예에서, 기판(10)은 물결 모양의 제2면(2)을 갖는 제1절연체(12) 부분과 이러한 물결 모양의 제2면(2) 부분 상에 형성되어 동일하게 물결 모양을 갖는 연결부(14c) 부분을 포함하는 응력 방지 구조(15)를 갖는다. 여기서, 연결부(14c)의 물결 모양은 제1절연체(12)의 제2면(2)에 대해 수평 방향으로 형성된다.
제2절연체(16)는 회로배선들(14)을 덮도록 제1절연체(12)의 제2면(2) 상에 형성된다. 제2절연체(16)는 각 회로배선들(14)의 제2전극들(14b)을 노출시키는 복수 개의 제2홀(H2)을 구비한다.이러한 제2절연체(16)는, 예컨대, 솔더 레지스트로 이루어질 수 있다.
계속해서, 반도체 칩(20)은 그의 일면에 형성된 본딩패드들(22)을 포함한다. 이러한 반도체 칩(20)은 본딩패드(22)가 형성된 면이 제1절연체(12)의 제2면(2)과 마주하도록 페이스-다운 타입(face-down type)으로 기판(10) 상부에 배치된다. 여기서, 본딩패드들(22)은 기판(10)의 제2전극들(14b)과 대응하는 위치에 배치된다.
제1접속전극들(30)은 각 본딩패드(22) 상에 형성되고, 제2홀(H2)을 관통하여 제2전극(14b)과 접속된다. 이에 따라, 반도체 칩(20)의 각 본딩패드(22)는 제1접속전극(30)을 통해 기판(10)의 대응하는 각 회로배선(14)과 전기적으로 연결된다. 제1접속전극(30)은, 예컨대, 범프를 포함한다.
일 실시예에 따른 반도체 패키지(100)는 제1홀(H1)에 의해 상기 기판(10)의 하면, 즉, 제1절연체(12)의 제1면(1)으로부터 노출된 회로배선(14)의 제1전극(14a)에 연결된 제2접속전극(50)을 더 포함한다. 제2접속전극(50)은, 예컨대, 솔더 볼을 포함한다.
또한, 일 실시예에 따른 반도체 패키지(100)는 페이스-다운 타입으로 배치된 반도체 칩(20)과 기판(10) 사이 공간에 형성된 언더-필(32)을 더 포함한다.
게다가, 일 실시예에 따른 반도체 패키지(100)는 외부로부터 반도체 칩(20)이 손상되는 것을 방지하기 위해 반도체 칩(20)을 덮도록 기판(10)의 상면에 형성된 봉지부재(60)를 더 포함한다. 봉지부재(60)는, 예컨대, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함한다.
이와 같은 일 실시예에 따른 반도체 패키지는 그의 기판이 응력 방지 구조를 포함하고 있기 때문에, 예컨대, 기판 상에 반도체 칩을 실장하는 과정에서 상기 기판에 응력이 인가되더라도 응력 방지 구조가 인가된 응력을 흡수하는 역할을 하게 됨으로써 기판의 회로배선이 끊어지는 불량이 거의 발생하지 않으며, 따라서, 향상된 신뢰성을 갖는다.
도 4는 도 1의 기판을 갖는 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 여기서, 도 3과 동일한 구성요소들에 대해서는 동일한 도면부호로 나타낸다.
도시된 바와 같이, 다른 실시예에 따른 반도체 패키지(110)는 기판(10), 반도체 칩(20) 및 제1접속전극들(40)을 포함한다.
기판(10)은 이전 실시예의 그것과 동일하게 응력 방지 구조(15)를 갖는다.
반도체 칩(20)은 그의 일면에 형성된 본딩패드들(22)을 포함한다. 이러한 반도체 칩(20)은 접착부재(34)의 개재하에 본딩패드(22)가 형성된 면과 대향하는 면이 기판(10)과 마주하는 페이스-업 타입(face-up type)으로 기판(10) 상에 부착된다.
제1접속전극(40)은 이전 실시예의 그것과는 달리 도전성 와이어로 이루어진다. 따라서, 본 실시예에서, 반도체 칩(20)의 본딩패드(22)와 기판(10)의 회로배선(14)의 제2전극(14b)은 제2절연체(16)의 제2홀(H2)을 관통하는 도전성 와이어에 의해 상호 전기적으로 연결된다.
다른 실시예에 따른 반도체 패키지(110)는 제1홀(H1)을 통해 회로배선(14)의 제1전극(14a)과 연결된 제2접속전극(50)을 더 포함한다. 제2접속전극(50)은 솔더 볼을 포함할 수 있다.
또한, 다른 실시예에 따른 반도체 패키지(110)는 외부의 영향들로부터 반도체 칩(20)이 손상되는 것을 방지하기 위해서 반도체 칩(20) 및 도전성 와이어로 이루어진 제1접속전극(40)을 덮도록 기판(10)의 상면에 형성된 봉지부재(60)를 더 포함한다. 봉지부재(60)는, 예컨대, 에폭시 몰딩 컴파운드를 포함할 수 있다.
도 5는 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 여기서, 도 1과 동일한 구성요소들은 동일한 도면부호로 나타낸다.
도시된 바와 같이, 다른 실시예에 따른 반도체 패키지용 기판(10A)은 제1절연체(12), 회로배선(14) 및 추가 회로배선(18)을 포함한다.
제1절연체(12)는 제1면(1) 및 이에 대향하는 제2면(2)을 갖는다. 특별히, 제1절연체(12)는 그의 제2면(2)은 물론 제1면(1)의 일부분 또한 물결 모양을 갖는다. 제1절연체(12)는 제1면(1) 및 제2면(2)을 관통하는 복수 개의 제1홀(H1) 및 상기 제1홀(H1) 내에 형성된 관통배선(70)을 포함한다.
회로배선(14)은 제1절연체(12)의 제2면(2) 상에 형성된다. 회로배선(14)은, 예컨대, 구리로 형성될 수 있다. 회로배선(20)은 제1전극(14a), 제2전극(14b) 및 상기 제1전극(14a)과 제2전극(14b)을 연결하는 연결부(14c)를 포함한다. 연결부(14c)는 물결 모양의 제2면(2) 부분을 포함한 제1전극(14a)과 제2전극(14b) 사이의 제1절연체(12)의 제2면(2) 부분 상에 배치된다.
본 실시예에서, 반도체 패키지용 기판(10A)은 물결 모양의 제2면(2)을 갖는 제1절연체(12) 부분과, 이러한 물결 모양의 제2면(2) 부분 상에 형성되어 동일하게 물결 모양을 갖는 연결부(14c) 부분으로 이루어진 응력 방지 구조(15)를 갖는다.
추가 회로배선(18)은 제1절연체(12)의 제1면(1) 상에 형성된다. 추가 회로배선(18)은 관통배선(70)을 통해 회로배선(14)의 제1전극(14a)과 연결된 제3전극(18a)과 제3전극(18a)으로부터 이격 배치된 제4전극(18b) 및 제3전극(18a)과 제4전극(18b)을 연결하는 추가 연결부(18c)를 포함한다. 여기서, 제3전극(18a)의 위치는 관통배선(70)에 의한 제1전극(14a)과의 연결을 위해 제1전극(14a)의 아래에 위치함이 바람직하다. 제4전극(18b)의 위치는 제2전극(14b)의 아래에 위치할 수 있으며, 그러나, 제4전극(18b)의 위치는 자유롭게 변경할 수 있다.
본 실시예에서, 추가 연결부(18c)는 물결 모양을 갖는 제1절연체(12)의 제1면(1) 부분 상에 형성되어 동일하게 물결 모양을 가지며, 이에 따라, 다른 실시예에 따른 반도체 패키지용 기판(10A)은 제1절연체(12)의 물결 모양의 제1면(1) 부분과 이러한 물결 모양의 제1면(2) 부분 상에 형성되어 동일하게 물결 모양을 갖는 추가 연결부(18c) 부분으로 이루어진 추가 응력 방지 구조(15a)를 갖는다. 그러므로, 다른 실시예에 따른 반도체 패키지용 기판(10A)은 응력 방지 구조(15) 및 추가 응력 방지 구조(15a)의 형성을 통해 제1절연체(12)의 제2면(2)에 형성되는 회로배선(14)은 물론 제1절연체(12)의 제1면(1)에 형성되는 추가 회로배선(18)의 끊어짐 불량도 효과적으로 방지할 수 있다.
계속해서, 다른 실시예에 따른 반도체 패키지용 기판(10A)은 회로배선들(14)을 덮도록 제1절연체(12)의 제2면(2) 상에 형성되고, 회로배선들(14)의 제2전극들(14b)을 노출시키는 제2홀들(H2)을 갖는 제2절연체(16)를 더 포함한다. 또한, 다른 실시예에 따른 반도체 패키지용 기판(10A)은 추가 회로배선들(18)을 덮도록 제1절연체(12)의 제1면(1) 상에 형성되고, 추가 회로배선들(18)의 제4전극들(18b)을 노출시키는 제3홀들(H3)을 갖는 제3절연체(19)를 더 포함한다. 제2 및 제3 절연체(16, 19)는, 예컨대, 솔더 레지스트 일 수 있다.
도 6은 도 5의 기판을 갖는 일 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 7은 도 5의 기판을 갖는 다른 실시예에 따른 반도체 패키지를 도시한 단면도로서, 이들을 설명하면 다음과 같다. 여기서, 이전 실시예와 동일한 구성요소는 동일한 도면부호로 나타내며, 이들에 대한 중복 설명은 생략하도록 한다.
도 6을 참조하면, 일 실시예에 따른 반도체 패키지(200)는 기판(10A), 반도체 칩(20) 및 제1접속전극(30)을 포함한다.
기판(10A)은 도 5에서와 같이 응력 방지 구조(15) 및 추가 응력 방지 구조(15a)를 갖는다.
반도체 칩(20)은 그의 일면에 형성된 본딩패드들(22)을 포함한다. 이러한 반도체 칩(20)은 본딩패드들(22)이 형성된 면이 기판(10A)과 마주하도록 상기 기판(10A) 상에 페이스-다운 타입으로 배치된다.
제1접속전극(30)은 상기 반도체 칩(20)의 각 본딩패드들(22) 상에 형성되며, 회로배선의 제2전극(14b)과 접속된다. 제1접속전극(30)은, 예컨대, 범프를 포함한다.
일 실시예에 따른 반도체 패키지(200)는 제3홀(H3)에 의해 노출된 추가 회로배선의 제4전극(18b)에 연결된 제2접속전극(50)을 더 포함한다. 제2접속전극(50)은 솔더 볼 일 수 있다. 또한, 일 실시예에 따른 반도체 패키지(200)는 페이스-다운 타입으로 배치된 반도체 칩(20)과 상기 기판(10A) 사이 공간에 형성된 언더-필(32) 및 반도체 칩(20)을 덮도록 기판(10A)의 상면에 형성된 봉지부재(60)를 더 포함한다. 봉지부재(60)는, 예컨대, 에폭시 몰딩 컴파운드 일 수 있다.
도 7을 참조하면, 다른 실시예에 따른 반도체 패키지(201)는 기판(10A), 반도체 칩(20) 및 제1접속전극(40)을 포함한다.
기판(10A)은 도 5에서와 같이 응력 방지 구조(15) 및 추가 응력 방지 구조(15a)를 갖는다.
반도체 칩(20)은 그의 일면에 형성된 본딩패드들(22)을 포함하며, 본딩패드들(22)이 형성된 면과 대향하는 면이 기판(10A)과 마주하도록 상기 기판(10A) 상에 접착부재(34)에 의해 페이스-업 타입으로 부착된다.
제1접속전극(40)은 도전성 와이어로 이루어지며, 서로 대응하는 반도체 칩(20)의 본딩패드(22)와 기판(10A)의 회로배선의 제2전극(14b)을 전기적으로 연결한다.
다른 실시예에 따른 반도체 패키지(210)는 제3홀(H3)에 의해 노출된 추가 회로배선의 제4전극(18b)에 연결된 솔더 볼과 같은 제2접속전극(50)을 더 포함한다.
또한, 다른 실시예에 따른 반도체 패키지(210)는 반도체 칩(20)을 덮도록 기판(10A)의 상면에 형성된 에폭시 몰딩 컴파운드와 같은 봉지부재(60)를 더 포함한다.
상술한 반도체 패키지는 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있으며, 이를 설명하면 다음과 같다.
도 8는 본 발명에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도시된 바와 같이, 전자 시스템(800)은 제어기(810), 입출력 장치(820) 및 기억 장치(830)를 포함할 수 있다. 제어기(810), 입출력 장치(820) 및 기억 장치(830)는 버스(850, bus)를 통하여 결합 될 수 있다. 버스(850)는 데이터들이 이동하는 통로라 할 수 있다.
예컨대, 제어기(810)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(810) 및 기억 장치(830)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 입출력 장치(820)는 키패드, 키보드 및 표시 장치 등에서 선택된 적어도 하나를 포함할 수 있다.
기억 장치(830)는 데이터를 저장하는 장치이다. 기억 장치(830)는 데이터 및/또는 제어기(810)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(830)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또한, 기억 장치(830)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(800)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(800)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(840)를 더 포함할 수 있다. 인터페이스(840)는 유무선 형태일 수 있다. 예를 들어, 인터페이스(840)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
한편, 도시하지 않았지만, 상기 전자 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고, 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(800)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(600)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 9는 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블록도이다.
도시된 바와 같이, 본 발명에 따른 반도체 패키지는 메모리 카드(900)의 형태로 제공될 수 있다. 일례로, 메모리 카드(900)는 비휘발성 기억 소자와 같은 메모리(910) 및 메모리 제어기(920)를 포함할 수 있다. 메모리(910) 및 메모리 제어기(920)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(910)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(920)는 호스트(930)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(910)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
10,10A : 기판 12: 제1절연체
14: 회로배선 16: 제2절연체
18: 추가 회로배선 19: 제3절연체
20: 반도체 칩 22: 본딩패드
30,40 : 제1접속전극 32: 언더필층
34 : 접착부재 50: 제2접속전극
60: 봉지부재 70: 관통배선
100,110,200,210: 반도체 패키지

Claims (26)

  1. 제1면 및 상기 제1면에 대향하고 물결 모양 부분들을 포함하는 제2면을 가지며, 상기 제1면과 제2면을 관통하는 제1홀들을 구비한 제1절연체; 및
    상기 제1절연체의 제2면 상에 형성된 회로배선들;
    을 포함하며,
    상기 제1절연체의 상기 제2면의 물결 모양 부분과, 그 위에 형성되고 물결 모양을 갖는 회로배선 부분이 응력 방지 구조를 구성하는 반도체 패키지용 기판.
  2. 제 1 항에 있어서,
    상기 회로배선은, 상기 제1절연체 제2면의 상기 제1홀 및 이에 인접한 부분에 배치된 제1전극과, 상기 제1전극으로부터 이격된 상기 제1절연체의 제2면 부분에 배치된 제2전극, 및 상기 제1전극과 상기 제2전극을 연결하도록 상기 물결 모양 부분을 포함하여 상기 제1절연체의 제2면 상에 배치된 연결부를 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제 2 항에 있어서,
    상기 연결부의 물결 모양은 상기 제1절연체의 제2면에 대해 수평 방향으로 형성된 것을 특징으로 하는 반도체 패키지용 기판.
  4. 제 2 항에 있어서,
    상기 회로배선을 덮도록 상기 제1절연체의 제2면 상에 형성되고, 상기 회로배선의 제2전극을 노출시키는 제2홀을 갖는 제2절연체를 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제 2 항에 있어서,
    상기 제1절연체의 제1면 상에 형성된 추가 회로배선; 및
    상기 추가 회로배선과 상기 제1절연체의 제2면에 형성된 상기 회로배선의 제1전극을 연결하도록 상기 제1홀 내에 형성된 관통배선;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  6. 제 5 항에 있어서,
    상기 추가 회로배선은, 상기 관통배선과 연결된 제3전극과, 상기 제3전극과 이격된 제1절연체의 제1면 부분에 배치된 제4전극, 및 상기 제3전극과 상기 제4전극을 연결하는 추가 연결부를 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  7. 제 6 항에 있어서, 상기 추가 회로배선을 덮도록 상기 제1절연체의 제1면 상에 형성되고, 상기 제4전극을 노출시키는 제3홀을 갖는 제3절연체를 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  8. 제 6 항에 있어서,
    상기 제1절연체의 제1면은 상기 추가 연결부가 배치된 부분의 일부가 물결 모양을 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  9. 제 8 항에 있어서,
    상기 물결 모양을 갖는 제1면 부분에 배치된 상기 회로배선의 추가 연결부는 물결 모양을 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  10. 제 9 항에 있어서,
    상기 물결 모양을 갖는 제1절연체의 제1면 부분과 그 위에 배치된 회로배선 부분으로 이루어진 추가 응력 방지 구조를 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  11. 제1면 및 상기 제1면에 대향하고 물결 모양 부분들을 포함하는 제2면을 가지며 상기 제1면과 제2면을 관통하는 제1홀들을 구비한 제1절연체와, 상기 제1절연체의 제2면 상에 형성된 회로배선들을 포함하며, 상기 제1절연체의 상기 제2면의 물결 모양 부분과 그 위에 형성되고 물결 모양을 갖는 회로배선 부분이 응력 방지 구조를 구성하는 기판;
    상기 제1절연체의 제2면 상부에 배치되고, 그의 일면에 배치된 본딩패드들을 갖는 반도체 칩; 및
    상기 기판의 회로배선과 상기 반도체 칩의 본딩패드를 전기적으로 연결하는 제1접속전극;
    을 포함하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 회로배선은, 상기 제1절연체 제2면의 상기 제1홀 및 이에 인접한 부분에 배치된 제1전극과, 상기 제1전극으로부터 이격된 상기 제1절연체의 제2면 부분에 배치된 제2전극, 및 상기 제1전극과 상기 제2전극을 연결하도록 상기 물결 모양 부분을 포함하여 상기 제1절연체의 제2면 상에 배치된 연결부를 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 연결부의 물결 모양은 상기 제1절연체의 제2면에 대해 수평 방향으로 형성된 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 회로배선을 덮도록 상기 제1절연체의 제2면 상에 형성되고, 상기 회로배선의 제2전극을 노출시키는 제2홀을 갖는 제2절연체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 반도체 칩은, 그의 본딩패드 형성 면이 상기 기판의 상기 제1절연체의 제2면과 마주하는 페이스-다운 타입(face-down type)으로 배치되고,
    상기 제1접속전극은, 상기 본딩패드 상에 형성되고, 상기 회로배선과 접촉하는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 기판과 상기 반도체 칩 사이 공간에 형성된 언더-필을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 11 항에 있어서,
    상기 반도체 칩은, 그의 본딩패드 형성 면이 상기 기판의 상기 제1절연체의 제2면과 대향하는 페이스-업 타입(face-up type)으로 배치되고,
    상기 제1접속전극은, 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 기판과 상기 반도체 칩 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 12 항에 있어서,
    상기 제1절연체의 제1면 상에 형성되고, 상기 제1홀에 통해 상기 기판의 회로배선과 전기적으로 연결되는 제2접속전극; 및
    상기 반도체 칩 및 제1접속전극을 덮도록 상기 기판 상에 형성된 봉지부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 12 항에 있어서,
    상기 제1절연체의 제1면 상에 형성된 추가 회로배선; 및
    상기 추가 회로배선과 상기 제1절연체의 제2면에 형성된 상기 회로배선의 제1전극을 연결하도록 상기 제1홀 내에 형성된 관통배선;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제 20 항에 있어서,
    상기 추가 회로배선은, 상기 관통배선과 연결된 제3전극과, 상기 제3전극과 이격된 제1절연체의 제1면 부분에 배치된 제4전극, 및 상기 제3전극과 상기 제4전극을 연결하는 추가 연결부를 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제 21 항에 있어서,
    상기 추가 회로배선을 덮도록 상기 제1절연체의 제1면 상에 형성되고, 상기 제4전극을 노출시키는 제3홀을 갖는 제3절연체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제 20 항에 있어서,
    상기 제1절연체의 제1면은 상기 추가 연결부가 배치된 부분의 일부가 물결 모양을 갖는 것을 특징으로 하는 반도체 패키지.
  24. 제 23 항에 있어서,
    상기 물결 모양을 갖는 제1면 부분에 배치된 상기 추가 연결부는 물결 모양을 갖는 것을 특징으로 하는 반도체 패키지.
  25. 제 24 항에 있어서,
    상기 물결 모양을 갖는 제1절연체의 제1면 부분과 그 위에 배치된 물결 모양을 갖는 추가 연결부 부분으로 이루어진 추가 응력 방지 구조를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  26. 제 22 항에 있어서,
    상기 제3절연체 상에 형성되고, 상기 제3홀에 통해 상기 추가 회로배선의 제4전극과 전기적으로 연결되는 제2접속전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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