KR20170000458A - 기판 스트립 - Google Patents

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KR20170000458A
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bending control
substrate
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조경순
길명균
류한성
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삼성전자주식회사
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Abstract

기판 스트립이 제공된다. 기판 스트립은 서로 이격하는 제1 및 제2 기판 영역들, 및 상기 제1 및 제2 기판 영역들 사이의 더미 영역을 포함하는 코어 층, 상기 제1 및 제2 기판 영역들의 상면 상에 배치되는 제1 배선 층, 상기 제1 및 제2 기판 영역들의 하면 상에 배치되는 제2 배선 층, 및 상기 더미 영역의 상면 또는 하면 중 어느 하나 상에 제공되는 휨 제어 부재를 포함한다. 상기 휨 제어 부재는 금속을 포함한다.

Description

기판 스트립{Substrate Strip}
본 발명은 기판 스트립에 관한 것으로서, 보다 상세하게는 더미 영역의 일 면에 형성된 휨 제어 부재를 포함하는 기판 스트립에 관한 것이다.
전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 패키지 기판도 소형화와 슬림화가 진행되고 있다. 이에 반해, 전자 제품의 집적도가 증가됨에 따라 패키지 기판 상에 실장되는 반도체 칩이 차지하는 상대적인 면적은 커지고 있다. 패키지 기판이 얇아지고, 패키지 제품이 컴팩트화 됨에 따라, 제조 공정에서 반도체 칩, 에폭시 몰딩 컴파운드, 및 패키지 기판 사이의 열팽창계수 차이에 의한 기판 스트립의 휨 발생이 문제되고 있다.
본 발명이 해결하고자 하는 과제는 휨 현상이 감소된 기판 스트립을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 기판 스트립은 서로 이격하는 제1 및 제2 기판 영역들, 및 상기 제1 및 제2 기판 영역들 사이의 더미 영역을 포함하는 코어 층; 상기 제1 및 제2 기판 영역들의 상면 상에 배치되는 제1 배선 층; 상기 제1 및 제2 기판 영역들의 하면 상에 배치되는 제2 배선 층; 및 상기 더미 영역의 상면 또는 하면 중 어느 하나 상에 제공되는 휨 제어 부재를 포함하되, 상기 휨 제어 부재는 금속을 을 포함할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 구리를 포함할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 상기 코어 층과 접할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 상기 제1 및 제2 배선 층들과 전기적으로 절연될 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 상기 제1 또는 제2 배선 층들과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 상기 더미 영역의 하면 상에 제공되고, 상기 코어 층을 기준으로, 상기 휨 제어 부재는 상기 제2 배선 층과 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 코어 층은 제1 방향으로 장축을 가지고, 상기 제1 및 제2 기판 영역들은 상기 제1 방향으로 서로 이격하며, 상기 더미 영역은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 휨 제어 부재는 상기 제2 방향으로 연장되는 직사각형 모양을 가질 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 휨 제어 부재는 상기 제2 방향으로 서로 이격되며 반복되는 줄무늬 패턴을 가질 수 있다.
일 실시예에 따르면, 상기 코어 층과 상기 제2 배선 층 사이에 배치되는 제3 배선 층; 및 상기 코어 층과 상기 제1 배선 층 사이에 배치되는 제4 배선 층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 코어 층을 기준으로, 상기 휨 제어 부재는 상기 제1 내지 제4 배선 층들 중 어느 하나와 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 제1 휨 제어 부재 및 제2 휨 제어 부재를 포함하고, 상기 코어 층을 기준으로, 상기 제1 휨 제어 부재는 제2 배선 층과 동일한 레벨에 위치하고, 상기 코어 층을 기준으로, 상기 제2 휨 제어 부재는 제3 배선 층과 동일한 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 기판 스트립은 서로 이격하는 제1 및 제2 기판 영역들, 및 상기 제1 및 제2 기판 영역들을 둘러싸는 더미 영역을 포함하는 코어 층; 상기 제1 및 제2 기판 영역들의 상면 상에 배치되는 제1 배선 층; 상기 제1 및 제2 기판 영역들의 하면 상에 배치되는 제2 배선 층; 상기 더미 영역의 하면 상에 배치되는 휨 제어 부재;
상기 제1 배선 층을 덮는 제1 솔더 레지스트 층; 및 상기 제2 배선 층 및 상기 휨 제어 부재를 덮는 제2 솔더 레지스트 층을 포함할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 상기 코어 층 보다 큰 열팽창 계수를 가질 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 구리를 포함할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 상기 더미 영역의 하면 바로 위에 배치될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 휨 제어 부재는 상기 제1 및 제2 기판 영역들 사이에 위치할 수 있다.
일 실시예에 따르면, 상기 휨 제어 부재는 상기 제2 배선 층과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 코어 층을 기준으로, 상기 휨 제어 부재는 상기 제2 배선 층과 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 배선 층은 칩 본딩 패드를 포함하고, 상기 제2 배선 층은 외부 연결 패드를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 기판 스트립은 서로 이격하는 기판 영역들 및 기판 영역들 사이에 위치하는 더미 영역을 포함하는 코어 층, 및 코어 층의 더미 영역의 상면 또는 하면 중 어느 하나 상에 배치되는 휨 제어 부재를 포함할 수 있다. 본 발명의 실시예들에 따르면, 열처리 공정에 의하여 코어 층의 기판 영역들이 볼록하게 휘어지더라도, 코어 층의 더미 영역이 기판 영역들과 반대 방향으로 볼록하게 휘어질 수 있다. 이에 따라, 코어 층 및 기판 스트립의 전반적인 휨 정도가 완화될 수 있다.
도 1a 및 1b는 본 발명의 실시예들에 따른 기판 스트립을 나타내는 평면도들이다.
도 2는 도 1a 또는 도 1b의 I-I' 선에 대응하는 단면도로서, 본 발명의 제1 실시예에 따른 기판 스트립을 나타낸다.
도 3은 반도체 칩들이 실장된 본 발명의 제1 실시예에 따른 기판 스트립을 나타내는 단면도이다.
도 4a는 열처리 공정에 의하여 기판 스트립의 더미 영역 및 휨 제어 부재가 변형되는 일 예를 나타내는 도면이다.
도 4b는 도 4a에 도시된 더미 영역 및 휨 제어 부재의 변형을 이용하여 기판 스트립의 전반적인 휨 정도가 완화되는 것을 설명하기 위한 도면이다.
도 5a는 열처리 공정에 의하여 기판 스트립의 더미 영역 및 휨 제어 부재가 변형되는 다른 예를 나타내는 도면이다.
도 5b는 도 5a에 도시된 더미 영역 및 휨 제어 부재의 변형을 이용하여 기판 스트립의 전반적인 휨 정도가 개선되는 것을 설명하기 위한 도면이다.
도 6은 도 1a 또는 1b의 I-I' 선에 대응하는 단면도로서, 본 발명의 제2 실시예에 따른 기판 스트립을 나타낸다.
도 7은 도 1a 또는 1b의 I-I' 선에 대응하는 단면도로서, 본 발명의 제3 실시예에 따른 기판 스트립을 나타낸다.
도 8은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 9는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 및 1b는 본 발명의 실시예들에 따른 기판 스트립을 나타내는 평면도들이다. 도 2는 도 1a 또는 도 1b의 I-I' 선에 대응하는 단면도로서, 본 발명의 제1 실시예에 따른 기판 스트립을 나타낸다.
도 1a, 1b, 및 도 2를 참조하면, 기판 스트립(100)은 코어 층(110), 제1 배선 층(120), 제2 배선 층(122), 휨 제어 부재들(130), 제1 솔더 레지스트 층(140), 및 제2 솔더 레지스트 층(142)을 포함할 수 있다.
코어 층(110)은 복수의 기판 영역들(SR) 및 복수의 더미 영역들(DR)을 포함할 수 있다. 또한, 코어 층(110)은 상면(110a) 및 상면(110a)에 대향하는 하면(110b)을 포함할 수 있다. 코어 층(110)은 제1 방향(D1)으로 장축을 가질 수 있다. 코어 층(110)은 절연체를 포함할 수 있다. 일 예로, 코어 층(110)은 유리 섬유, 에폭시 수지, 비스페놀A 수지, 에폭시-노볼락 수지, 또는 강화된 에폭시 수지를 포함할 수 있다.
기판 영역들(SR)은 더미 영역들(DR)의 각각을 사이에 두고 제1 방향으로 서로 이격될 수 있다. 기판 영역들(SR)의 각각은 복수의 기판 유닛들(SU)을 포함할 수 있다. 기판 유닛들(SU)의 각각은 단위 반도체 칩(미도시)이 실장되는 영역일 수 있다. 따라서, 후술할 바와 같이, 기판 영역들(SR)의 상면 및 하면 상에는 배선 층들(120, 122)이 배치될 수 있다.
더미 영역들(DR)의 각각은 기판 영역들(SR)의 사이에 위치할 수 있으며, 반도체 칩(미도시)이 실장되지 않는 영역일 수 있다. 더미 영역들(DR)의 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
기판 영역들(SR)의 상면(110a) 및 하면(110b) 상에 제1 배선 층(120) 및 제2 배선 층(122)이 각각 배치될 수 있다. 제1 및 제2 배선 층들(120, 122)은 코어 층(110)을 관통하는 비아(미도시)를 통해 전기적으로 연결될 수 있다. 제1 및 제2 배선 층들(120, 122)은 도전성 금속을 포함할 수 있다. 예를 들어, 제1 및 제2 배선 층들(120, 122)은 구리(Cu)를 포함할 수 있다.
제1 배선 층(120)은 칩 본딩 패드들(120a)을 포함할 수 있다. 칩 본딩 패드들(120a)을 통해 반도체 칩(미도시)이 제1 배선 층(120)에 전기적으로 연결될 수 있다.
제2 배선 층(122)은 외부 연결 패드들(122a)을 포함할 수 있다. 외부 연결 패드들(122a) 상에 솔더 볼들(미도시)이 형성될 수 있다.
휨 제어 부재들(130)은 더미 영역들(DR)의 상면(110a) 또는 하면(110b) 중 어느 하나 상에 배치될 수 있다. 도 2에 도시된 실시예에 따르면, 휨 제어 부재들(130)이 더미 영역들(DR)의 하면(110b) 상에 배치되어 있으나, 이에 한정되는 것은 아니다. 다른 실시예들에서, 휨 제어 부재들(130)은 더미 영역(DR)의 상면(110a) 상에 배치될 수도 있다. 다만, 설명의 간소화를 위하여, 이하에서는 휨 제어 부재들(130)이 더미 영역들(DR)의 하면(110b) 상에 배치되어 있는 것을 전제로 설명한다.
하나의 더미 영역(DR)에 하나의 휨 제어 부재(130)가 대응되도록 배치될 수 있다. 휨 제어 부재들(130)의 각각은 제2 방향(D2)으로 연장될 수 있다. 도 1a에 도시된 바와 같이, 평면적 관점에서 휨 제어 부재들(130)의 각각은 제2 방향(D2)으로 연장되는 직사각형 모양을 가질 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예들에서, 휨 제어 부재들(130)은 일정한 패턴을 가질 수 있다. 일 예로, 도 1b에 도시된 바와 같이, 평면적 관점에서 휨 제어 부재들(130)의 각각은 제2 방향(D2)으로 서로 이격하여 반복되는 줄무늬 패턴(striped pattern)을 가질 수 있다. 휨 제어 부재들(130)은 코어 층(110)의 하면(110b)에 접할 수 있다. 다시 말해, 휨 제어 부재들(130)은 코어 층(110)의 하면(110b)의 바로 위(directly on)에 배치될 수 있다. 코어 층(110)을 기준으로, 휨 제어 부재들(130)은 제2 배선 층(122)과 동일한 레벨에 위치할 수 있다. 휨 제어 부재들(130)은 제1 및 제2 배선 층들(120, 122)로부터 이격될 수 있으며, 이에 따라, 제1 및 제2 배선 층들(120, 122)과 전기적으로 절연될 수 있다.
휨 제어 부재들(130)은 코어 층(110)보다 큰 열팽창 계수(Coefficient of Thermal Expansion: CTE)를 가질 수 있다. 일 예로, 휨 제어 부재들(130)은 구리와 같은 금속을 포함할 수 있다.
몇몇 실시예들에 따르면, 휨 제어 부재들(130)은 제2 배선 층(122)을 형성하는 공정에서 함께 형성될 수 있다. 이 경우, 제2 배선 층(122) 및 휨 제어 부재들(130)을 형성하는 것은 코어 층(110)의 하면(110b) 상에 도전성 금속 층(미도시)을 형성하는 것 및 상기 도전성 금속 층을 패터닝하는 것을 포함할 수 있다. 또한, 이 경우, 휨 제어 부재들(130)은 제2 배선 층(122)과 동일한 물질을 포함할 수 있다.
제1 솔더 레지스트 층(140)은 제1 배선 층(120)을 덮도록 코어 층(110)의 상면(110a) 상에 배치될 수 있다. 제1 솔더 레지스트 층(140)은 제1 배선 층(120)의 칩 본딩 패드들(120a)을 노출하는 제1 개구부들(140a)을 가질 수 있다.
제2 솔더 레지스트 층(142)은 제2 배선 층(122) 및 휨 제어 부재들(130)을 덮도록 코어 층(110)의 하면(110b) 상에 배치될 수 있다. 제2 솔더 레지스트 층(142)은 제2 배선 층(122)의 외부 연결 패드들(122a)을 노출하는 제2 개구부들(142)을 가질 수 있다.
도 3은 반도체 칩들이 실장된 본 발명의 제1 실시예에 따른 기판 스트립을 나타내는 단면도이다. 도 1a, 1b, 2, 및 도 3을 참조하면, 반도체 칩들(150), 몰딩 막(160), 및 외부 연결 솔더 볼들(170)이 더 제공될 수 있다.
반도체 칩들(150)의 각각은 기판 유닛(SU)에 실장될 수 있다. 반도체 칩들(150)은 제1 배선 층(120)에 전기적으로 연결될 수 있다. 일 예로, 도 3에 도시된 바와 같이, 반도체 칩들(150)은 본딩 와이어들(155)을 통해 제1 배선 층(120)의 칩 본딩 패드들(120a)에 연결될 수 있다. 이와 달리, 다른 실시예들에서, 반도체 칩들(150)의 각각은 플립 칩 방식으로 기판 유닛(SU)에 실장될 수 있다.
반도체 칩들(150)은 코어 층(110)과 다른 열팽창 계수를 가질 수 있다. 일 예로, 반도체 칩들(150)은 코어 층(110) 보다 작은 열팽창 계수를 가질 수 있다. 반도체 칩들(150)의 각각을 기판 유닛(SU)에 실장하는 공정은 열처리 공정을 포함할 수 있다. 반도체 칩들(150)과 코어 층(110)은 서로 다른 열팽창 계수를 가질 수 있기 때문에, 상기 열처리 공정 중에 기판 영역들(SR)에서 휨 현상이 발생할 수 있다. 기판 영역들(SR)은 위로 볼록하게 휘어지거나 아래로 볼록하게 휘어질 수 있다. 또한, 휨 제어 부재들(130)과 코어 층(110)도 서로 다른 열팽창 계수를 가질 수 있기 때문에, 상기 열처리 공정 중에 더미 영역들(DR)에서 휨 현상이 발생할 수 있다. 본 발명의 실시예들에 따르면, 휨 제어 부재들(130)에 의해 기판 스트립(100)의 전반적인 휨 수준이 제어될 수 있다. 이와 관련하여서는 도 3a, 3b, 4a, 및 4b를 참조하여 후술한다.
몰딩 막(160)은 코어 층(110)의 상면(110a) 상에 제공되어 반도체 칩들(150)을 덮을 수 있다. 몰딩 막(160)은, 일 예로, 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
외부 연결 솔더 볼들(170)은 제2 배선 층(122)의 외부 연결 패드들(122a) 상에 배치될 수 있다. 외부 연결 솔더 볼들(170)을 형성하는 공정은 열처리 공정을 포함할 수 있다. 상기 열처리 공정에 의하여, 기판 영역들(SR) 및 더미 영역들(DR)에서 휨 현상이 발생할 수 있다.
이상, 본 발명의 제1 실시예에 따른 기판 스트립(100)에 대하여 설명하였다. 앞에서 언급한 바와 같이, 설명의 간소화를 위하여 휨 제어 부재들(130)이 더미 영역들(DR)의 하면(110b) 상에 배치된 경우에 대하여만 설명하였다. 하지만, 이에 한정되는 것은 아니며, 휨 제어 부재들(130)은 더미 영역들(DR)의 상면(110a) 상에 배치될 수 있다. 이 경우, 휨 제어 부재들(130)은 제1 배선 층(120)을 형성하는 공정에서 함께 형성될 수 있다.
도 4a는 열처리 공정에 의하여 기판 스트립의 더미 영역 및 휨 제어 부재가 변형되는 일 예를 나타내는 도면이다. 도 4b는 도 4a에 도시된 더미 영역 및 휨 제어 부재의 변형을 이용하여 기판 스트립의 전반적인 휨 정도가 완화되는 것을 설명하기 위한 도면이다.
도 4a를 참조하면, 휨 제어 부재(130)는 코어 층(110)의 더미 영역(DR)의 하면(110b) 상에 배치될 수 있다. 코어 층(110) 및 휨 제어 부재(130)에 열이 가해지면, 코어 층(110) 및 휨 제어 부재(130)은 변형될 수 있다. 상술한 바와 같이, 휨 제어 부재(130)는 코어 층(110) 보다 큰 열팽창 계수를 가질 수 있다. 따라서, 열처리 공정에 의해 휨 제어 부재(130)는 코어 층(110) 보다 더 많이 팽창될 수 있으며, 더미 영역(DR) 및 휨 제어 부재(130)은 코어 층(110)의 하면(110b)이 향하는 방향으로 볼록하게 휘어질 수 있다.
도 4b를 참조하면, 코어 층(110), 휨 제어 부재(130), 및 반도체 칩들(150)이 간략히 도시되어 있다. 상술한 바와 같이, 열처리 공정에 의하여 기판 영역들(SR)이 휘어질 수 있으며, 몇몇 실시예들에서, 기판 영역들(SR)은 도 4b에 도시된 바와 같이 코어 층(110)의 상면(110a)이 향하는 방향으로 볼록하게 휘어질 수 있다. 이러한 실시예들에서, 휨 제어 부재(130)는 더미 영역(DR)의 하면(110b) 상에 배치될 수 있다. 이 경우, 도 4a를 참조하여 설명한 바와 같이, 열처리 공정에 의하여 휨 제어 부재(130) 및 더미 영역(DR)은 코어 층(110)의 하면(110b)이 향하는 방향으로 볼록하게 휘어질 수 있다. 즉, 더미 영역(DR)은 기판 영역들(SR)과 반대 방향으로 휘어질 수 있으며, 이에 따라, 코어 층(110)의 상면(110a)이 향하는 방향으로 휘어진 기판 영역들(SR)을 포함하는 코어 층(110) 및 기판 스트립의 전반적인 휨 정도가 완화될 수 있다.
도 5a는 열처리 공정에 의하여 기판 스트립의 더미 영역 및 휨 제어 부재가 변형되는 다른 예를 나타내는 도면이다. 도 5b는 도 5a에 도시된 더미 영역 및 휨 제어 부재의 변형을 이용하여 기판 스트립의 전반적인 휨 정도가 개선되는 것을 설명하기 위한 도면이다.
도 5a를 참조하면, 휨 제어 부재(130)는 코어 층(110)의 더미 영역(DR)의 상면(110a) 상에 배치될 수 있다. 코어 층(110) 및 휨 제어 부재(130)에 열이 가해지면, 코어 층(110) 및 휨 제어 부재(130)은 변형될 수 있다. 상술한 바와 같이, 휨 제어 부재(130)는 코어 층(110) 보다 큰 열팽창 계수를 가질 수 있다. 따라서, 열처리 공정에 의해 휨 제어 부재(130)는 코어 층(110) 보다 더 많이 팽창될 수 있으며, 더미 영역(DR) 및 휨 제어 부재(130)은 코어 층(110)의 상면(110a)이 향하는 방향으로 볼록하게 휘어질 수 있다.
도 5b를 참조하면, 코어 층(110), 휨 제어 부재(130), 및 반도체 칩들(150)이 간략히 도시되어 있다. 상술한 바와 같이, 열처리 공정에 의하여 기판 영역들(SR)이 휘어질 수 있으며, 몇몇 실시예들에서, 기판 영역들(SR)은 도 5b에 도시된 바와 같이 코어 층(110)의 하면(110b)이 향하는 방향으로 볼록하게 휘어질 수 있다. 이러한 실시예들에서, 휨 제어 부재(130)는 더미 영역(DR)의 상면(110a) 상에 배치될 수 있다. 이 경우, 도 5a를 참조하여 설명한 바와 같이, 열처리 공정에 의하여 휨 제어 부재(130) 및 더미 영역(DR)은 코어 층(110)의 상면(110a)이 향하는 방향으로 볼록하게 휘어질 수 있다. 즉, 더미 영역(DR)은 기판 영역들(SR)과 반대 방향으로 휘어질 수 있으며, 이에 따라, 코어 층(110)의 하면(110b)이 향하는 방향으로 휘어진 기판 영역들(SR)을 포함하는 코어 층(110) 및 기판 스트립의 전반적인 휨 정도가 완화될 수 있다.
도 6은 도 1a 또는 1b의 I-I' 선에 대응하는 단면도로서, 본 발명의 제2 실시예에 따른 기판 스트립을 나타낸다. 상술한 본 발명의 제1 실시예에 따른 기판 스트립과 실질적으로 동일한 구성에 대하여는 동일 또는 유사한 참조 번호가 제공되며, 설명의 간소화를 위하여 이에 대한 설명은 생략될 수 있다.
도 1a, 1b, 및 도 6을 참조하면, 기판 스트립(101)은 본 발명의 제1 실시예에 따른 기판 스트립(도 2의 100)에 포함된 구성 외에 제3 배선 층(124), 제4 배선 층(126), 제1 절연 층(144), 및 제2 절연 층(146)을 더 포함할 수 있다.
제3 배선 층(124)은 코어 층(110)의 기판 영역들(SR)과 제2 배선 층(122) 사이에 배치될 수 있다. 제1 절연 층(144)은 코어 층(110)의 하면(110b) 상에 제공되어 제3 배선 층(124)을 덮을 수 있다. 제4 배선 층(126)은 기판 영역들(SR)과 제1 배선 층(120) 사이에 배치될 수 있다. 제2 절연 층(146)은 코어 층(110)의 상면(110a) 상에 제공되어 제4 배선 층(126)을 덮을 수 있다. 제3 및 제4 배선 층들(124, 126)은, 일 예로, 구리와 같은 도전성 금속을 포함할 수 있다. 제1 및 제2 절연 층들(144, 146)은 절연체를 포함할 수 있다.
휨 제어 부재들(130)은 더미 영역들(DR)의 상면(110a) 또는 하면(110b) 중 어느 하나 상에 배치될 수 있다. 도 6에 도시된 실시예에 따르면, 휨 제어 부재들(130)은 더미 영역들(DR)의 하면(110b) 상에 배치되어 있으나, 이에 한정되는 것은 아니며, 더미 영역들(DR)의 하면(110b) 상에 배치될 수도 있다.
코어 층(110)을 기준으로, 휨 제어 부재들(130)은 제1 내지 제4 배선 층(120, 122, 124, 126) 중 어느 하나와 동일한 레벨에 위치할 수 있다. 도 6에 도시된 실시예에 따르면, 코어 층(110)을 기준으로, 휨 제어 부재들(130)이 제3 배선 층(124)와 동일한 레벨에 위치하나, 이에 한정되는 것은 아니다. 일 예로, 코어 층(110)을 기준으로, 휨 제어 부재들(130)은 제2 배선 층(122)과 동일한 레벨에 위치할 수 있다.
휨 제어 부재들(130)은 제1 내지 제4 배선 층들(120, 122, 124, 126)로부터 이격될 수 있으며, 이에 따라, 제1 내지 제4 배선 층들(120, 122, 124, 126)과 전기적으로 절연될 수 있다.
휨 제어 부재들(130)은 코어 층(110)보다 큰 열팽창 계수(Coefficient of Thermal Expansion: CTE)를 가질 수 있다. 일 예로, 휨 제어 부재들(130)은 구리와 같은 금속을 포함할 수 있다.
도 4a 및 4b 또는 도 5a 및 5b를 참조하여 설명한 바와 마찬가지로, 본 발명의 제2 실시예에 따른 기판 스트립(101)에서도, 더미 영역(DR) 및 휨 제어 부재(130)의 변형을 이용하여 기판 스트립(101)의 전반적인 휨 정도가 완화될 수 있다.
도 7은 도 1a 또는 1b의 I-I' 선에 대응하는 단면도로서, 본 발명의 제3 실시예에 따른 기판 스트립을 나타낸다. 상술한 본 발명의 제2 실시예에 따른 기판 스트립과 실질적으로 동일한 구성에 대하여는 동일 또는 유사한 참조 번호가 제공되며, 설명의 간소화를 위하여 이에 대한 설명은 생략될 수 있다.
도 1a, 1b, 및 도 7을 참조하면, 휨 제어 부재들(130)의 각각은 제1 휨 제어 부재(130a) 및 제2 휨 제어 부재(130b)를 포함할 수 있다. 휨 제어 부재들(130)은 더미 영역들(DR)의 상면(110a) 또는 하면(110b) 중 어느 하나 상에 배치될 수 있다. 도 7에 도시된 실시예에 따르면, 휨 제어 부재들(130)은 더미 영역들(DR)의 하면(110b) 상에 배치되어 있으나, 이에 한정되는 것은 아니며, 더미 영역들(DR)의 하면(110b) 상에 배치될 수도 있다.
도 7에 도시된 바와 같이, 휨 제어 부재들(130)이 더미 영역들(DR)의 하면(110b) 상에 배치된 실시예들에 따르면, 제1 휨 제어 부재(130a)는 제2 배선 층(122)과 동일한 레벨에 위치할 수 있으며, 제2 휨 제어 부재(130b)는 제3 배선 층(124)과 동일한 레벨에 위치할 수 있다.
도 7에 도시된 바와 달리, 휨 제어 부재들(130)이 더미 영역들(DR)의 상면(110a) 상에 배치된 실시예들에 따르면, 제1 휨 제어 부재(130a)는 제1 배선 층(120)과 동일한 레벨에 위치할 수 있으며, 제2 휨 제어 부재(130b)는 제4 배선 층(126)과 동일한 레벨에 위치할 수 있다.
제1 및 제2 휨 제어 부재들(130a, 130b)은 제1 내지 제4 배선 층들(120, 122, 124, 126)로부터 이격될 수 있으며, 이에 따라, 제1 내지 제4 배선 층들(120, 122, 124, 126)과 전기적으로 절연될 수 있다.
제1 및 제2 휨 제어 부재들(130a, 130b)은 코어 층(110)보다 큰 열팽창 계수(Coefficient of Thermal Expansion: CTE)를 가질 수 있다. 일 예로, 제1 및 제2 휨 제어 부재들(130a, 130b)은 구리와 같은 금속을 포함할 수 있다.
도 4a 및 4b 또는 도 5a 및 5b를 참조하여 설명한 바와 마찬가지로, 본 발명의 제2 실시예에 따른 기판 스트립(101)에서도, 더미 영역(DR), 및 제1 및 제2 휨 제어 부재(130a, 130b)의 변형을 이용하여 기판 스트립(101)의 전반적인 휨 정도가 완화될 수 있다.
도 8은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
상술한 반도체 패키지는 전자 시스템에 적용될 수 있다. 상술한 본 발명의 기술이 적용된 반도체 패키지는 메모리 디바이스의 형태로 제공될 수 있다. 도 9를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 9는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
상술한 본 발명의 기술이 적용된 반도체 패키지는 메모리 카드의 형태로 제공될 수 있다. 도 9를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 이격하는 제1 및 제2 기판 영역들, 및 상기 제1 및 제2 기판 영역들 사이의 더미 영역을 포함하는 코어 층;
    상기 제1 및 제2 기판 영역들의 상면 상에 배치되는 제1 배선 층;
    상기 제1 및 제2 기판 영역들의 하면 상에 배치되는 제2 배선 층; 및
    상기 더미 영역의 상면 또는 하면 중 어느 하나 상에 제공되는 휨 제어 부재를 포함하되,
    상기 휨 제어 부재는 금속을 포함하는 기판 스트립.
  2. 제1 항에 있어서,
    상기 휨 제어 부재는 상기 코어 층과 접하는 기판 스트립.
  3. 제1 항에 있어서,
    상기 코어 층은 제1 방향의 장축을 가지고,
    상기 제1 및 제2 기판 영역들은 상기 제1 방향으로 서로 이격하며,
    상기 더미 영역은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 기판 스트립.
  4. 제1 항에 있어서,
    상기 코어 층과 상기 제2 배선 층 사이에 배치되는 제3 배선 층; 및
    상기 코어 층과 상기 제1 배선 층 사이에 배치되는 제4 배선 층을 더 포함하는 기판 스트립.
  5. 제4 항에 있어서,
    상기 코어 층을 기준으로, 상기 휨 제어 부재는 상기 제1 내지 제4 배선 층들 중 어느 하나와 동일한 레벨에 위치하는 기판 스트립.
  6. 제4 항에 있어서,
    상기 휨 제어 부재는 제1 휨 제어 부재 및 제2 휨 제어 부재를 포함하고,
    상기 코어 층을 기준으로, 상기 제1 휨 제어 부재는 제2 배선 층과 동일한 레벨에 위치하고,
    상기 코어 층을 기준으로, 상기 제2 휨 제어 부재는 제3 배선 층과 동일한 레벨에 위치하는 기판 스트립.
  7. 서로 이격하는 제1 및 제2 기판 영역들, 및 상기 제1 및 제2 기판 영역들을 둘러싸는 더미 영역을 포함하는 코어 층;
    상기 제1 및 제2 기판 영역들의 상면 상에 배치되는 제1 배선 층;
    상기 제1 및 제2 기판 영역들의 하면 상에 배치되는 제2 배선 층;
    상기 더미 영역의 하면 상에 배치되는 휨 제어 부재;
    상기 제1 배선 층을 덮는 제1 솔더 레지스트 층; 및
    상기 제2 배선 층 및 상기 휨 제어 부재를 덮는 제2 솔더 레지스트 층을 포함하는 기판 스트립.
  8. 제7 항에 있어서,
    상기 휨 제어 부재는 상기 코어 층 보다 큰 열팽창 계수를 갖는 기판 스트립.
  9. 제7 항에 있어서,
    상기 휨 제어 부재는 상기 더미 영역의 하면 바로 위에 배치되는 기판 스트립.
  10. 제7 항에 있어서,
    평면적 관점에서, 상기 휨 제어 부재는 상기 제1 및 제2 기판 영역들 사이에 위치하는 기판 스트립.
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