KR20170120257A - 패키지 모듈 기판 및 반도체 모듈 - Google Patents

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Abstract

패키지 모듈 기판 및 반도체 모듈이 제공된다. 반도체 모듈은 제1 영역 및 제2 영역을 포함하는 모듈 기판; 상기 모듈 기판의 제1 영역 상에 실장되는 제1 기판; 및 상기 제1 기판의 상면 상의 제1 탭을 포함할 수 있다. 상기 모듈 기판은 상기 제1 기판을 통하여 상기 제1 탭과 전기적으로 연결될 수 있다.

Description

패키지 모듈 기판 및 반도체 모듈{A Package module substrate and Semiconductor modules}
본 발명은 반도체 모듈에 관한 것으로, 더욱 상세하게는 반도체 모듈의 모듈 기판에 관한 것이다.
최근 휴대폰, 노트북 등의 전자 장치에서 제품의 경량화 및 소형화에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서 전자 장치 내에 사용되는 반도체 모듈의 소형화 및 경량화가 요구되고 있다. 반도체 모듈은 전자 장치의 커넥터의 삽입될 수 있다. 커넥터의 크기(예를 들어, 두께 또는 너비)는 국제 규격에 따라 표준화되어 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 모듈 및 이에 사용되는 패키지 모듈 기판을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 패키지 모듈은 제1 영역 및 제2 영역을 갖는 모듈 기판; 상기 모듈 기판의 제1 영역 상에 제공되는 제1 기판; 및 상기 제1 기판의 상면 상에 제공된 제1 탭을 포함하되, 상기 제1 탭은 상기 제1 기판을 통하여 상기 모듈 기판과 전기적으로 연결될 수 있다.
실시예에 따르면, 상기 모듈 기판의 상기 제2 영역 상에 실장되는 반도체칩을 더 포함하되, 상기 제1 기판 및 상기 반도체칩은 상기 모듈 기판의 제1 면 상에 배치될 수 있다.
실시예에 따르면, 상기 제1 기판의 상기 상면은 상기 모듈 기판의 상기 제2 영역의 제1 면과 다른 레벨에 배치될 수 있다.
실시예에 따르면, 상기 모듈 기판의 상기 제1 영역의 제2 면 상에 실장되는 제2 기판; 및 상기 제2 기판의 하면 상에 배치된 제2 탭을 더 포함하되, 상기 모듈 기판의 상기 제2 면은 상기 제1 면과 대향될 수 있다. .
실시예에 따르면, 상기 제1 탭은 평면적 관점에서 상기 모듈 기판의 일측에 인접하여 제공될 수 있다.
실시예에 따르면, 상기 제1 탭은 평면적 관점에서 제1 방향과 나란한 장축을 가지며, 상기 제1 방향은 상기 모듈 기판의 일측과 교차할 수 있다.
실시예에 따르면, 상기 제1 기판 및 상기 모듈 기판 사이에 배치되는 연결부를 더 포함할 수 있다.
실시예에 따르면, 상기 제1 기판 및 상기 모듈 기판 사이에 제공되며, 상기 연결부를 덮는 몰딩막을 더 포함할 수 있다.
본 발명의 개념에 따른 반도체 모듈은 모듈 기판; 상기 모듈 기판의 제1 면 상에 실장되며, 그 상면 상에 제1 탭들을 포함하는 제1 기판; 및 상기 모듈 기판의 상기 제1 면 상에 실장되며, 상기 제1 기판과 옆으로 이격된 제1 반도체칩을 포함하되, 상기 제1 기판의 상기 상면은 상기 모듈 기판의 상기 제1 면과 다른 레벨에 배치될 수 있다.
실시예에 따르면, 상기 모듈 기판의 제2 면 상에 실장되며, 그 상면 상에 제2 탭들을 포함하는 접속하는 제2 기판; 및 상기 모듈 기판의 상기 제2 면 상에서 상기 제2 기판과 옆으로 이격 배치된 제2 반도체칩을 더 포함할 수 있다.
실시예에 따르면, 상기 제1 기판은 평면적 관점에서 상기 모듈 기판의 일측과 인접하며, 상기 일측과 나란하게 배치될 수 있다.
실시예에 따르면, 상기 제1 반도체칩은 복수로 제공되며, 상기 제1 반도체칩 중 적어도 하나는 메모리칩을 포함할 수 있다.
본 발명의 개념에 따른 패키지 모듈 기판은 제1 영역 및 제2 영역을 포함하는 모듈 기판; 상기 모듈 기판의 상기 제1 영역 상에 실장되고, 상기 모듈 기판과 접속하는 제1 도전 패턴을 포함하는 제1 기판; 및 상기 제1 기판의 상면 상에서 상기 제1 도전 패턴과 접속하는 제1 탭을 포함할 수 있다.
실시예에 따르면, 상기 모듈 기판은 평면적 관점에서 복수의 모듈 영역들을 포함하며, 상기 모듈 영역들 각각은 상기 제1 영역 및 상기 제2 영역을 포함할 수 있다.
실시예에 따르면, 평면적 관점에서 상기 제1 기판은 상기 복수의 모듈 영역들을 가로지를 수 있다.
실시예에 따르면, 상기 모듈 영역들은 상기 모듈 기판으로부터 리세스된 스크라이브 라인들에 의해 정의될 수 있다.
실시예에 따르면, 상기 모듈 기판의 상기 제2 영역 상에 제공된 연결 패드를 더 포함할 수 있다.
실시예에 따르면, 상기 모듈 기판은 제1 면 및 상기 제1 면과 대향되는 제2 면을 가지고, 상기 제1 기판은 상기 모듈 기판의 상기 제1 면 상에 배치되며. 상기 모듈 기판의 상기 제2 영역의 상기 제1 면은 상기 제1 기판의 상기 상면과 다른 레벨에 배치될 수 있다.
실시예에 따르면, 상기 모듈 기판의 상기 제1 영역의 상기 제2 면 상에 실장되며, 상기 모듈 기판과 접속하는 제2 도전 패턴을 포함하는 제2 기판; 및 상기 제2 기판의 하면 상에 배치되고, 상기 제2 도전 패턴과 접속하는 제2 탭을 더 포함할 수 있다.
실시예에 따르면, 상기 모듈 기판 및 상기 제1 기판 사이에 개재되는 연결부를 더 포함할 수 있다.
본 발명에 따르면, 반도체 모듈의 제1 영역은 전자 장치에 삽입될 수 있다. 제1 기판 및 제2 기판이 모듈 기판의 제1 영역 상에 실장되어, 반도체 모듈의 제1 영역의 두께는 표준 두께를 충족시킬 수 있다. 모듈 기판의 제2 영역의 두께는 반도체 모듈의 제1 영역의 두께보다 얇을 수 있다. 반도체칩들은 모듈 기판의 제2 영역 상에 실장될 수 있다. 이에 따라, 반도체 패키지가 소형화될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 모듈을 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 1c는 도 1b의 Ⅱ영역을 확대 도시한 단면이다.
도 2는 실시예에 따른 반도체 모듈과 전자 장치와의 연결을 설명하기 위한 단면도이다.
도 3a는 실시예에 따른 반도체 모듈을 도시한 단면도이다.
도 3b는 실시예에 따른 반도체 모듈을 도시한 단면도이다.
도 3c는 실시예에 따른 반도체 모듈을 도시한 단면도이다.
도 3d는 실시예에 따른 반도체 모듈을 도시한 단면도이다.
도 4a는 실시예에 따른 반도체 모듈을 도시한 단면도이다.
도 4b는 실시예에 따른 반도체 모듈을 도시한 단면도이다.
도 5a, 도 6a, 및 도 7a는 실시예에 따른 반도체 모듈의 제조를 설명하기 위한 평면도들이다.
도 5b, 도 6b, 및 도 7b는 각각 도 5a, 도 6a, 도 7a의 Ⅲ-Ⅲ'선을 따라 자른 단면들이다.
도 8a 내지 도 8c는 실시예에 따른 반도체 모듈의 형성 과정을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 실시예에 따른 반도체 모듈의 형성 과정을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 개념에 따른 반도체 모듈을 설명한다.
도 1a는 본 발명의 실시예에 따른 반도체 모듈을 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 도 1c는 도 1b의 Ⅱ영역을 확대 도시한 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 모듈(1)은 모듈 기판(100), 제1 기판(210), 제2 기판(220), 제1 전자소자(410), 제2 전자소자(420), 제1 반도체칩(510), 제2 반도체칩(520), 제1 몰딩막(610), 및 제2 몰딩막(620)을 포함할 수 있다. 모듈 기판(100)은 평면적 관점에서 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 모듈 기판(100)의 제1 영역(R1)은 모듈 기판(100)의 일측(100c)에 인접할 수 있다. 모듈 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 모듈 기판(100)의 일측(100c)은 도 1b와 같이, 제1 면(100a) 및 제2 면(100b)과 수직할 수 있다. 모듈 기판(100)의 일측(100c)은 도 1a와 같이 평면적 관점에서 제2 방향(D2)과 나란하게 연장될 수 있다. 여기에서, 제2 방향(D2)은 모듈 기판(100)의 제1 면(100a)과 평행할 수 있다. 제1 방향(D1)은 모듈 기판(100)의 제1 면(100a)과 평행하며, 제2 방향(D2)과 교차할 수 있다. 모듈 기판(100)은 회로 패턴을 갖는 인쇄회로기판(PCB)일 수 있다. 모듈 기판(100)은 실질적으로 균일한 두께(A2)를 가질 수 있다. 여기에서, 모듈 기판(100)의 두께(A2)는 제1 면(100a) 및 제2 면(100b) 사이의 간격을 의미한다. 도 1b와 같이, 제1 연결 패드(131) 및 제2 연결 패드(132)가 모듈 기판(100)의 제2 영역(R2) 상에 제공될 수 있다. 제1 연결 패드(131) 및 제2 연결 패드(132)는 모듈 기판(100)의 제1 면(100a) 및 제2 면(100b) 상에 각각 배치될 수 있다.
제1 기판(210)이 모듈 기판(100)의 제1 영역(R1)의 제1 면(100a) 상에 실장될 수 있다. 평면적 관점에서, 제1 기판(210)은 제2 방향(D2)과 나란한 장축을 가질 수 있다. 제1 기판(210)은 인쇄회로기판(PCB)일 수 있다. 제1 연결부(250)가 모듈 기판(100) 및 제1 기판(210) 사이에 제공되어, 상부 패드(115) 및 제1 기판(210)과 접속할 수 있다. 제1 연결부(250)는 범프 또는 솔더볼일 수 있다. 제1 기판(210)은 모듈 기판(100)을 향하는 하면(210b) 및 상기 하면(210b)과 대향되는 상면(210a)을 가질 수 있다. 제1 기판(210)의 상면(210a)은 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a)보다 더 높은 레벨에 배치될 수 있다.
제1 탭(tab, 310)이 제1 기판(210)의 상면(210a) 상에 배치될 수 있다. 제1 탭(tab, 310)은 모듈 기판(100)의 일측(100c)에 인접할 수 있다. 도 1a와 같이, 제1 탭(310)은 복수로 제공될 수 있다. 제1 탭들(310)은 제2 방향(D2)을 따라 정렬되어, 제2 방향(D2)와 나란한 열을 이룰 수 있다. 제1 탭들(310) 각각은 평면적 관점에서 제1 방향(D1)과 나란한 장축을 가질 수 있다. 제1 탭들(310)은 금속, 예를 들어, 구리 또는 알루미늄을 포함할 수 있다. 제1 탭들(310)은 제1 패시베이션층(213)에 의해 노출된 제1 기판(210)의 회로 패턴의 일부일 수 있다.
제1 전자소자(410)가 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에 실장될 수 있다. 제1 전자소자(410)는 제1 기판(210)과 제1 방향(D1)으로 이격될 수 있다. 제1 인터포저(415)가 모듈 기판(100) 및 제1 전자소자(410) 사이에 개재되어, 제1 연결 패드(131) 및 제1 전자소자(410)와 접속할 수 있다. 제1 인터포저(415)는 솔더 또는 범프와 같은 형상을 가질 수 있으나, 이에 제한되지 않는다. 제1 전자소자(410)는 캐패시터, 레지스터, 또는 인덕터를 포함할 수 있다.
제1 반도체칩(510)이 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에 실장되며, 제1 기판(210)과 제1 방향(D1)으로 이격될 수 있다. 제1 단자(515)가 모듈 기판(100) 및 제1 반도체칩(510) 사이에 개재되어, 제1 연결 패드(131) 및 제1 반도체칩(510)과 접속할 수 있다. 제1 단자(515)는 솔더 또는 범프일 수 있다. 도시돤 바와 달리, 제1 단자(515)는 제1 반도체칩(510)의 상면 상에 배치된 본딩 와이어일 수 있다. 일 예로, 제1 반도체칩(510)은 DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM, 또는 MRAM과 같은 메모리 소자를 포함할 수 있다. 다른 예로, 제1 반도체칩(510)은 광전자소자, 통신 소자, 디지털 시그널 프로세서(digital signal processor), 컨트롤러(controller), 또는 시스템-온-칩(system-on-chip) 등과 같은 로직 소자를 포함할 수 있다. 또 다른 예로, 제1 반도체칩(510)은 메모리 소자 및 로직 소자를 포함할 수 있다.
제1 몰딩막(610)이 모듈 기판(100)의 제1 면(100a) 상에 제공되어, 제1 전자소자(410) 및 제1 반도체칩(510)을 덮을 수 있다. 예를 들어, 제1 몰딩막(610)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 제1 몰딩막(610)은 모듈 기판(100)과 제1 기판(210) 사이의 갭으로 연장되어, 제1 연결부(250)를 밀봉할 수 있다. 제1 몰딩막(610)은 제1 연결부(250)가 모듈 기판(100) 또는 제1 기판(210)으로부터 박리되는 것을 방지할 수 있다. 이에 따라, 반도체 모듈(1)의 신뢰성이 향상될 수 있다. 제1 연결부(250)는 제1 전자소자(410)와 모듈 기판(100) 사이의 갭 그리고 제1 반도체칩(510)과 모듈 기판(100) 사이의 갭으로 연장되어, 제1 인터포저(415) 및 제1 단자(515)를 밀봉할 수 있다. 제1 몰딩막(610)은 제1 탭들(310)을 덮지 않을 수 있다. 제1 몰딩막(610)의 상면은 제1 패시베이션층(213)의 상면과 공면(coplanar)을 이룰 수 있다.
제2 반도체칩(520) 및 제2 전자소자(420)가 모듈 기판(100)의 제2 영역(R2)의 제2 면(100b) 상에 실장될 수 있다. 제2 전자소자(420)는 제2 인터포저(425)에 의해 제2 연결 패드(132)와 접속할 수 있다. 제2 반도체칩(520)는 제2 단자(525)에 의해 제2 연결 패드(132)와 접속할 수 있다. 제2 반도체칩(520)은 앞서 제1 반도체칩(510)의 예에서 설명한 메모리 소자 또는 로직 소자를 포함할 수 있다. 제2 전자소자(420)는 제1 전자소자(410)의 예에서 설명한 캐패시터, 레지시터, 또는 인덕터를 포함할 수 있다.
제2 기판(220)이 모듈 기판(100)의 제1 영역(R1)의 제2 면(100b) 상에 제공될 수 있다. 제2 기판(220)은 제2 방향(200)과 나란하게 배치될 수 있다. 제2 기판(220)은 평면적 관점에서 제1 기판(210)과 중첩될 수 있다. 일 예로, 인쇄회로기판이 제2 기판(220)으로 사용될 수 있다. 모듈 기판(100) 및 제2 기판(220) 사이에 제2 연결부(260)가 개재되어, 제2 기판(220) 및 하부 패드(125)와 접속할 수 있다. 제2 연결부(260)는 범프 또는 솔더의 형상을 가질 수 있다. 제2 기판(220)의 상면(220a)은 모듈 기판(100)을 향하며, 제2 기판(220)의 하면(220b)은 상면(220a)과 대향될 수 있다. 제2 기판(220)의 하면(220b)은 모듈 기판(100)의 제2 영역(R2)의 제2 면(100b)보다 낮은 레벨에 배치될 수 있다.
제2 탭들(320)이 제2 기판(220)의 하면(220b) 상에 배치될 수 있다. 제2 탭들(320)은 모듈 기판(100)의 일측(100c)과 인접할 수 있다. 도 1a과 같이 제2 탭들(320)은 제2 방향(D2)으로 정렬될 수 있다. 평면적 관점에서 제2 탭들(320) 각각은 제1 방향(D1)을 따라 연장되는 장축을 가질 수 있다. 제2 탭들(320)은 구리 또는 알루미늄과 같은 금속을 포함할 수 있다. 제2 탭들(320)은 제2 패시베이션층(223)에 의해 노출된 제2 기판(220)의 회로 패턴일 수 있다.
제2 몰딩막(620)이 모듈 기판(100)의 제2 면(100b) 상에 제공되어, 제2 전자소자(420) 및 제2 반도체칩(520)을 덮을 수 있다. 제2 몰딩막(620)은 제2 연결부(260), 제2 인터포저(425), 및 제2 단자(525)를 밀봉할 수 있다. 제2 몰딩막(620)은 에폭시계 몰딩 컴파운드를 포함할 수 있다. 제2 몰딩막(620)의 하면은 제2 패시베이션층(223)의 하면과 공면을 이룰 수 있다.
일 예로, 제1 반도체칩(510) 및 제2 반도체칩(520)은 DRAM을 포함하여, 반도체 모듈(1)이 DRAM모듈로 기능할 수 있다. 그러나, 반도체 모듈(1)의 종류는 이에 제한되지 않는다. 반도체칩들(510, 520) 및 전자소자들(410, 420)의 개수, 배치, 및 평면적 형상은 다양할 수 있다. 다른 예로, 제1 반도체칩(510), 제2 반도체칩(520), 제1 전자소자(410), 및 제2 전자소자(420) 중에서 적어도 하나는 생략될 수 있다.
도 2는 실시예에 따른 반도체 모듈과 전자 장치와의 연결을 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 전자 장치(1000)는 커넥터(1100)를 포함할 수 있다. 전자 장치(1000)는 정보 기기(예를 들어, 휴대용 컴퓨터 또는 스마트(smart) TV 등), 가전 기기(예를 들어, 비디오 플레이어 또는 DVD 등), 또는 모바일 기기(예를 들어, PMP(portable multimedia player), 휴대용 DVD, 또는 휴대폰 등)일 수 있다.
반도체 모듈(1)의 제1 영역(R1)이 전자 장치(1000)의 커넥터(1100)에 삽입될 수 있다. 반도체 모듈(1)의 제1 영역(R1)은 모듈 기판(100)의 제1 영역(R1)에 대응하는 반도체 모듈(1)의 부분을 의미한다. 이 때, 제1 탭들(310) 및 제2 탭들(320)은 커넥터(1100)의 제1 도전 패드(1111) 및 제2 도전 패드(1112)와 각각 접속할 수 있다. 이에 따라, 반도체 모듈(1)이 전자 장치(1000)와 전기적으로 연결될 수 있다. 커넥터(1100)의 두께(B)는 표준화되어 있으므로, 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)가 표준화될 것이 요구되고 있다. 여기에서, 커넥터(1100)의 두께(B)는 제1 도전 패드(1111) 및 제2 도전 패드(1112) 사이의 간격을 의미할 수 있고, 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)는 제1 탭들(310)의 상면들 및 제2 탭들(320)의 하면들 사이의 간격을 의미할 수 있다. 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)는 모듈 기판(100)의 제2 영역(R2)의 두께(A2), 제1 기판(210)의 두께(A3), 및 제2 기판(220)의 두께(A4)의 합과 동일하거나 더 두꺼울 수 있다 제1 기판(210) 및 제2 기판(220)이 모듈 기판(100)의 제1 영역(R1) 상에 실장되어, 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)는 표준을 충족시킬 수 있다.
제1 탭들(310) 및 제2 탭들(320)이 모듈 기판(100)의 제1 면(100a) 및 제2 면(100b) 상에 직접 제공되면, 모듈 기판(100)의 제2 영역(R2)의 두께는 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)와 유사할 수 있다. 실시예들에 따르면, 모듈 기판(100)의 제2 영역(R2)의 두께(A2)는 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)보다 얇을 수 있다. 예를 들어, 모듈 기판(100)의 제1 면(100a)은 제1 기판(210)의 상면(210a)보다 낮은 레벨에 제공될 수 있다. 모듈 기판(100)의 제2 면(100b)은 제2 기판(220)의 하면(220b)보다 낮은 레벨에 배치될 수 있다. 반도체칩들(510, 520) 및 전자소자들(410, 420)은 모듈 기판(100)의 제2 영역(R2) 상에 실장될 수 있다. 이에 따라, 반도체 모듈(1)의 제2 영역(R2)은 얇은 두께(A5)를 가져, 반도체 모듈(1)이 소형화될 수 있다.
도 1c는 실시예에 따른 탭들과 모듈 기판의 전기적 연결을 설명하기 위한 단면도로, 도 1b의 Ⅱ영역을 확대 도시한 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1c를 도 1b와 함께 참조하면, 제1 기판(210)은 제1 베이스층(211) 및 제1 도전 패턴을 포함할 수 있다. 제1 베이스층(211)은 절연물질 포함할 수 있다. 제1 도전 패턴은 제1 베이스층(211)을 관통하는 제1 비아(212)일 수 있다. 제1 도전 패턴은 제1 베이스층(211)의 상면 및 하면 상에 더 제공될 수 있다. 제1 패시베이션층(213)이 제1 기판(210)의 상면(210a)을 덮을 수 있다. 일 예로, 제1 기판(210)은 인쇄회로기판일 수 있다. 제1 기판(210) 내의 회로 패턴은 제1 기판(210)의 상면(210a) 상에서 제1 패시베이션층(213)에 의해 노출되어, 제1 탭들(310)로 역할을 할 수 있다. 제1 탭들(310)은 제1 도전 패턴의 제1 비아(212)를 통해 모듈 기판(100)의 금속 패턴들(109)과 전기적으로 연결될 수 있다.
제2 기판(220)은 제2 베이스층(221) 및 제2 도전 패턴을 포함할 수 있다. 제2 도전 패턴은 제2 베이스층(221)을 관통하는 제2 비아(222)일 수 있다 제2 패시베이션층(223)이 제2 기판(220)의 하면(220b)을 덮을 수 있다. 제2 기판(220) 내의 회로 패턴은 제2 기판(220)의 하면(220b) 상에서 제1 패시베이션층(213)에 의해 노출되어, 제2 탭들(320)로 역할을 할 수 있다. 제2 탭들(320)은 제2 도전 패턴의 제2 비아(222)를 통해 모듈 기판(100)의 금속 패턴들(109)과 전기적으로 연결될 수 있다. 모듈 기판(100)의 절연층들 및 금속 패턴들(109)의 도시는 예시적인 것이며, 본 발명은 이에 한정되지 않는다.
도 1d는 실시예에 따른 탭들과 모듈 기판의 전기적 연결을 설명하기 위한 단면도로, 도 1b의 Ⅱ영역을 확대 도시한 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d를 참조하면, 제1 기판(210) 및 제2 기판(220)이 모듈 기판(100)의 제1 영역(R1) 상에 실장될 수 있다. 모듈 기판(100)은 앞서 설명한 바와 동일할 수 있다. 제1 베이스층(211)은 복수로 제공되고, 제1 도전 패턴은 제1 비아(212) 및 제1 베이스층들(211) 사이에 개재된 제1 도전층(214)을 포함할 수 있다. 제1 기판(210) 내의 회로 패턴은 제1 기판(210)의 상면(210a) 상에서 제1 패시베이션층(213)에 의해 노출되어, 제1 탭들(310)로 역할을 할 수 있다. 제1 탭들(310)은 제1 비아(212), 제1 도전층(214), 및 제1 연결부(250)를 통해 모듈 기판(100)과 전기적으로 연결될 수 있다.
제2 기판(220)은 도 1c에서 설명한 바와 유사할 수 있다. 다만, 제2 베이스층(221)은 복수로 제공되고, 제2 도전 패턴은 제2 비아(222) 및 제2 베이스층들(221) 사이에 개재된 제2 도전층(224)을 포함할 수 있다. 제2 기판(220) 내의 회로 패턴이 제2 패시베이션층(223)에 의해 노출되어, 제2 탭들(320)로 역할을 할 수 있다. 제2 탭들(320)은 제2 비아(222) 및 제2 도전층(224)에 의해 모듈 기판(100)과 전기적으로 연결될 수 있다.
도 3a는 실시예에 따른 반도체 모듈을 도시한 단면도로, 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면에 대응된다.
도 3a를 도 1a와 함께 참조하면, 반도체 모듈(2)은 모듈 기판(100), 제1 기판(210), 제1 탭(310), 제1 전자소자(410), 제1 반도체칩(510), 및 제1 몰딩막(610)을 포함할 수 있다. 도 1b와 달리, 제2 기판(220), 제2 반도체칩(520), 제2 전자소자(420), 제2 몰딩막(620), 및 제2 탭들(320)은 제공되지 않을 수 있다.
제1 기판(210)이 제공되어, 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)는 표준 두께를 충족시킬 수 있다. 모듈 기판(100)의 제2 영역(R2)의 두께(A2)는 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)보다 얇을 수 있다. 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a)은 제1 기판(210)의 상면(210a)보다 낮은 레벨에 제공될 수 있다. 제1 전자소자(410) 및 제1 반도체칩(510)은 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에 실장되어, 반도체 모듈(2)이 소형화될 수 있다.
도 3b는 실시예에 따른 반도체 모듈을 도시한 단면도로, 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면에 대응된다.
도 3b를 도 1a와 함께 참조하면, 반도체 모듈(3)은 모듈 기판(100), 제1 탭(310), 제2 탭(320), 제1 반도체칩(510), 제2 반도체칩(520), 제1 전자소자(410), 제2 전자소자(420), 제1 몰딩막(610), 및 제2 몰딩막(620)을 포함할 수 있다. 모듈 기판(100), 탭들(310, 320), 전자소자들(410, 420), 반도체칩들(510, 520), 및 몰딩막들(610, 620)은 도 1a 및 도 1b에서 설명한 바와 동일할 수 있다.
제3 기판(218)이 모듈 기판(100) 및 제1 기판(210) 사이에 개재될 수 있다. 제3 연결부(258)가 모듈 기판(100) 및 제3 기판(318) 사이에 제공될 수 있다. 제1 연결부(259)가 제3 기판(218) 및 제1 기판(210) 사이에 제공될 수 있다. 제1 탭들(310)이 제1 기판(210)의 상면(210a) 상에 배치될 수 있다. 제1 탭들(310)은 제1 기판(210), 제1 연결부(259), 제3 기판(218), 및 제3 연결부(258)를 통해 모듈 기판(100)과 전기적으로 연결될 수 있다. 제1 연결부(259)는 제3 연결부(258)와 제3 방향(D3)을 따라 정렬될 수 있다.
제4 기판(228)이 모듈 기판(100) 및 제2 기판(220) 사이에 개재될 수 있다. 제2 탭들(320)이 제2 기판(220)의 하면(220b) 상에 배치될 수 있다. 제2 탭들(320)은 제2 기판(220), 제2 연결부(269), 제4 기판(228), 및 제4 연결부(268)를 통해 모듈 기판(100)과 전기적으로 연결될 수 있다. 제2 연결부(269)는 제4 연결부(268)와 제3 방향(D3)으로 정렬되지 않을 수 있다. 예를 들어, 제2 연결부(269)는 제4 연결부(268)와 제1 방향(D1)으로 시프트될 수 있다, 제2 연결부(269)는 제4 기판(228) 내의 비아 및 회로 패턴에 의해 제4 연결부(268)와 접속할 수 있다. 제1 내지 제4 연결부들(259, 258, 268, 269) 사이의 수직적 정렬관계 및 제1 내지 제4 기판들(210, 218, 220, 228) 내의 회로 패턴들 및 비아들의 배치는 다양할 수 있다.
제1 내지 제4 기판들(210, 218, 220, 228)이 모듈 기판(100)의 제1 영역(R1) 상에 제공되어, 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)는 표준 두께를 충족시킬 수 있다. 제1 내지 제4 기판들(210, 218, 220, 228)의 적층되는 개수는 도시된 바에 제한되지 않을 수 있다. 모듈 기판(100)의 제2 영역(R2)의 두께(A2)는 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)보다 얇을 수 있다.
도 3c는 실시예에 따른 반도체 모듈을 도시한 단면도로, 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다
도 3c를 참조하면, 반도체 모듈(4)은 모듈 기판(100), 제1 기판(210), 제2 기판(220), 제1 반도체칩(510), 제1 전자소자(410), 제2 전자소자(420), 제1 반도체칩(510), 제2 반도체칩(520), 제1 몰딩막(610), 및 제2 몰딩막(620)을 포함할 수 있다. 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)는 표준 두께를 충족시킬 수 있다. 제1 패드(215)는 제1 기판(210)의 하면(210b) 상에 제공될 수 있다. 제2 패드(225)는 제2 기판(220)의 상면(220a) 상에 제공될 수 있다.
제1 연결부(251)가 모듈 기판(100) 및 제1 기판(210) 사이에 개재될 수 있다. 이방성 도전 필름이 제1 연결부(251)로 사용될 수 있다. 예를 들어, 제1 연결부(251)는 제1 절연성 폴리머(251i) 및 상기 절연성 폴리머(251i) 내의 제1 도전 입자들(251c)을 포함할 수 있다. 제1 도전 입자들(251c)은 제1 패드(215) 및 상부 패드(115)와 접속할 수 있다. 모듈 기판(100)은 제1 도전 입자들(251c)을 통해 제1 탭들(310)과 전기적으로 연결될 수 있다.
제2 연결부(261)는 모듈 기판(100) 및 제2 기판(220) 사이에 개재될 수 있다. 제2 연결부(261)는 이방성 도전 필름을 포함할 수 있다. 예를 들어, 제2 연결부(261)는 제2 절연성 폴리머(261i) 및 제2 도전 입자들(261c)을 포함할 수 있다. 제2 도전 입자들(261c)은 제2 패드(225) 및 하부 패드(125)와 접속하여, 제2 탭들(320)이 모듈 기판(100)과 전기적으로 연결될 수 있다.
도 3d는 실시예에 따른 반도체 모듈을 도시한 단면도로, 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다
도 3d를 참조하면, 반도체 모듈(5)은 모듈 기판(100), 제1 기판(210), 제2 기판(220), 제1 전자소자(410), 제2 전자소자(420), 제1 반도체칩(510), 제2 반도체칩(520), 제1 몰딩막(610), 및 제2 몰딩막(620)을 포함할 수 있다.
제1 연결부(252)는 본딩 와이어일 수 있다. 제1 패드(215)는 제1 기판(210)의 상면(210a) 상에 배치될 수 있다. 제1 탭들(310)은 점선으로 도시된 바와 같이 제1 기판(210)을 통해 제1 패드(215)와 접속할 수 있다. 제1 연결부(252)가 제1 기판(210)의 상면(210a) 상에 제공되며, 제1 패드(215) 및 상부 패드(115)와 접속할 수 있다. 제1 몰딩막(610)은 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에서 제1 기판(210)의 상면(210a) 상으로 연장될 수 있다. 제1 몰딩막(610)은 제1 패드(215) 및 제1 연결부(252)를 덮되, 제1 탭들(310)을 덮지 않을 수 있다.
제2 연결부(262)는 본딩 와이어일 수 있다. 제2 패드(225)는 제2 기판(220)의 하면(220b) 상에 배치될 수 있다. 제2 탭들(320)은 점선으로 도시된 바와 같이 제2 기판(220)을 통해 제2 패드(225)와 접속할 수 있다. 제2 연결부(262)가 제2 기판(220)의 하면(220b) 상에 제공되어, 제2 패드(225) 및 하부 패드(125)와 접속할 수 있다. 제2 몰딩막(620)은 제2 기판(220)의 하면(220b) 상으로 연장되어, 제2 패드(225) 및 제2 연결부(262)를 밀봉시킬 수 있다. 제2 탭들(320)은 제2 몰딩막(620)에 의해 노출될 수 있다.
도 4a는 실시예에 따른 반도체 모듈을 도시한 단면도로, 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다
도 4a를 참조하면, 반도체 모듈(6)은 모듈 기판(100), 제1 기판(210), 제1 탭(310), 제2 탭(320), 제2 기판(220), 제1 전자소자(410), 제2 전자소자(420), 제1 반도체칩(510), 제2 반도체칩(520), 제3 반도체칩(530), 제1 몰딩막(610), 제2 몰딩막(620), 메모리칩들(540)을 포함할 수 있다. 모듈 기판(100), 기판들(210, 220), 탭들(310, 320), 전자소자들(410, 420), 반도체칩들(510, 520), 및 몰딩막들(610, 620)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일하게 배치될 수 있다.
반도체 모듈(6)은 솔리드 스테이트 드라이브(Solid State Drive) 모듈일 수 있다. 예를 들어, 반도체 모듈(6)은 외부의 전자 장치(도 2에서 1000)로부터 읽기/쓰기 요청에 응답하여, 메모리칩들(540)에 데이터를 저장하거나 독출할 수 있다. 제1 탭들(310) 및 제2 탭들(320)은 전자 장치(1000)와 반도체 모듈(6)과의 전기적 연결을 제공할 수 있다.
메모리칩들(540)은 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에 적층될 수 있다. 메모리칩들(540)은 비휘발성 메모리칩들일 수 있다. 메모리칩들(540)은 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 다른 예로, 메모리칩들(540)은 PRAM, MRAM, ReRAM, FRAM, 또는 NOR 플래시 메모리를 포함할 수 있다. 메모리칩들(540)의 개수 및 배치는 도시된 바에 제한되지 않을 수 있다.
제1 반도체칩(510), 제2 반도체칩(520), 및 제3 반도체칩(530) 중에서 어느 하나는 인터페이스로 기능하며, 다른 하나는 컨트롤러로 기능하며, 또 다른 하나는 버퍼 메모리칩으로 기능할 수 있다. 이하, 설명의 간소화를 위해 제1 반도체칩(510), 제2 반도체칩(520), 및 제3 반도체칩(530)이 인터페이스, 컨트롤러, 및 버퍼 메모리칩으로 각각 기능하는 경우에 대하여 설명하나, 본 발명은 이에 제한되지 않는다.
제1 반도체칩(510)은 입/출력 인터페이스 회로를 포함할 수 있다. 예를 들어, 제1 반도체칩(510)은 호스트의 버스 포맷(Bus format)에 대응하여, 전자 장치(1000)와 반도체 모듈(6) 사이의 인터페이싱을 할 수 있다.
제2 반도체칩(520)은 제1 반도체칩(510)을 통해 외부의 전자 장치(1000)와 메모리칩들(540)을 연결시킬 수 있다. 제2 반도체칩(520)은 전자 장치(1000)의 커맨드에 따라 메모리칩들(540)에 데이터를 쓰거나 해당 메모리칩들(540)로부터 데이터를 읽어낼 수 있다. 제3 반도체칩(530)은 버퍼 메모리칩으로 기능할 수 있다. 예를 들어, 제3 반도체칩(530)은 제2 반도체칩(520)과 메모리칩들(540) 사이에 송수신되는 데이터와, 제2 반도체칩(520)과 전자 장치(1000) 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 제3 반도체칩(530)은 DRAM 또는 SRAM과 같이 랜덤 액세스가 가능한 메모리로 구성될 수 있다.
다른 예로, 제1 내지 제3 반도체칩들(510, 520, 530) 중에서 적어도 하나는 생략될 수 있다. 예를 들어, 제2 반도체칩(520)이 생략될 수 있다. 이 경우, 제1 반도체칩(510)이 컨트롤러 기능을 더 수행하거나, 제3 반도체칩(530)이 컨트롤러 기능을 더 수행할 수 있다. 또 다른 예로, 제2 및 제3 반도체칩(530)이 생략되고, 제1 반도체칩(510)이 인터페이스 기능, 컨트롤러 기능, 및 버퍼 메모리 기능을 수행할 수 있다.
도 4b는 실시예에 따른 반도체 모듈을 도시한 단면도로, 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다
도 4b를 참조하면, 반도체 모듈(7)은 모듈 기판(100), 제1 기판(210), 제2 기판(220), 제1 탭(310), 제2 탭(320), 제1 전자소자(410), 제2 전자소자(420), 제1 패키지(550), 제2 패키지(560), 및 제3 패키지(570), 제1 몰딩막(610), 및 제2 몰딩막(620)을 포함할 수 있다.
제1 패키지(550)가 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에 제공될 수 있다. 제1 패키지(550)는 제1 패키지 기판(551), 제1 칩(552), 및 제1 몰딩 패턴(553)을 포함할 수 있다. 제1 패키지(550)는 제1 연결 단자(555)에 의해 모듈 기판(100)과 전기적으로 연결될 수 있다. 제2 패키지(560)는 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에 제공될 수 있다. 제2 패키지(560)는 제2 패키지 기판(561), 제2 칩들(562), 및 제2 몰딩 패턴(563)을 포함할 수 있다. 제2 칩들(562)은 제2 패키지 기판(561) 상에 복수개 적층될 수 있다. 제2 패키지(560)는 제2 연결 단자(565)에 의해 모듈 기판(100)과 접속할 수 있다.
제1 언더필막(611)이 모듈 기판(100)과 제1 기판(210) 사이의 갭에 개재되어, 제1 연결부(250)를 밀봉할 수 있다. 제1 소자 언더필막(612)이 모듈 기판(100)과 제1 전자소자(410) 사이의의 갭에 제공될 수 있다. 제1 및 제2 패키지 언더필막들(613, 614)이 모듈 기판(100)과 제1 및 제2 패키지들(550, 560) 사이의 갭들에 각각 제공될 수 있다. 제1 몰딩막(610)이 모듈 기판(100)의 제1 면(100a) 상에 제공되어, 제1 전자소자(410), 제1 패키지(550), 및 제2 패키지(560)를 덮을 수 있다. 도시된 바와 달리, 제1 언더필막(611), 제1 소자 언더필막(612), 제1 패키지 언더필막(613), 및 제2 패키지 언더필막(614)이 생략되고, 제1 몰딩막(610)이 제1 연결부(250), 제1 인터포저(415), 제1 연결 단자(555), 및 제2 연결 단자(565)를 밀봉할 수 있다. 다른 예로, 제1 몰딩막(610)은 생략될 수 있다.
제3 패키지(570)가 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a) 상에 실장될 수 있다. 제3 패키지(570)는 하부 패키지(571) 상의 상부 패키지(575)를 포함할 수 있다. 하부 패키지(571)는 하부 기판(572), 하부 칩(573), 및 하부 몰딩 패턴(574)을 포함할 수 있다. 상부 패키지(575)는 상부 기판(576), 상부 칩(577), 및 상부 몰딩 패턴(578)을 포함할 수 있다. 연결 범프(579)가 하부 기판(572) 및 상부 기판(576) 사이에 제공되며, 하부 기판(572) 및 상부 기판(576)과 접속할 수 있다. 제3 패키지(570)는 제3 연결 단자(585)에 의해 모듈 기판(100)과 접속할 수 있다.
제2 언더필막(621)이 모듈 기판(100)과 제2 기판(220) 사이의 갭에 개재되어, 제2 연결부(260)를 밀봉할 수 있다. 제2 소자 언더필막(622)이 모듈 기판(100)과 제2 전자소자(420) 사이의 갭에 제공될 수 있다. 제3 패키지 언더필막(623)이 모듈 기판(100)과 제3 패키지(570) 사이의 갭에 제공될 수 있다. 제2 몰딩막(620)이 모듈 기판(100)의 제2 면(100b) 상에서 제2 전자소자(420) 및 제3 패키지(570)를 덮을 수 있다. 다른 예로, 제2 언더필막(621), 제2 소자 언더필막(622), 제3 패키지 언더필막(623)이 생략되고, 제2 몰딩막(620)이 제1 연결부(250), 제2 인터포저(425), 및 제3 연결 단자(585)를 밀봉할 수 있다. 또 다른 예로, 제2 몰딩막(620)이 생략될 수 있다.
이하, 실시예들에 따른 반도체 모듈의 제조를 설명한다.
도 5a, 도 6a, 및 도 7a는 실시예에 따른 반도체 모듈의 제조를 설명하기 위한 평면도들이다. 도 5b, 도 6b, 및 도 7b는 각각 도 5a, 도 6a, 도 7a의 Ⅲ-Ⅲ'선을 따라 자른 단면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b를 참조하면, 복수의 모듈 영역들(102)을 포함하는 모듈 스트립(101)이 제공될 수 있다. 모듈 영역들(102)은 도 5a와 같이 평면적 관점에서 제1 방향(D1) 및 제2 방향(D2)을 따라 배열된 어레이를 이룰 수 있다. 모듈 영역들(102)은 스크라이브 라인들(151, 152)에 의해 정의될 수 있다. 스크라이브 라인들(151, 152)은 도 5b와 같이 모듈 스트립(101)의 제1 면(100a) 및 제2 면(100b)으로부터 리세스될 수 있다. 모듈 영역들(102) 각각은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 모듈 스트립(101) 상에 복수로 제공될 수 있다. 제1 영역들(R1)은 모듈 스트립(101)의 일측(101c)에 인접하여 배치될 수 있다.
제1 연결 패드(131) 및 제2 연결 패드(132)가 모듈 스트립(101)의 제2 영역(R2) 상에 제공될 수 있다. 제1 연결 패드(131) 및 제2 연결 패드(132)는 모듈 스트립(101)의 제1 면(100a) 및 제2 면(100b) 상에 각각 배치될 수 있다. 모듈 스트립(101)은 균일한 두께를 가질 수 있다. 예를 들어, 모듈 스트립(101)의 제2 영역(R2)의 두께(A2)는 제1 영역(R1)의 두께와 실질적으로 동일할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 기판(210) 및 제2 기판(220)이 모듈 스트립(101) 상에 실장될 수 있다. 실시예들에 따르면, 제1 탭들(310)이 제공된 제1 기판(210)이 준비될 수 있다. 예를 들어, 인쇄회로기판이 제1 기판(210)으로 사용되고, 제1 탭들(310)은 제1 기판(210) 내의 회로 패턴의 일부일 수 있다. 제1 기판(210)이 모듈 스트립(101)의 제1 면(100a) 상에서 배치될 수 있다. 제1 기판(210)은 모듈 기판(100)의 제1 면(100a) 상에서 제2 방향(D2)으로 연장되며, 복수의 모듈 영역들(102)을 가로지를 수 있다. 평면적 관점에서 제1 기판(210)은 복수의 제1 영역들(R1)과 중첩될 수 있다. 제1 기판(210)은 제2 영역들(R2)들을 덮지 않을 수 있다.
제2 탭들(320)이 제공된 제2 기판(220)이 준비될 수 있다. 제2 기판(220)이 모듈 스트립(101)의 제2 면(100b) 상에서 배치될 수 있다. 도 6a에 도시된 바와 같이, 제2 기판(220)은 제2 방향(D2)으로 연장되며, 복수의 모듈 영역들(102)을 가로지를 수 있다. 평면적 관점에서 제2 기판(220)은 제1 영역들(R1)과 중첩될 수 있다.
모듈 스트립(101)의 제1 영역(R1)의 두께(A1)는 제1 탭들(310)의 상면들 및 제2 탭들(320)의 상면들 사이의 간격을 의미할 수 있다. 모듈 스트립(101)의 제1 영역(R1)의 두께(A1)는 모듈 영역(102)의 제2 영역(R2)에서의 두께(A2), 제1 기판(210)의 두께(A3), 및 제2 기판(220)의 두께(A4)의 합과 동일하거나 더 클 수 있다. 제1 기판(210) 및 제2 기판(220)이 제공되어, 모듈 스트립(101)의 제1 영역(R1)의 두께(A1)는 표준 두께를 충족시킬 수 있다. 모듈 스트립(101)의 제2 영역(R2)의 두께(A2)는 모듈 스트립(101)의 제1 영역(R1)의 두께(A1)보다 얇을 수 있다.
도 7a 및 도 7b를 참조하면, 제1 반도체칩(510), 제1 전자소자(410), 및 제1 몰딩막(610)이 모듈 스트립(101)의 제1 면(100a) 상에 형성될 수 있다. 제2 반도체칩(520), 제2 전자소자(420), 및 제2 몰딩막(620)이 모듈 스트립(101)의 제2 면(100b) 상에 형성될 수 있다. 도 7a 및 도 7b를 도 1a 및 도 1b와 함께 참조하면, 모듈 스트립(101)이 스크라이브 라인들(151, 152)을 따라 쏘잉되어, 모듈 영역들(102)이 서로 분리될 수 있다. 모듈 스트립(101)의 모듈 영역들(102) 각각은 도 1a 및 도 1b의 모듈 기판(100)을 형성할 수 있다. 제1 기판(210), 제2 기판(220), 및 몰딩막들(610, 620)이 모듈 스트립(101)과 함께 쏘잉될 수 있다. 이에 따라, 도 1a 및 도 1b의 반도체 모듈(1)의 제조가 완성될 수 있다.
도 8a 내지 도 8c는 실시예에 따른 반도체 모듈의 형성 과정을 설명하기 위한 단면도들이다. 이하 앞서 설명한 바와 중복되는 내용는 생략한다.
도 8a를 참조하면, 제1 기판(210) 및 모듈 기판(100)이 준비될 수 있다. 예를 들어, 제1 기판(210) 및 모듈 기판(100)은 반도체 물질, 예를 들어, 실리콘을 포함할 수 있다. 제1 기판(210)의 제1 패드(215)가 모듈 기판(100)의 상부 패드(115)와 정렬되도록, 제1 기판(210)이 모듈 기판(100)의 제1 영역(R1) 상에 배치될 수 있다. 제1 기판(210)의 배치 이전에, 제1 기판(210)의 하면(210b) 및 모듈 기판(100)의 제1 영역(R1)의 제1 면(100a) 상에 플라즈마 에칭 및 화합물 용액 처리 공정이 수행될 수 있다. 플라즈마 에칭은 산소, 아르곤, 질소, CF4 또는 NH3중에서 적어도 하나 이상을 사용하여 수행될 수 있다. 수산화 암모늄, NH4F, 또는 HF가 화합물 용액으로 사용될 수 있다. 상기 플라즈마 에칭 및 화합물 용액 처리 공정에 의해 활성화된 작용기들이 제1 기판(210)의 하면(210b) 및 모듈 기판(100)의 제1 영역(R1)의 제1 면(100a) 상에 형성될 수 있다. 활성화된 작용기들은 Si-NH2 또는 Si-F일 수 있다.
도 8b를 참조하면, 제1 기판(210)이 모듈 기판(100) 상에 직접 본딩(direct bonding)될 수 있다. 예를 들어, 제1 기판(210)의 하면(210b) 상의 활성화된 작용기가 모듈 기판(100)의 제1 면(100a) 상의 활성화된 작용기와 반응하여, 제1 기판(210)이 모듈 기판(100)과 결합할 수 있다. 제1 패드(215)는 상부 패드(115)와 접속하여, 제1 기판(210)이 모듈 기판(100)과 전기적으로 연결될 수 있다. 제1 기판(210)의 직접 본딩은 상온(예를 들어, 25℃)에서 진행될 수 있다. 다른 예로, 제1 기판(210)이 모듈 기판(100)과 결합하는 동안, 제1 기판(210) 상에 어닐링 공정이 더 수행될 수 있다. 어닐링 공정은 200℃이하에서 진행될 수 있다.
도 8c를 참조하면, 제2 기판(220)이 모듈 기판(100)의 제2 면(100b) 상에 직접 본딩될 수 있다. 제2 기판(220)은 반도체 물질, 예를 들어, 실리콘을 포함할 수 있다. 제2 기판(220)의 직접 본딩은 도 8a 및 도 8b의 제1 기판(210)의 직접 본딩의 예에서 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 제1 전자소자(410), 제1 반도체칩(510), 및 제1 몰딩막(610), 제2 전자소자(420), 제2 반도체칩(520), 및 제2 몰딩막(620)이 모듈기판(100) 상에 형성될 수 있다. 지금까지 설명한 제조예에 의해 반도체 모듈(8)의 제조가 완성될 수 있다.
도 9a 및 도 9b는 실시예에 따른 반도체 모듈의 형성 과정을 설명하기 위한 단면도들로, 도 1a의 Ⅰ-Ⅰ’선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다
도 9a를 참조하면, 제1 기판(210) 및 제2 기판(220)을 포함하는 모듈 기판(100)이 제조될 수 있다. 예를 들어, 제1 탭들(310) 및 제2 탭들(320)을 포함하는 모듈 기판(100)이 준비될 수 있다. 모듈 기판(100)은 인쇄회로기판일 수 있다. 점선으로 도시한 바와 같이, 모듈 기판(100)의 일부가 제거되어, 제1 리세스부(121) 및 제2 리세스부(122)가 모듈 기판(100)의 상면 및 하면 상에 각각 형성될 수 있다. 제1 리세스부(121)는 제1 기판(210)을 정의할 수 있다. 모듈 기판(100)의 제2 영역(R2)의 제1 면(100a)은 제1 리세스부(121)의 바닥면에 해당하며, 제1 기판(210)의 상면(210a)보다 낮은 레벨에 제공될 수 있다. 제2 리세스부(122)는 제2 기판(220)을 정의할 수 있다. 모듈 기판(100)의 제2 영역(R2)의 제2 면(100b)은 제2 리세스부(122)의 바닥면에 해당하고, 제2 기판(220)의 하면(220b)보다 낮은 레벨에 배치될 수 있다. 도 9a를 도 1c 및 도 1d와 함께 참조하면, 기판들(210, 220)과 모듈 기판(100) 사이의 전기적 연결은 도 1c 또는 도 1d에서 설명한 바와 유사할 수 있다. 다만, 연결부들(도 1c 및 도 1d에서 250, 260)은 생략되며, 도전 패턴들(212,222)은 모듈 기판(100)의 금속 패턴(109)과 직접 접속할 수 있다.
도 9b를 참조하면, 제1 전자소자(410), 제1 반도체칩(510), 및 제1 몰딩막(610)은 제1 리세스부(121) 내에 형성되고, 제2 전자소자(420), 제2 반도체칩(520), 및 제2 몰딩막(620)은 제2 리세스부(122) 내에 형성될 수 있다. 반도체 모듈(1)의 제1 영역(R1)의 두께(A1)는 모듈 기판(100)의 제2 영역(R2)의 두께(A2)보다 두꺼울 수 있다. 이에 따라, 반도체 모듈(9)의 제조가 완성될 수 있다.

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 모듈 기판;
    상기 모듈 기판의 상기 제1 영역 상에 제공되는 제1 기판; 및
    상기 제1 기판의 상면 상에 제공된 제1 탭을 포함하되,
    상기 제1 탭은 상기 제1 기판을 통하여 상기 모듈 기판과 전기적으로 연결되는 반도체 모듈
  2. 제1 항에 있어서,
    상기 모듈 기판의 상기 제2 영역 상에 실장되는 반도체칩을 더 포함하되,
    상기 제1 기판 및 상기 반도체칩은 상기 모듈 기판의 제1 면 상에 배치되는 반도체 모듈.
  3. 제2 항에 있어서,
    상기 제1 기판의 상기 상면은 상기 모듈 기판의 상기 제2 영역의 상기 제1 면과 다른 레벨에 배치되는 반도체 모듈.
  4. 제2 항에 있어서,
    상기 모듈 기판의 상기 제1 영역의 제2 면 상에 실장되는 제2 기판; 및
    상기 제2 기판의 하면 상에 배치된 제2 탭을 더 포함하되,
    상기 모듈 기판의 상기 제2 면은 상기 제1 면과 대향되는 반도체 모듈.
  5. 제1 항에 있어서,
    상기 제1 탭은 평면적 관점에서 상기 모듈 기판의 일측에 인접하여 제공되는 반도체 모듈.
  6. 제5 항에 있어서,
    상기 제1 탭은 평면적 관점에서 제1 방향과 나란한 장축을 가지며, 상기 제1 방향은 상기 모듈 기판의 일측과 교차하는 반도체 모듈.
  7. 제1 항에 있어서,
    상기 제1 기판 및 상기 모듈 기판 사이에 배치되는 연결부를 더 포함하는 반도체 모듈.
  8. 제 7항에 있어서,
    상기 제1 기판 및 상기 모듈 기판 사이에 제공되며, 상기 연결부를 덮는 몰딩막을 더 포함하는 반도체 모듈.
  9. 모듈 기판;
    상기 모듈 기판의 제1 면 상에 실장되며, 그 상면 상에 제1 탭들을 포함하는 제1 기판; 및
    상기 모듈 기판의 상기 제1 면 상에 실장되며, 상기 제1 기판과 옆으로 이격된 제1 반도체칩을 포함하되,
    상기 제1 기판의 상기 상면은 상기 모듈 기판의 상기 제1 면과 다른 레벨에 배치되는 반도체 모듈.
  10. 제9 항에 있어서,
    상기 모듈 기판의 제2 면 상에 실장되며, 그 상면 상에 제2 탭들을 포함하는 접속하는 제2 기판; 및
    상기 모듈 기판의 상기 제2 면 상에서 상기 제2 기판과 옆으로 이격 배치된 제2 반도체칩을 더 포함하는 반도체 모듈.
  11. 제10 항에 있어서,
    상기 제1 기판은 평면적 관점에서 상기 모듈 기판의 일측과 인접하며, 상기 일측과 나란하게 배치되는 반도체 모듈.
  12. 제9 항에 있어서,
    상기 제1 반도체칩은 복수로 제공되며, 상기 제1 반도체칩들 중 적어도 하나는 메모리칩을 포함하는 반도체 모듈.
  13. 제1 영역 및 제2 영역을 포함하는 모듈 기판;
    상기 모듈 기판의 상기 제1 영역 상에 실장되고, 상기 모듈 기판과 접속하는 제1 도전 패턴을 포함하는 제1 기판; 및
    상기 제1 기판의 상면 상에서 상기 제1 도전 패턴과 접속하는 제1 탭을 포함하는 패키지 모듈 기판.
  14. 제13 항에 있어서,
    상기 모듈 기판은 평면적 관점에서 복수의 모듈 영역들을 포함하며,
    상기 모듈 영역들 각각은 상기 제1 영역 및 상기 제2 영역을 포함하는 패키지 모듈 기판.
  15. 제 14항에 있어서,
    평면적 관점에서 상기 제1 기판은 상기 복수의 모듈 영역들을 가로지는 패키지 모듈 기판.
  16. 제14 항에 있어서,
    상기 모듈 영역들은 상기 모듈 기판으로부터 리세스된 스크라이브 라인들에 의해 정의되는 패키지 모듈 기판.
  17. 제13 항에 있어서,
    상기 모듈 기판의 상기 제2 영역 상에 제공된 연결 패드를 더 포함하는 패키지 모듈 기판.
  18. 제13 항에 있어서,
    상기 모듈 기판은 제1 면 및 상기 제1 면과 대향되는 제2 면을 가지고,
    상기 제1 기판은 상기 모듈 기판의 상기 제1 면 상에 배치되며.
    상기 모듈 기판의 상기 제2 영역의 상기 제1 면은 상기 제1 기판의 상기 상면과 다른 레벨에 배치되는 패키지 모듈 기판.
  19. 제18 항에 있어서,
    상기 모듈 기판의 상기 제1 영역의 상기 제2 면 상에 실장되며, 상기 모듈 기판과 접속하는 제2 도전 패턴을 포함하는 제2 기판; 및
    상기 제2 기판의 하면 상에 배치되고, 상기 제2 도전 패턴과 접속하는 제2 탭을 더 포함하는 패키지 모듈 기판.
  20. 제13 항에 있어서,
    상기 모듈 기판 및 상기 제1 기판 사이에 개재되는 연결부를 더 포함하는 패키지 모듈 기판.
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