KR102123044B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102123044B1
KR102123044B1 KR1020190119661A KR20190119661A KR102123044B1 KR 102123044 B1 KR102123044 B1 KR 102123044B1 KR 1020190119661 A KR1020190119661 A KR 1020190119661A KR 20190119661 A KR20190119661 A KR 20190119661A KR 102123044 B1 KR102123044 B1 KR 102123044B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
package substrate
disposed
package
Prior art date
Application number
KR1020190119661A
Other languages
English (en)
Other versions
KR20190118538A (ko
Inventor
조윤래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190119661A priority Critical patent/KR102123044B1/ko
Publication of KR20190118538A publication Critical patent/KR20190118538A/ko
Application granted granted Critical
Publication of KR102123044B1 publication Critical patent/KR102123044B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 중심 영역 및 가장자리 영역을 포함하는 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 반도체 칩, 상기 패키지 기판의 중심 영역에 배치되며, 상기 패키지 기판 및 제1 반도체 칩을 전기적으로 연결하는 제1 연결 패턴, 상기 패키지 기판의 가장자리 영역에서, 상기 패키지 기판 및 상기 제1 반도체 칩 사이에 배치되는 제2 반도체 칩 및 상기 패키지 기판의 가장자리 영역에 대응하도록 배치되며, 상기 제1 및 제2 반도체 칩들을 전기적으로 연결하는 제2 연결 패턴을 포함하되, 상기 제1 연결 패턴은, 상기 패키지 기판에 배치된 제1 도전 포스트(first conductive post); 상기 제1 반도체 칩에 배치된 제2 도전 포스트; 및 상기 제1 및 제2 도전 포스트들 사이에 배치된 제1 범프(first bump)를 포함하고, 상기 제2 연결 패턴은, 상기 제1 반도체 칩에 배치되는 제4 도전 포스트; 상기 제2 반도체 칩에 배치되는 제3 도전 포스트; 및 상기 제3 및 제4 도전 포스트들에 사이에 배치되는 제2 범프를 포함하고, 상기 제2 도전 포스트의 상부면은 상기 제4 도전 포스트의 상부면과 동일한 평면이고, 평면적 관점에서, 상기 제2 반도체 칩들의 각각은 상기 제1 반도체 칩보다 상기 패키지 기판의 가장자리 영역까지 확장될 수 있다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지, 이를 포함하는 반도체 장치 및 반도체 패키지의 제조 방법에 관련된 것으로서, 더욱 상세하게는 다수의 다이들(dies)이 실장된 반도체 패키지, 이를 포함하는 반도체 장치 및 반도체 패키지의 제조 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 다양한 공정들에서 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 중심 영역 및 가장자리 영역을 포함하는 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 반도체 칩, 상기 패키지 기판의 중심 영역에 배치되며, 상기 패키지 기판 및 제1 반도체 칩을 전기적으로 연결하는 제1 연결 패턴, 상기 패키지 기판의 가장자리 영역에서, 상기 패키지 기판 및 상기 제1 반도체 칩 사이에 배치되는 제2 반도체 칩 및 상기 패키지 기판의 가장자리 영역에 대응하도록 배치되며, 상기 제1 및 제2 반도체 칩들을 전기적으로 연결하는 제2 연결 패턴을 포함하되, 상기 제1 연결 패턴은, 상기 패키지 기판에 배치된 제1 도전 포스트(first conductive post); 상기 제1 반도체 칩에 배치된 제2 도전 포스트; 및 상기 제1 및 제2 도전 포스트들 사이에 배치된 제1 범프(first bump)를 포함하고, 상기 제2 연결 패턴은, 상기 제1 반도체 칩에 배치되는 제4 도전 포스트; 상기 제2 반도체 칩에 배치되는 제3 도전 포스트; 및 상기 제3 및 제4 도전 포스트들에 사이에 배치되는 제2 범프를 포함하고, 상기 제2 도전 포스트의 상부면은 상기 제4 도전 포스트의 상부면과 동일한 평면이고, 평면적 관점에서, 상기 제2 반도체 칩들의 각각은 상기 제1 반도체 칩보다 상기 패키지 기판의 가장자리 영역까지 확장될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 도전 포스트의 높이가 상기 제2 도전 포스트의 높이와 실질적으로 동일하거나 보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 범프는 상기 제2 범프와 실질적으로 동일한 높이에 배치되고, 실질적으로 동일한 형상을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 반도체 칩은 다수 개이며, 상기 다수의 제2 반도체 칩들은 상기 패키지 기판의 가장자리 영역에 서로 수평 이격되어 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 칩 상에 배치된 제3 반도체 칩 및 상기 제1 반도체 칩 및 상기 제3 반도체 칩 사이를 전기적으로 연결하는 제3 연결 패턴을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 칩은, 그 내부를 관통하는 관통 전극을 포함하되, 상기 관통 전극은 상기 제2 연결 패턴 및 상기 제3 연결 패턴을 전기적으로 연결할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 칩은, 그 내부에 관통하는 관통 전극을 포함하되, 상기 관통 전극은 상기 제1 연결 패턴 및 상기 제3 연결 패턴을 전기적으로 연결할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 슬레이브 칩이 마스터 칩에 의해 패키지 기판과 전기적으로 연결됨으로써, 메모리 셀들이 밀도가 증가하고, 반도체 패키지의 속도가 증가할 수 있다. 또한, 마스터 칩이 제1 연결 패턴에 의해 상기 패키지 기판의 중심 영역에 전기적으로 연결됨으로써, 슬레이브 칩의 크기에 대한 자유도가 증가할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지 내 연결관계를 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지_제1 실시예)
도 1은 본 발명의 실시예들에 따른 반도체 패키지 내 연결관계를 설명하기 위한 개략도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 반도체 패키지(10)는, 패키지 기판(100), 상기 패키지 기판(100)에 실장되는 제1 및 제2 반도체 칩들(120, 130), 및 연결 구조물(140, 150)을 포함한다.
상기 패키지 기판(100)은 인쇄회로기판일 수 있다. 상기 패키지 기판(100)은 중심 영역(CA) 및 상기 중심 영역(CA)을 감싸는 가장자리 영역(PA)을 포함할 수 있다. 상기 패키지 기판(100)은 상기 제1 및 제2 반도체 칩들(120, 130)이 실장되는 일 면 및 상기 일 면과 대응하는 타 면을 포함할 수 있다. 상기 패키지 기판(100)의 타 면에는 외부 단자들(110)과 연결되는 패드들(102)이 형성될 수 있다. 예컨대, 상기 외부 단자들(110)은 솔더 볼일 수 있다.
상기 제1 반도체 칩(120)은 상기 패키지 기판(100)의 일 면과 마주하며 이격되어 배치될 수 있다. 상기 제1 반도체 칩(120)은 상기 패키지 기판(100)의 중심 영역(CA)과 오버랩되면서 상기 패키지 기판(100)의 가장자리 영역(PA)으로 연장되도록 배치될 수 있다. 일 예로, 상기 제1 반도체 칩(120)의 중심과 상기 패키지 기판(100)의 중심은 실질적으로 동일할 수 있다. 또한, 상기 제1 반도체 칩(120)은 상기 패키지 기판(100)과 마주하는 면에 패드들(도시되지 않음)을 포함할 수 있다.
상기 제2 반도체 칩(130)은 상기 패키지 기판(100) 및 상기 제1 반도체 칩(120) 사이에 배치될 수 있다. 상기 제2 반도체 칩(130)은 상기 패키지 기판(100)의 가장 자리 영역에 배치될 수 있다. 일 측면에 따르면, 상기 제2 반도체 칩(130)의 일 면은 상기 패키지 기판(100)의 일 면 상에 DAF(die attach film)과 같은 접착부(132)를 통해 접착될 수 있다. 상기 제2 반도체 칩(130)의 타 면에는 패드들(도시되지 않음)이 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체 칩(130)은 상기 패키지 기판(100) 상에 두 개가 실장될 수 있다. 상기 두 개의 제2 반도체 칩들(130)은 서로 수평 방향으로 이격되어 나란히 배치될 수 있다. 본 실시예에서는 상기 제2 반도체 칩(130)을 두 개로 도시하여 설명하고 있으나, 본 발명에서 상기 제2 반도체 칩(130)을 두 개로 한정하는 것은 아니다.
상기 연결 구조물(140, 150)은 상기 패키지 기판(100) 및 상기 제1 반도체 칩(120)을 연결하는 제1 연결 패턴(140)과, 상기 제1 및 제2 반도체 칩들(120, 130) 사이를 연결하는 제2 연결 패턴(150)을 포함할 수 있다.
상기 제1 연결 패턴(140)은 상기 패키지 기판(100)의 중심 영역(CA)에 배치될 수 있다. 상기 제1 연결 패턴(140)은 상기 패키지 기판(100)과 접하는 제1 도전 포스트(first conductive post, 140a)와, 상기 제1 반도체 칩(120)과 접하는 제2 도전 포스트(140c)와, 상기 제1 및 제2 도전 포스트들 사이를 전기적으로 연결하는 제1 범프(first bump, 140b)를 포함할 수 있다. 일 측면에 따르면, 상기 제1 및 제2 도전 포스트들(140a, 140c) 각각은 구리를 포함할 수 있다. 본 실시예에서는 상기 제1 연결 패턴(140)을 두 개로 도시하고 설명하고 있으나, 본 발명에서 상기 제1 연결 패턴(140)의 수량을 한정하지는 않는다.
상기 제2 연결 패턴(150)은 상기 패키지 기판(100)의 가장자리 영역(PA)에 배치될 수 있다. 상기 제2 연결 패턴(150)은 상기 제2 반도체 칩(130)과 접하는 제3 도전 포스트(150a)와, 상기 제1 반도체 칩(120)과 접하는 제4 도전 포스트(150c)와, 상기 제3 및 제4 도전 포스트(150c)들 사이를 전기적으로 연결하는 제2 범프(150b)를 포함할 수 있다. 일 측면에 따르면, 상기 제3 및 제4 도전 포스트(150a, 150c)들 각각은 구리를 포함할 수 있다. 본 실시예에서는 상기 제2 연결 패턴(150)을 10개로 도시하여 설명하고 있으나, 본 발명에서 상기 제2 연결 패턴(150)의 수량을 한정하지는 않는다.
도 2에 도시된 본 발명의 일 실시예에 따르면, 상기 제1 및 제2 범프들(140b, 150b)의 형성 높이가 실질적으로 동일할 수 있다. 또한, 상기 제1 및 제2 범프들(140b, 150b)의 형성된 크기 및 모양이 유사하거나 실질적으로 동일할 수 있다. 이 경우, 상기 제1 도전 포스트(140a)의 높이가 상기 제2 도전 포스트(140c)의 높이와 상이할 수 있다. 예컨대, 상기 제1 도전 포스트(140a)의 높이가 상기 제2 도전 포스트(140c)의 높이보다 높을 수 있다. 상기 제1 도전 포스트(140a)의 전체 높이는 상기 패키지 기판(100) 및 제2 반도체 칩(130) 사이를 접착하는 DAF(132)의 두께, 상기 제2 반도체 칩(130)의 두께 및 상기 제3 도전 포스트(150a)의 높이를 합한 것과 실질적으로 동일할 수 있다. 그리고, 상기 제2 도전 포스트(140c)의 높이 및 상기 제4 도전 포스트(150c)의 높이 실질적으로 동일할 수 있다.
이와 같이, 상기 제1 범프(140b)와 접하는 제1 도전 포스트(140a)의 표면이, 상기 제2 범프(150b)와 접하는 제3 도전 포스트(150a)의 표면과 실질적으로 동일한 평면에 있어, 상기 제1 및 제2 범프들(140b, 150b)을 동일한 방법으로 형성할 수 있어, 그 제조 공정이 용이할 수 있다.
도 3에 도시된 본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 범프들(140b, 150b)의 형성 높이가 상이할 수 있다. 일 예로, 상기 제1 도전 포스트(140a)의 높이가 상기 제2 도전 포스트(140c)의 높이와 실질적으로 동일할 수 있다. 다른 예로, 상기 제1 및 제2 도전 포스트들(140a, 140c)의 높이는 실질적으로 상이할 수 있다.
도 2 및 도 3을 참조하면, 상기 제2 반도체 칩(130)이 두 개일 경우, 상기 제1 연결 패턴(140)은 상기 패키지 기판(100)의 중심 영역(CA)에 배치되고, 상기 두 개의 제2 반도체 칩들(130)은 상기 제1 연결 패턴(140)을 사이에 두고 이격되어 배치될 수 있다. 이와 같은 구조에 의해 상기 제2 반도체 칩(130) 각각은 상기 패키지 기판(100)의 가장자리 영역(PA)으로 확장할 수 있어, 그 크기의 제한이 감소될 수 있다.
도 1을 참조하면, 상기 제1 연결 패턴(140)은 상기 제1 반도체 칩(120)을 상기 패키지 기판(100)과 직접적으로 연결할 수 있다. 상기 제2 반도체 칩(130)은 상기 제2 연결 패턴(150)으로 상기 제1 반도체 칩(120)과 연결되어, 상기 제2 반도체 칩(130)은 상기 제1 반도체 칩(120)을 통해 상기 패키지 기판(100)과 전기적으로 연결될 수 있다. 일 예로, 상기 제1 반도체 칩(120)은 로직 셀들 및 메모리 셀들을 포함하며, 상기 제2 반도체 칩(130)은 메모리 셀들만을 포함할 수 있다. 따라서, 상기 제1 반도체 칩(120)은 마스터 칩(master chip)으로 기능할 수 있으며, 상기 제2 반도체 칩(130)은 슬레이브 칩(slave chip)으로 기능할 수 있다. 상기 마스터 칩(120)에 상기 슬레이브 칩(130)이 전기적으로 연결되고, 상기 슬레이브 칩(130)은 상기 마스터 칩(120)에 의해 상기 패키지 기판(100)으로/로부터 신호를 송수신할 수 있다. 이와 같은 연결 구조를 갖는 반도체 패키지(10)는 메모리 셀들의 수량을 증가시킬 수 있으며 동시에, 반도체 패키지(10)의 속도도 증가시킬 수 있다.
상기 반도체 패키지(10)는 상기 패키지 기판(100), 제1 및 제2 반도체 칩들(120, 130)을 보호하기 위한 보호부(160)를 더 포함할 수 있다. 일 예로, 상기 보호부는 몰드 타입(mold type)일 수 있으며, 다른 예로, 상기 보호부는 언더-필 타입(under-fill type)일 수 있다.
(반도체 패키지_제2 실시예)
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4 및 도 5를 참조하면, 상기 반도체 패키지(10)는 패키지 기판(100), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(170) 및 연결 구조물(140, 150)을 포함할 수 있다.
상기 패키지 기판(100), 상기 제1 반도체 칩(120), 및 제2 반도체 칩(130) 및 연결 구조물(140, 150)은 도 1 내지 도 3에서 설명된 구조 및 기능과 유사하여 그 중복되는 설명을 생략하기로 한다. 또한, 도 4 및 도 5에서 설명된 연결 구조물(140, 150)은 도 2에서 설명된 연결 구조물(140, 150)을 예시적으로 설명하나, 도 3에서 설명된 연결 구조물(140, 150)로 대체될 수 있다.
상기 제3 반도체 칩(170)은 상기 제1 반도체 칩(120)과 마주하며 이격되어 배치될 수 있다. 본 실시예에서는 상기 제3 반도체 칩(170)을 두 개로 도시하여 설명하고 있으나, 본 발명에서 상기 제3 반도체 칩(170)의 수량을 한정하는 것은 아니다.
상기 제1 반도체 칩(120)은 그 내부를 관통하는 관통 전극(122)을 포함할 수 있다. 상기 관통 전극(122)은 다수 개일 수 있다.
도 4에 도시된 본 발명의 일 실시예에 따르면, 상기 관통 전극(122)은 상기 패키지 기판(100)의 가장자리 영역(PA)에 대응되는 부분에 형성될 수 있다. 상기 관통 전극(122)은 상기 제2 연결 패턴(150)과 전기적으로 접촉할 수 있다. 또한, 상기 관통 전극(122)은 상기 제3 반도체 칩(170)과 전기적으로 연결될 수 있다. 더욱 상세하게 설명하면, 상기 제1 반도체 칩(120) 및 상기 제3 반도체 칩(170) 사이에는 제5 도전 포스트(180a) 및 제3 범프(180b)가 배치되어 상기 제2 및 제3 반도체 칩들(130, 170) 사이를 전기적으로 연결하며, 상기 제3 범프(180b)는 상기 관통 전극(122)과 전기적으로 접촉할 수 있다. 이 경우, 상기 제3 반도체 칩(170)은 상기 제2 반도체 칩(130)과 전기적으로 연결될 수 있다.
도 5에 도시된 본 발명의 다른 실시예에 따르면, 상기 관통 전극(122)은 상기 패키지 기판(100)의 중심 영역(CA)에 대응되는 부분에 형성될 수 있다. 상기 관통 전극(122)은 상기 제1 연결 패턴(140)과 전기적으로 접촉할 수 있다. 또한, 상기 관통 전극(122)은 제3 반도체 칩(170)과 전기적으로 연결될 수 있다. 더욱 상세하게 설명하면, 상기 제1 반도체 칩(120) 및 상기 제3 반도체 칩(170) 사이에 제 도전 포스트(180a) 및 제3 범프(180b)가 배치되어 상기 제1 및 제3 반도체 칩들(120, 170) 사이를 전기적으로 연결하며, 상기 제3 범프(180b)는 상기 관통 전극(122)과 전기적으로 접촉할 수 있다. 이 경우, 상기 제3 반도체 칩(170)은 상기 제1 반도체 칩(120)과 전기적으로 연결될 수 있다.
본 실시예에서는 관통 전극(122)의 구조 및 수량을 도 4 및 도 5에 도시된 것으로 설명하고 있으나, 본 발명은 관통 전극(122)의 구조 및 수량을 한정하지는 않는다.
(반도체 장치)
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6 및 도 7을 참조하면, 상기 반도체 장치는 제1 반도체 패키지(10)와, 상기 제1 반도체 패키지(10) 상에 배치되는 제2 반도체 패키지(20)와, 상기 제1 및 제2 반도체 패키지들(10, 20)을 연결하는 연결부(190)를 포함할 수 있다. 도시된 바와 같이 상기 제1 및 제2 반도체 패키지들(10, 20)을 적층하여 실장하는 반도체 장치에 의해, 집적도 면에서 보다 향상될 수 있다.
상기 제1 및 제2 반도체 패키지들(10, 20) 각각은 패키지 기판(100), 제1 및 제2 반도체 칩들(120, 130) 및 연결 구조물(140, 150)을 포함할 수 있다. 상기 연결 구조물(140, 150)은 상기 패키지 기판(100) 및 제1 반도체 칩(120)을 전기적으로 연결하는 제1 연결 패턴(140)과, 상기 제1 및 제2 반도체 칩들(120, 130)을 전기적으로 연결하는 제2 연결 패턴(150)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(10, 20) 각각은 도 1 내지 도 3에서 설명된 반도체 패키지(10)와 실질적으로 동일한 구조를 가져, 그 상세한 설명을 생략하기로 한다.
상기 연결부(190)는 상기 제1 반도체 패키지(10) 및 제2 반도체 패키지(20) 사이를 연결하도록 배치될 수 있다. 예컨대, 상기 연결부(190)는 상기 패키지 기판(100)의 가장자리 영역(PA)에 배치될 수 있으며, 상기 패키지 기판(100)에 형성된 패드들(102, 104)에 접촉하여 상기 제1 및 제2 반도체 패키지들(10, 20)을 전기적으로 연결할 수 있다. 또한, 상기 연결부(190)는 솔더 볼로 적용될 수 있다.
도 6에 도시된 일 실시예에 따르면, 상기 제1 반도체 패키지(10)의 보호부(160)는 몰드 타입일 수 있다. 상세하게 설명하면, 상기 보호부(160)는 몰딩재가 담긴 금형에 상기 제1 및 제2 반도체 칩들(120, 130) 및 연결 구조물(140, 150)이 형성된 패키지 기판(100)을 넣어, 몰딩하는 방식으로 형성된다. 상기 보호부(160)는 상기 제1 및 제2 반도체 칩들(120, 130)의 측면을 충분하게 덮도록 형성될 수 있다. 일 예로, 상기 보호부는, 상기 제1 반도체 칩(120)의 상부면이 노출되는 노출형 몰드 타입(exposure mold type)일 수 있다.
도 7에 도시된 다른 실시예에 따르면, 상기 제2 반도체 패키지(20)의 보호부(160)는 언더-필 타입일 수 있다. 상세하게 설명하면, 상기 보호부(160)는 상기 제1 및 제2 반도체 칩들(120, 130) 사이 이격된 공간으로 언더-필을 채워 완성될 수 있다. 상기 보호부(160)는 상기 제1 반도체 칩(120)의 측면은 덮지만 상기 제2 반도체 칩(130)의 측면을 노출시킬 수 있다.
(반도체 패키지의 제조 방법)
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 패키징의 제조 방법을 설명하기 위한 단면도들이다.
이하의 설명에서는 도 1 내지 도 3에서 설명된 구성 요소들과 명명 및 그 도면부호의 일관성을 위하여 제1 내지 제4의 순서가 다소 변경될 수 있다.
도 8a를 참조하면, 제1 반도체 칩(120)의 일 면에 제2 도전 포스트(140c), 제4 도전 포스트(150c), 제1 범프(140b) 및 제2 범프(150b)를 형성하고, 제2 반도체 칩(130)의 일 면에 제3 도전 포스트(150a)를 형성할 수 있다.
상세하게 도시되지는 않았으나, 상기 제1 및 제2 반도체 칩들(120, 130)은 각각 재배선 공정을 포함할 수 있다. 상기 제2 내지 제4 도전 포스트들(140c, 150a, 150c)은 도금 공정을 이용하여 형성될 수 있다. 본 발명의 일 측면에 따르면, 상기 제2 내지 제4 도전 포스트들(140c, 150a, 150c)은 구리를 포함할 수 있다.
도 8b를 참조하면, 패키지 기판(100)에 제1 도전 포스트(140a)를 형성할 수 있다. 상기 제1 도전 포스트(140a)는 도금 공정을 이용하여 형성될 수 있다. 본 발명의 일 측면에 따르면, 상기 제1 도전 포스트(140a)는 구리를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전 포스트(140a)는 상기 패키지 기판(100)의 중심 영역(CA)에 형성될 수 있다.
도 8c를 참조하면, 상기 패키지 기판(100) 상에 제2 반도체 칩(130)을 실장할 수 있다.
상기 패키지 기판(100) 및 제2 반도체 칩(130) 사이에 DAF와 같은 접착부(132)를 이용하여, 상기 패키지 기판(100) 및 제2 반도체 칩(130)을 부착할 수 있다.
도 8d를 참조하면, 상기 패키지 기판(100) 상에 제1 반도체 칩(120)을 실장할 수 있다. 전술한 바와 같이 상기 제1 반도체 칩(120)에는 제2 내지 제4 도전 포스트들(140c, 150a, 150c), 제1 및 제2 범프들(140b, 150b)이 형성되며, 상기 제1 반도체 칩(120)이 상기 패키지 기판(100) 상에 실장되는 동안, 상기 제1 도전 포스트(140a) 상에 상기 제1 범프(140b) 및 제2 도전 포스트(140c)가 전기적으로 연결되며, 상기 제3 도전 포스트(150a) 상에 상기 제2 범프(150b) 및 제4 도전 포스트(150c)가 전기적으로 연결될 수 있다.
이로써, 상기 패키지 기판(100)과 상기 제1 반도체 칩(120)을 전기적으로 연결하며, 상기 제1 및 제2 반도체 칩들(120, 130)을 전기적으로 연결할 수 있다.
도 8e를 참조하면, 상기 패키지 기판(100), 제1 및 제2 반도체 칩들(120, 130)을 덮는 보호부(160)를 형성할 수 있다.
(응용예)
도 9는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 9를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어/어드레스 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 패키지를 포함하는 경우, 반도체 칩의 크기의 자유도가 증가하며, 메모리 셀들의 밀도가 증가하여, 반도체 장치의 집적도가 향상될 수 있다.
도 10을 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10을 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 9를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 110: 외부 단자
120: 제1 반도체 칩 130: 제2 반도체 칩
140: 제1 연결 패턴 140a: 제1 도전 포스트
140b: 제1 범프 140c: 제2 도전 포스트
150: 제2 연결 패턴 150a: 제3 도전 포스트
150b: 제2 범프 150c: 제4 도전 포스트
160: 보호부

Claims (7)

  1. 중심 영역 및 가장자리 영역을 포함하는 패키지 기판;
    상기 패키지 기판 상에 배치되는 제1 반도체 칩;
    상기 패키지 기판의 중심 영역에 배치되며, 상기 패키지 기판 및 제1 반도체 칩을 전기적으로 연결하는 제1 연결 패턴;
    상기 패키지 기판의 가장자리 영역에서, 상기 패키지 기판 및 상기 제1 반도체 칩 사이에 배치되는 제2 반도체 칩들;
    상기 패키지 기판과 상기 제2 반도체 칩들의 각각을 접착하는 접착층; 및
    상기 패키지 기판의 가장자리 영역에 대응하도록 배치되며, 상기 제2 반도체 칩들의 각각을 상기 제1 반도체 칩과 전기적으로 연결하는 제2 연결 패턴을 포함하되,
    상기 제1 연결 패턴은,
    상기 패키지 기판에 배치된 제1 도전 포스트(first conductive post);
    상기 제1 반도체 칩에 배치된 제2 도전 포스트; 및
    상기 제1 및 제2 도전 포스트들 사이에 배치된 제1 범프(first bump)를 포함하고,
    상기 제2 연결 패턴은,
    상기 제1 반도체 칩에 배치되는 제4 도전 포스트;
    상기 제2 반도체 칩에 배치되는 제3 도전 포스트; 및
    상기 제3 및 제4 도전 포스트들에 사이에 배치되는 제2 범프를 포함하고,
    상기 제2 도전 포스트의 상부면은 상기 제4 도전 포스트의 상부면과 동일한 평면이고,
    상기 제1 범프는 상기 제2 범프와 동일한 높이에 배치되고, 상기 제2 범프와 동일한 형상을 갖고,
    평면적 관점에서, 상기 제2 반도체 칩들의 각각은 상기 제1 반도체 칩보다 상기 패키지 기판의 가장자리 영역까지 확장된 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 도전 포스트의 높이가 상기 제2 도전 포스트의 높이와 동일하거나 보다 큰 반도체 패키지.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 반도체 칩은 다수 개이며,
    상기 다수의 제2 반도체 칩들은 상기 패키지 기판의 가장자리 영역에 서로 수평 이격되어 배치되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 반도체 칩 상에 배치된 제3 반도체 칩; 및
    상기 제1 반도체 칩 및 상기 제3 반도체 칩 사이를 전기적으로 연결하는 제3 연결 패턴을 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 반도체 칩은, 그 내부를 관통하는 관통 전극을 포함하되,
    상기 관통 전극은 상기 제2 연결 패턴 및 상기 제3 연결 패턴을 전기적으로 연결하는 반도체 패키지.
  7. 제5항에 있어서
    상기 제1 반도체 칩은, 그 내부에 관통하는 관통 전극을 포함하되,
    상기 관통 전극은 상기 제1 연결 패턴 및 상기 제3 연결 패턴을 전기적으로 연결하는 반도체 패키지.
KR1020190119661A 2019-09-27 2019-09-27 반도체 패키지 KR102123044B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190119661A KR102123044B1 (ko) 2019-09-27 2019-09-27 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190119661A KR102123044B1 (ko) 2019-09-27 2019-09-27 반도체 패키지

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120073956A Division KR20140006587A (ko) 2012-07-06 2012-07-06 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20190118538A KR20190118538A (ko) 2019-10-18
KR102123044B1 true KR102123044B1 (ko) 2020-06-15

Family

ID=68462809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190119661A KR102123044B1 (ko) 2019-09-27 2019-09-27 반도체 패키지

Country Status (1)

Country Link
KR (1) KR102123044B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080164620A1 (en) * 2007-01-05 2008-07-10 Via Technologies, Inc. Multi-chip package and method of fabricating the same
US20090146303A1 (en) * 2007-09-28 2009-06-11 Tessera, Inc. Flip Chip Interconnection with double post
US20110291261A1 (en) * 2010-05-27 2011-12-01 International Business Machines Corporation Three dimensional stacked package structure

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111423B1 (ko) * 2009-10-01 2012-02-15 앰코 테크놀로지 코리아 주식회사 열방출 수단을 갖는 적층 칩 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080164620A1 (en) * 2007-01-05 2008-07-10 Via Technologies, Inc. Multi-chip package and method of fabricating the same
US20090146303A1 (en) * 2007-09-28 2009-06-11 Tessera, Inc. Flip Chip Interconnection with double post
US20110291261A1 (en) * 2010-05-27 2011-12-01 International Business Machines Corporation Three dimensional stacked package structure

Also Published As

Publication number Publication date
KR20190118538A (ko) 2019-10-18

Similar Documents

Publication Publication Date Title
KR102247916B1 (ko) 계단식 적층 구조를 갖는 반도체 패키지
EP3221888B1 (en) Memory device comprising a controller underneath a stack of memory packages and associated method of manufacturing
US11257801B2 (en) Stacked semiconductor package having mold vias and method for manufacturing the same
US9653372B2 (en) Method for fabricating fan-out wafer level package and fan-out wafer level package fabricated thereby
US8093726B2 (en) Semiconductor packages having interposers, electronic products employing the same, and methods of manufacturing the same
KR101692441B1 (ko) 반도체 패키지
US8178960B2 (en) Stacked semiconductor package and method of manufacturing thereof
CN107424975B (zh) 模块基板和半导体模块
KR102008014B1 (ko) 반도체 장치 및 그 제조 방법
KR102084540B1 (ko) 반도체 패키지 및 그 제조방법
US20140151863A1 (en) Semiconductor packages and methods of fabricating the same
KR20140006587A (ko) 반도체 패키지
US9112062B2 (en) Semiconductor device and method of manufacturing the same
US9196538B2 (en) Semiconductor package and method of fabricating the same
US20140061890A1 (en) Semiconductor package and method of manufacturing the same
KR102160786B1 (ko) 반도체 패키지
KR101917331B1 (ko) 반도체 패키지 및 이를 제조하는 방법
US8823185B2 (en) Semiconductor packages
US8304876B2 (en) Semiconductor package and method for manufacturing the same
US20120280405A1 (en) Semiconductor packages and methods of manufacuring the same
US10147616B2 (en) Package frame and method of manufacturing semiconductor package using the same
KR102123044B1 (ko) 반도체 패키지
US20120074595A1 (en) Semiconductor package
US20170033087A1 (en) Stack semiconductor package structure and method of manufacturing the same
CN218827087U (zh) 一种Flash芯片封装结构

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant