KR101692441B1 - 반도체 패키지 - Google Patents

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KR101692441B1
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recesses
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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 상면의 일부가 제거된 제1 리세스를 갖는 중심부와 배면의 일부가 제거된 제2 리세스들을 갖는 가장자리부를 포함하는 기판, 제1 리세스에 실장된 다수의 반도체 칩들, 기판의 가장자리에 배치되며 일 면이 기판의 상면과 동일한 평면에 있으며 타 면이 제2 리세스의 의해 노출되는 제1 패드, 제2 리세스 내에 배치되는 연결 패턴들을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관련된 것으로서, 더욱 상세하게는 볼 그리드 배열(Ball Grid Array; BGA) 반도체 패키지에 관련된 것이다.
반도체 칩들이 실장된 인쇄회로기판에 외부단자를 연결하는 구조 중 하나는, 볼 그리드 배열(BGA)이다. 볼 그리드 배열의 전체적 높이를 좌우하는 것은 반도체 칩들이 적층 높이와, 인쇄회로기판의 두께와, 외부 단자로 기능하는 솔더 볼의 크기 및 봉지재의 두께 등이다. 적층되는 반도체 칩의 수량은 증가하는 반면, 반도체 패키지의 전체적 두께는 감소하는 추세이다. 이러한 추세에 맞추어 반도체 칩의 두께를 감소시켜, 칩 두께는 한계점에 이른 상태이다. 따라서, 반도체 패키지의 전체적인 두께를 감소시키는 연구가 계속되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전체적인 두께가 감소한 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 상면의 일부가 제거된 제1 리세스를 갖는 중심부와, 배면의 일부가 제거된 제2 리세스를 갖는 가장자리부를 포함하는 기판, 상기 제1 리세스에 실장된 다수의 반도체 칩들 및 상기 제2 리세스 내에 배치되는 연결 패턴을 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지는, 상기 기판의 가장자리부에 배치되며 일 면이 상기 기판의 상면과 동일 평면에 있으며, 타 면이 상기 제2 리세스들에 의해 노출되는 제1 패드들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지는, 상기 기판의 중심부에 배치되며, 일 면이 상기 제1 리세스에 의해 노출되는 제2 패드를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 각각의 제1 패드의 타 면이 상기 제2 패드의 일 면보다 실질적으로 높게 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 다수의 반도체 칩들은 상기 기판의 상부면과 수직인 방향으로 적층될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 다수의 반도체 칩들은 각각 칩 패드를 포함하며, 상기 칩 패드는 상기 제1 패드에 전기적으로 연결될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 기판 상에서, 상기 반도체 칩들을 덮는 몰딩재를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 리세스는 각각의 반도체 칩의 크기보다 크고, 상기 제2 리세스는 각각의 연결 패턴의 크기와 동일하거나 크고, 상기 제1 리세스의 너비는 상기 제2 리세스의 너비보다 넓을 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 제1 반도체 칩들이 실장되고 일 면에 제1 패드를 포함하는 제1 기판, 상기 제1 기판과 마주하며 이격되어 배치되고, 상면의 일부가 제거된 제1 리세스를 갖는 중심부와, 배면의 일부가 제거된 제2 리세스들을 갖는 가장자리부를 포함하는 제2 기판, 상기 제1 리세스에 실장된 다수의 제2 반도체 칩들, 상기 제2 기판의 가장자리부에 배치되며, 일 면이 상기 제2 기판의 상면과 동일한 평면에 있으며, 타 면이 상기 제2 리세스들에 의해 노출되는 제2 패드들 및 상기 제2 리세스들 내에 배치되며, 상기 제1 기판 및 제2 기판을 전기적으로 연결하는 연결 패턴들을 포함한다.
본 발명의 다른 실시예에 따르면, 상기 연결 패턴들의 일 면은 상기 제1 패드들과, 상기 연결 패턴들의 타 면은 상기 제2 패드들과 각각 접할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 리세스 내에 반도체 칩들이 실장되어, 제1 리세스의 오목하게 들어간 높이 만큼 반도체 패키지의 전체적인 높이를 감소시킬 수 있다. 또한, 제2 리세스들 내에 연결 패턴들이 배치되어, 제2 리세스들의 오목하게 들어간 높이 만큼 반도체 패키지의 전체적인 높이를 감소시킬 수 있다. 따라서, 제1 리세스 및 제2 리세스들에 의해 반도체 패키지의 전체적인 높이를 현저히 감소시킬 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하는 단면도이다.
도 1b는 도 1a의 반도체 패키지의 A 부위의 확대도이다.
도 1c는 일 실시예에 따른 도 1a의 하면을 설명하는 평면도이다.
도 1d는 다른 실시예에 따른 도 1a의 하면을 설명하는 평면도이다.
도 2a 내지 도 2d은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기는 공정 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하는 단면도이다.
도 4a는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 4b는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지)
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하는 단면도이고, 도 1b는 도 1a의 반도체 패키지의 A 부위의 확대도이고, 도 1c는 일 실시예에 따른 도 1a의 하면을 설명하는 배면도이고, 도 1d는 다른 실시예에 따른 도 1a의 하면을 설명하는 배면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(10)는 기판(100), 다수의 반도체 칩들(114) 및 연결 패턴들(120)을 포함할 수 있다.
기판(100)은 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다.
본 발명의 실시예들에 따르면, 기판(100)은 상면의 일부가 제거된 제1 리세스(106)를 갖는 중심부(C)와, 하면의 일부가 제거된 제2 리세스들(108)을 갖는 가장자리부(E)를 포함할 수 있다. 제1 리세스(106)는 기판(100)의 상면에서 배면으로 오목한 형상을 가지며, 각각의 제2 리세스(108)는 기판(100)의 배면에서 상면으로 오목한 형상을 가질 수 있다.
제1 리세스(106)의 폭은 적층된 반도체 칩들(114)을 수용할 수 있는 크기일 수 있다. 제2 리세스(108)는 각각의 연결 패턴이 수용할 수 있는 크기일 수 있다. 제2 리세스(108)의 폭은 제1 리세스(106)의 폭보다 실질적으로 작을 수 있다.
기판(100)은 코어(core, 102) 및 프리프레그(prepreg, 104)를 포함할 수 있다. 예컨대, 기판(100)은 코어(102) 및 프리프레그(104)가 교대로 적층된 구조를 가질 수 있다. 코어(102)는 유리 섬유-에폭시 레진(fiberglass-epoxy resin)을 포함할 수 있다. 프리프레그(104)는 유리 섬유-에폭시 레진(fiberglass-epoxy resin), CEM(composite electro material), 폴리이미드(polyimide) 또는 테프론(teflon)을 포함할 수 있다.
기판(100)의 상면 가장자리부(E)에는 제1 패드들(110) 및 제2 패드(111)가 배치될 수 있다. 본 발명의 몇몇 실시예에 따르면, 제1 패드(110)의 일 면은 프리프레그(104)에 의해 덮이며, 제1 패드(110)의 타 면은 제2 리세스(108)에 의해 노출될 수 있다. 제2 패드(111)의 일 면은 외부로 노출되며, 제2 패드(111)의 타 면은 프리프레그(104)에 의해 덮일 수 있다.
기판(100)의 중심부(C)에는 제3 패드(112)가 배치될 수 있다. 제3 패드(112)는 반도체 칩들(114)을 실장하고 지지하도록, 각각의 반도체 칩(114)의 크기보다 실질적으로 큰 면적을 가질 수 있다.
제3 패드(112)의 양단은 기판(100) 내에 삽입된 구조를 가질 수 있다. 더욱 구체적으로, 제3 패드(112)의 양단의 일 면은 코어(102)와 접하며, 타 면은 프리프레그(104)와 접하며 배치될 수 있다.
제3 패드(112)의 일 면은 제1 리세스(106)에 의해 외부에 노출될 수 있다. 제3 패드(112)의 타 면은 프리프레그(104)에 의해 덮일 수 있다. 본 발명의 실시예들에 따르면, 각각의 제1 패드(110) 및 제2 패드(111)의 타 면이 제3 패드(112)의 일 면보다 실질적으로 높게 배치될 수 있다.
반도체 칩들(114)이 제1 리세스(106) 부위에 실장될 수 있다. 다수의 반도체 칩들(114)은 수직 방향으로 적층될 수 있다. 각각의 반도체 칩(114)에는 제2 패드(111)와 전기적으로 연결되는 칩 패드(115)가 형성될 수 있다. 각각의 반도체 칩(114)에 형성된 칩 패드(115)는 외부로 노출되도록 반도체 칩들(114)이 적층될 수 있다. 각각의 칩 패드(115)는 제2 패드(111)와 본딩 와이어(bonding wire, 116)를 통해 전기적으로 연결될 수 있다.
예컨대, 16개의 반도체 칩들(114)을 적층하는 경우, 4개의 반도체 칩들(114)은 하나의 그룹으로 한다. 제1 그룹의 4개의 반도체 칩들(114)은 최하부층에서 상층으로 하나씩 적층할 때, 각각의 반도체 칩(114)에 배치된 칩 패드(115)를 노출하도록 반도체 칩들(114)을 일 측으로 이동시키며 적층할 수 있다. 제2 그룹의 4개의 반도체 칩들(114)은 제1 그룹의 4개의 반도체 칩들(114) 상에 적층되며, 제2 그룹의 4개의 반도체 칩들(114)은 타 측으로 이동시키며 순차적으로 적층할 수 있다. 제3 그룹 및 제4 그룹의 반도체 칩들(114)도 이와 같은 구조로 적층할 수 있다.
연결 패턴들(120)은 제2 리세스들(108) 내에 배치될 수 있다. 제2 리세스(108)에 의해 제1 패드들(110)의 타 면이 노출될 수 있다. 노출된 제1 패드들(110)의 타 면들과 연결 패턴들(120) 각각 접하며 전기적으로 연결될 수 있다. 본 발명의 실시예들에 따르면, 연결 패턴들(120)은 솔더 볼일 수 있다.
반도체 칩들(114)이 기판(100)의 중심부(C)에 실장될 때, 연결 패턴들(120)은 기판(100)의 가장자리부(E)에 배치될 수 있다. 도 1c를 참조하면, 연결 패턴들(120)은 중심 부위의 양측에 정렬되어 배열될 수 있다. 도 1d를 참조하면, 연결 패턴들(120)은 중심 부위의 양측 및 상하측에 정렬되어 배열될 수 있다.
이처럼, 제1 리세스(106) 내에 반도체 칩들(114)이 실장되어, 제1 리세스(106)의 오목하게 들어간 높이 만큼 반도체 패키지(10)의 전체적인 높이를 감소시킬 수 있다. 또한, 제2 리세스들(108) 내에 연결 패턴들(120)이 배치되어, 제2 리세스들(108)의 오목하게 들어간 높이 만큼 반도체 패키지(10)의 전체적인 높이를 감소시킬 수 있다. 따라서, 제1 리세스(106) 및 제2 리세스들(108)에 의해 반도체 패키지(10)의 전체적인 높이를 현저히 감소시킬 수 있다.
몰딩재(118)는 기판(100) 상에, 다수의 반도체 칩들(114)을 덮으며 형성될 수 있다. 몰딩재(118)는 에폭시 수지를 이용하여 형성될 수 있다.
(반도체 패키지의 제조 방법)
도 2a 내지 2d는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하는 공정 단면도들이다.
도 2a를 참조하면, 제1 패드들(110), 제2 패드(111) 및 제3 패드(112)가 형성된 기판(100)을 마련할 수 있다.
일 실시예에 따라 기판(100)에 제1 내지 제3 패드들(110, 111, 112)을 형성하는 방법을 설명하면, 코어(102)에 제1 패드들(110) 및 제3 패드(112)를 형성할 수 있다. 제1 패드들(110)은 코어(102)의 일 면 가장자리부(E)에 형성될 수 있다. 제3 패드(112)는 코어의 타 면 중심부(C)에 형성될 수 있다. 코어의 양면에 제1 패드들(110) 및 제3 패드(112)를 덮는 프리프레그(104)를 형성할 수 있다. 제1 패드들(110)과 인접한 프리프레그(104)를 부분적으로 식각하고, 도전물을 매립하여 제2 패드(111)를 형성할 수 있다.
본 발명의 실시예에서 제1 내지 제3 패드들(110, 111, 112)을 형성하는 것을 설명하고 있으나, 본 발명이 상기의 방법으로 제1 내지 제3 패드들(110, 111, 112)을 형성하는 것을 한정하는 것을 아니다.
도 2b를 참조하면, 기판(100)에 제1 리세스(106) 및 제2 리세스들(108)을 형성할 수 있다.
기판(100)의 상면의 중심부(C)를 제거하여, 제3 패드(112)의 일 면을 노출하는 제1 리세스(106)를 형성할 수 있다. 기판(100)의 배면의 가장자리부(E)를 제거하여, 제1 패드들(108)의 타 면들을 노출하는 제2 리세스들(108)을 형성할 수 있다. 제1 리세스(106) 및 제2 리세스들(108)은 기판(100)을 레이져(laser) 또는 드릴(drill)을 이용하여 제거함으로써, 용이하게 형성될 수 있다.
기판(100)의 중심부(C)에 제1 리세스(106)를 형성하더라고, 그 주위에는 정상적인 인쇄회로기판으로 기능할 수 있다. 따라서, 제1 리세스(106)가 형성되더라도, 기판(100)은 반도체 칩들(114)의 지지와, 반도체 칩들(114)과의 전기적 배선이 가능할 수 있다.
도 2b를 참조하면, 제1 리세스(106) 내에 다층의 반도체 칩들(114)을 실장할 수 있다.
각각의 반도체 칩(114)은 칩 패드(115)를 포함할 수 있다. 각각의 칩 패드(115)가 외부로 노출되도록 반도체 칩들(114)은 수직방향으로 적층할 수 있다. 적층된 반도체 칩들(114)의 칩 패들을 본딩 와이어들(116)을 이용하여 제2 패드(111)에 각각 전기적으로 연결시킬 수 있다.
도 2c를 참조하면, 기판(100) 상에, 기판(100) 및 반도체 칩들(114)을 덮는 몰딩재(118)를 형성할 수 있다. 몰딩재는 에폭시 수지를 이용하여 형성될 수 있다.
도 2d를 참조하면, 제2 리세스들(108)에 연결 패턴들(120)을 배치하여, 연결 패턴들(120)을 제1 패드들(110)에 전기적으로 연결시킬 수 있다.
제1 패드들(110)의 타 면들은 제2 리세스들(108)에 의해 노출될 수 있다. 연결 패턴들(120)은 제2 리세스들(108)에 배치되어, 제1 패드들(110)의 타 면들과 접할 수 있다. 본 발명의 실시예들에 따르면, 연결 패턴들(120)은 솔더 볼일 수 있다.
제1 리세스(106) 내에 반도체 칩들(114)이 실장되어, 제1 리세스(106)의 오목하게 들어간 높이 만큼 반도체 패키지(10)의 전체적인 높이를 감소시킬 수 있다. 또한, 제2 리세스들(108) 내에 연결 패턴들(120)이 배치되어, 제2 리세스들(108)의 오목하게 들어간 높이 만큼 반도체 패키지(10)의 전체적인 높이를 감소시킬 수 있다. 따라서, 제1 리세스(106) 및 제2 리세스들(108)에 의해 반도체 패키지(10)의 전체적인 높이를 현저히 감소시킬 수 있다.
(패키지 온 패키지)
도 3은 본 발명의 일 실시예에 따른 패키지 온 패키지를 설명하기 위한 단면도이다.
도 3을 참조하면, 패키지 온 패키지(package on package, 30)는, 제1 반도체 패키지(10) 및 제2 반도체 패키지(20)를 포함할 수 있다.
제1 반도체 패키지(10)는, 제1 기판(100) 및 다수의 제1 반도체 칩들(114)을 포함할 수 있다. 제2 반도체 패키지(20)는, 제2 기판(200) 및 다수의 제2 반도체 칩들(208)을 포함할 수 있다. 제1 반도체 패키지(10) 및 제2 반도체 패키지(20)는 수직 방향으로 적층될 수 있으며, 제1 및 제2 반도체 패키지들(10, 20)은 연결 패턴들(120)에 전기적으로 연결될 수 있다.
본 실시예의 제1 반도체 패키지(10) 및 연결 패턴들(120)은 도 1a 및 도 1b에서 설명한 반도체 패키지와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
제2 기판(200)은 인쇄회로기판일 수 있다. 제2 기판(200)은 제1 기판(100)과 소정거리 이격되어 배치될 수 있다. 제1 기판(100)과 마주하는 제2 기판(200)의 일 면에는 연결 패턴들(120)과 전기적으로 연결되는 제4 패드들(202)이 형성될 수 있다. 제4 패드들(202)은 제1 반도체 패키지(10)의 제1 패드들(110)과 대응되는 위치에 배치될 수 있다.
제2 기판(200)의 타 면에는 외부 단자(206)가 전기적으로 연결될 수 있다. 외부 단자(206)는 제2 기판(200)의 타 면에 형성된 제5 패드(204)와 전기적으로 연결될 수 있다. 예컨대, 외부 단자(206)는 솔더 볼일 수 있다.
제2 반도체 칩들(208)은 제2 기판(200) 내에 실장될 수 있다. 하지만 본 발명에서 제2 반도체 칩들(208)이 실장되는 위치를 한정하는 것은 아니다.
제1 반도체 패키지(10)의 제1 리세스(106) 내에 반도체 칩이 실장되어, 제1 리세스(106)의 오목하게 들어간 높이만큼 패키지 온 패키지(30)의 전체적인 높이를 감소시킬 수 있다. 또한, 제2 리세스들(108) 내에 연결 패턴들이 배치되어, 제2 리세스들(108)의 오목하게 들어간 높이만큼 패키지 온 패키지(30)의 전체적인 높이를 감소시킬 수 있다.
( 응용예 )
도 4a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 메모리 장치는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 저항성 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 저항성 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 저항성 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예들에 따른 반도체 패키지를 포함하며, 제1 리세스 및 제2 리세스들의 오목하게 들어간 높이만큼 반도체 패키지의 전체적인 높이를 현저히 감소시킬 수 있다. 따라서, 반도체 패키지 내 반도체 칩들의 수량 또는 그 고유 기능을 그대로 유지하면서, 반도체 패키지의 높이를 감소시킬 수 있다.
도 4b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 4a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 106: 제1 리세스
108: 제2 리세스 110: 제1 패드
111: 제2 패드 112: 제3 패드
114: 반도체 칩 120: 연결 패턴

Claims (10)

  1. 상면의 일부가 제거된 제1 리세스를 갖는 중심부와, 하면에 일부가 제거된 제2 리세스들을 갖는 가장자리부를 포함하는 기판;
    상기 제1 리세스에 실장된 다수의 반도체 칩들; 및
    상기 제2 리세스들 내에 배치되는 연결 패턴들을 포함하고,
    상기 제2 리세스 내의 상기 기판의 하면은 상기 제1 리세스 내의 상기 기판의 상면보다 상측에 배치되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 기판의 가장자리부에 배치되며, 일 면이 상기 기판의 상면과 동일 평면에 있으며, 타 면이 상기 제2 리세스들에 의해 노출되는 제1 패드들을 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 기판의 중심부에 배치되며, 일 면이 상기 제1 리세스에 의해 노출되는 제2 패드를 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 패드들 각각의 타 면이 상기 제2 패드의 일 면보다 높게 배치되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 다수의 반도체 칩들은 상기 기판의 상부면과 수직인 방향으로 적층되는 반도체 패키지.
  6. 제2항에 있어서,
    상기 다수의 반도체 칩들은 각각 칩 패드(chip pad)를 포함하며,
    상기 칩 패드들은 상기 제1 패드들에 전기적으로 연결되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 기판 상에서, 상기 반도체 칩들을 덮는 몰딩재를 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 리세스는 각각의 반도체 칩의 크기보다 크고,
    각각의 제2 리세스는 각각의 연결 패턴의 크기와 동일하거나 크고,
    상기 제1 리세스의 너비는 상기 제2 리세스의 너비보다 넓은 반도체 패키지.
  9. 제1 반도체 칩들이 실장되고, 일 면에 제1 패드를 포함하는 제1 기판;
    상기 제1 기판과 마주하며 이격되어 배치되고, 상면의 일부가 제거된 제1 리세스를 갖는 중심부와, 하면의 일부가 제거된 제2 리세스들을 갖는 가장자리부를 포함하는 제2 기판;
    상기 제1 리세스에 실장된 다수의 제2 반도체 칩들;
    상기 제2 기판의 가장자리부에 배치되며, 일 면이 상기 제2 기판의 상면과 동일한 평면에 있으며, 타 면이 상기 제2 리세스들에 의해 노출되는 제2 패드들; 및
    상기 제2 리세스들 내에 배치되며, 상기 제1 기판 및 제2 기판을 전기적으로 연결하는 연결 패턴들을 포함하고,
    상기 제2 리세스 내의 상기 기판의 하면은 상기 제1 리세스 내의 상기 기판의 상면보다 상측에 배치되는 반도체 패키지.
  10. 제9항에 있어서,
    상기 연결 패턴들의 일 면은 상기 제1 패드들과, 상기 연결 패턴들의 타 면은 상기 제2 패드들과 각각 접하는 반도체 패키지.
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