JP4768994B2 - 配線基板および半導体装置 - Google Patents

配線基板および半導体装置 Download PDF

Info

Publication number
JP4768994B2
JP4768994B2 JP2005031100A JP2005031100A JP4768994B2 JP 4768994 B2 JP4768994 B2 JP 4768994B2 JP 2005031100 A JP2005031100 A JP 2005031100A JP 2005031100 A JP2005031100 A JP 2005031100A JP 4768994 B2 JP4768994 B2 JP 4768994B2
Authority
JP
Japan
Prior art keywords
wiring
pattern
wiring board
board according
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005031100A
Other languages
English (en)
Other versions
JP2006216919A (ja
Inventor
健太 小川
純 塚野
武彦 前田
直典 下戸
新太郎 山道
和宏 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Renesas Electronics Corp
Original Assignee
NEC Corp
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Renesas Electronics Corp filed Critical NEC Corp
Priority to JP2005031100A priority Critical patent/JP4768994B2/ja
Priority to TW095103395A priority patent/TWI299553B/zh
Priority to US11/341,445 priority patent/US7745736B2/en
Priority to KR1020060011178A priority patent/KR100688385B1/ko
Priority to CN2008101610659A priority patent/CN101673724B/zh
Priority to CNB2006100068156A priority patent/CN100438007C/zh
Publication of JP2006216919A publication Critical patent/JP2006216919A/ja
Application granted granted Critical
Publication of JP4768994B2 publication Critical patent/JP4768994B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q50/00—Information and communication technology [ICT] specially adapted for implementation of business processes of specific business sectors, e.g. utilities or tourism
    • G06Q50/10—Services
    • G06Q50/26—Government or public services
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q10/00—Administration; Management
    • G06Q10/04—Forecasting or optimisation specially adapted for administrative or management purposes, e.g. linear programming or "cutting stock problem"
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B31/00—Predictive alarm systems characterised by extrapolation or other computation using updated historic data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W84/00—Network topologies
    • H04W84/18—Self-organising networks, e.g. ad-hoc networks or sensor networks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Business, Economics & Management (AREA)
  • Manufacturing & Machinery (AREA)
  • Human Resources & Organizations (AREA)
  • Tourism & Hospitality (AREA)
  • Economics (AREA)
  • Strategic Management (AREA)
  • Marketing (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Development Economics (AREA)
  • General Business, Economics & Management (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Health & Medical Sciences (AREA)
  • Operations Research (AREA)
  • Entrepreneurship & Innovation (AREA)
  • Game Theory and Decision Science (AREA)
  • Signal Processing (AREA)
  • Educational Administration (AREA)
  • Quality & Reliability (AREA)
  • General Health & Medical Sciences (AREA)
  • Primary Health Care (AREA)
  • Computing Systems (AREA)
  • Emergency Management (AREA)
  • Structure Of Printed Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体チップの搭載に使用される配線基板およびこの配線基板を用いた半導体装置に関するものである。
近年、半導体装置の高性能化、多機能化および高密度化による端子の増加や狭ピッチ化に伴い、半導体チップを搭載する実装用配線基板には、これまで以上に高密度・微細配線化が求められている。
従来、広く使用されている実装用配線基板としては、多層配線基板の１種であるビルトアッププリント基板が挙げられる。このビルトアッププリント基板は、ベースコア基板として、配線が形成されたガラスエポキシプリント基板の両面に、樹脂層が形成され、これらの樹脂層にフォトリソグラフィ法やレーザ法によりヴィアホールが形成され、次いでメッキ法とフォトリソグラフィ法により配線層とヴィア導体が形成されている。必要に応じて樹脂層の形成工程と、配線およびヴィア導体の形成工程を繰り返すことにより、多層配線構造を形成することができる。
しかしながら、このビルトアッププリント基板は、ベースコア基板に耐熱性の低いガラスエポキシプリント基板を用いているために、多層構造の形成時や半導体チップの搭載時の加熱により、基板に収縮やそり、うねり等の変形が発生しやすい問題がある。
一方、特開２０００−３９８０号公報（特許文献１）には、金属板からなるベース基板上にビルトアップ積層構造を形成した実装用配線基板が開示されている。
図９に、この実装用配線基板の製造工程図を示す。まず、図９（ａ）に示すように、金属板５０１上に絶縁層５０２を形成し、この絶縁層５０２にヴィアホール５０３を形成する。次に、図９（ｂ）に示すように、ヴィアホール５０３が形成された絶縁層５０２上に配線パターン５０４を形成する。次に、図９（ｃ）に示すように、配線パターン５０４上に絶縁層５０６を形成し、この絶縁層５０６に配線パターン５０４に達するフリップチップパッド部５０５を形成する。最後に、図９（ｄ）に示すように、金属板５０１を下面側からエッチングし、基板補強体５０７及び外部電極端子５０８を形成する。
しかしながら、この実装用配線基板は、外部電極端子５０８を金属板５０１のエッチングにより形成するため、エッチング時のおけるサイドエッチング量制御の限界から、外部電極端子５０８間を狭ピッチ化することが困難である。また、この実装用配線基板を外部のボードや装置に実装したときに、構造上、外部電極端子５０８と絶縁層５０２との界面に応力が集中し、オープン不良が発生しやすく、十分な信頼性が得られない問題があった。
上述の従来技術の問題を解決可能な実装用配線基板が特開２００２−１９８４６２号公報（特許文献２）に開示されている。
図１０を用いて、その基本構造およびその形成方法を説明する。まず、金属板等からなる支持板６０１上に電極６０２を形成し、この電極を覆うように絶縁層６０３を形成する。次に、この絶縁層６０３に、電極６０２に達するヴィアホール６０４を形成し、このヴィアホールを埋め込むように配線６０５を形成する。この配線６０５は、ヴィアホール内に埋め込まれた導電体により電極６０２と接続される（図１０（ａ））。必要に応じて、絶縁層、ヴィアホール及び配線の形成工程を繰り返すことにより多層配線構造を形成することができる。次に、図１０（ｂ）に示すように、エッチングにより支持板６０１の一部を選択的に除去して、電極６０２を露出させるとともに、支持体６０６を形成する。このようにして配線基板６０７を形成することができる。ここではパッド状の電極パターンを形成する場合を説明したが、同様な方法でライン状の配線パターンを形成することができる。
支持体６０６に、金属等の耐熱性材料を用いることにより配線基板の熱変形を抑えることができ、絶縁層に、所望の機械強度を持つ樹脂材料を用いることにより強度に優れた配線基板を得ることができる。さらに、電極や配線などの導体層の周囲が絶縁層に埋め込まれた状態で下面が露出しているため、実装時において導体層にかかる応力集中が抑えられ、実装信頼性を高めることができる。
また、上記の配線基板に好適な絶縁層材料が、特開２００４−１７９６４７号公報に開示されている。この公報には、繰り返し加えられる熱応力によるクラックの発生が抑えられ、信頼性に優れた配線基板および半導体パッケージを提供することを目的として、膜厚３〜１００μｍ、２３℃における破断強度８０ＭＰａ以上、−６５℃における破断強度をａ、１５０℃における破断強度をｂとするとき、比（ａ／ｂ）の値が４．５以下である絶縁層が開示されている。そして、これに加えて１５０℃における弾性率が２．３ＧＰａ以上が好ましいことが規定されている。また、−６５℃における弾性率をｃ、１５０℃における弾性率をｄとするとき、比（ｃ／ｄ）の値を４．７以下に規定することが開示され、さらに、比（ａ／ｂ）の値を２．５以下、あるいは比（ａ／ｂ）の値を２．５より大きく４．５以下であり且つ比（ａ／ｂ）と比（ｃ／ｄ）の差の絶対値を０．８以下に規定することが開示されている。
特開２０００−３９８０号公報 特開２００２−１９８４６２号公報 特開２００４−１７９６４７号公報
しかしながら、特許文献２に記載のような構造を持つ配線基板は、絶縁材料の特性に応じて耐熱性および機械強度に優れるものの、製造後に反りが生じる問題があった。例えば、生産性の点から、１つの基板に目的の配線基板に対応する領域単位をブロック状に配列形成したブロック基板を作製した場合、このブロック基板全体が湾曲する反りが発生する。このブロック基板は、その製造後に搬送され、半導体チップが搭載された後、個々のパッケージに分割される。その際、ブロック基板の反りは搬送性を低下させたり、半導体チップの精密な搭載を困難にし、結果、スループットや歩留まり、接続信頼性の低下を招く。
そこで上記課題を鑑みて、本発明は、十分な機械強度を有しながら、反りが制御された配線基板、およびこれを用いた半導体装置を提供するものである。
本発明は、以下の（１）項〜（２２）項にそれぞれ記載した態様が含まれる。
（１）下面に凹部を有するベース絶縁膜と、前記凹部に設けられた第１配線と、前記ベース絶縁膜に形成されたヴィアホールと、このヴィアホール内の導電体を介して第１配線と接続され前記ベース絶縁膜の上面に形成された第２配線を有する配線基板において、
前記第１配線からなるパターンであって、第１方向と直交する第２方向に沿ったライン状パターンを少なくとも含む第１配線パターンと、
前記ベース絶縁膜の下面の凹部に設けられたパターンであって、当該配線基板の第１方向両側の下方側への反りを抑えるように形成された反り制御パターンを有することを特徴とする配線基板。
（２）前記第１配線パターンは、第１方向に沿ったＸ成分に対する第２方向に沿ったＹ成分の成分比率（Ｙ／Ｘ）が１より大きく、前記反り制御パターンは、Ｘ成分に対するＹ成分の成分比率（Ｙ／Ｘ）が１より小さい、１項に記載の配線基板。
（３）下面に凹部を有するベース絶縁膜と、前記凹部に設けられた第１配線と、前記ベース絶縁膜に形成されたヴィアホールと、このヴィアホール内の導電体を介して第１配線と接続され前記ベース絶縁膜の上面に形成された第２配線を有する配線基板において、
前記第１配線からなるパターンであって、第１方向と直交する第２方向に沿ったライン状パターンを少なくとも含み、且つ第１方向に沿ったＸ成分に対する第２方向に沿ったＹ成分の成分比率（Ｙ／Ｘ）が１より大きい第１配線パターンと、
前記ベース絶縁膜の下面の凹部に設けられたパターンであって、Ｘ成分に対するＹ成分の成分比率（Ｙ／Ｘ）が１より小さい反り制御パターンを有することを特徴とする配線基板。
（４）前記第１配線パターンは、当該第１配線パターン全体に対する、第１方向に沿ったライン状パターンと第２方向に沿ったライン状パターンとの合計のエリア比率が６０％以上である１、２又は３項に記載の配線基板。
（５）前記第１配線パターンの成分比率（Ｙ／Ｘ）が５５／４５以上である２〜４項のいずれかに記載の配線基板。
（６）前記反り制御パターンが、第２方向と直交するライン状パターンあるいはラインアンドスペースパターンである１〜５項のいずれかに記載の配線基板。
（７）前記反り制御パターンが、前記第１配線と同じ材料で形成され、同じ厚みを有している１〜６項のいずれかに記載の配線基板。
（８）前記反り制御パターンが、前記ベース絶縁膜下面の凹部に設けられたダミー配線からなるパターンを少なくとも有する１〜７項のいずれかに記載の配線基板。
（９）所定の配線基板に対応する基板領域単位がブロック状に配列形成された１〜８項のいずれかに記載の配線基板。
（１０）前記基板領域単位の配列領域周辺部に、前記ベース絶縁膜下面の凹部に設けられたブロックパターンを有する９項に記載の配線基板。
（１１）前記ブロックパターンが、前記第１配線と同じ材料で形成され、同じ厚みを有している１０項に記載の配線基板。
（１２）前記反り制御パターンとして、前記基板領域単位内に設けられたダミー配線からなる第１の反り制御パターンと、前記基板領域単位の配列領域周辺部に設けられた第２の反り制御パターンを有する９、１０又は１１項に記載の配線基板。
（１３）前記第２の反り制御パターンは、第２方向と直交するラインアンドスペースパターンからなる領域単位がブロック状に配列されたパターンを有する１２項に記載の配線基板。
（１４）前記第１配線の下面が前記ベース絶縁膜の下面と同一平面内にある１〜１３項のいずれかに記載の配線基板。
（１５）前記第１配線の下面が前記ベース絶縁膜の下面より上方に位置している１〜１３項のいずれかに記載の配線基板。
（１６）前記ベース絶縁膜が耐熱性樹脂からなる１〜１５項のいずれかに記載の配線基板。
（１７）前記ベース絶縁膜が繊維強化樹脂複合材料からなる１〜１５項のいずれかに記載の配線基板。
（１８）前記第２配線の一部を覆い、残部を露出させるように形成されたソルダーレジスト層を有する１〜１７項のいずれかに記載の配線基板。
（１９）前記ベース絶縁膜の上面側に設けられた絶縁層と、この絶縁層に形成されたヴィアホールと、このヴィアホール内の導電体を介して下方の配線と接続され当該絶縁層の上面に形成された上層配線とからなる配線構造層を１つ又は複数有する１〜１７項のいずれかに記載の配線基板。
（２０）前記上層配線の一部を覆い、残部を露出させるように形成されたソルダーレジスト層を有する１９項に記載の配線基板。
（２１）１〜２０項のいずれかに記載の配線基板と、この配線基板に搭載された半導体チップを有する半導体装置。
（２２）前記半導体チップは、前記配線基板の下面側に搭載され前記第１配線と接続されている２１項に記載の半導体装置。
本発明によれば、十分な機械強度を有しながら、反りが制御された配線基板を提供することができる。結果、半導体チップの搭載工程における搬送性が改善され、生産性を向上することができるとともに、信頼性の高い半導体装置を提供することができる。
以下、本発明の好適な実施の形態について説明する。
〔配線基板の基本構造〕
まず、図１に示す一実施形態を挙げて本発明の配線基板の基本構造について説明する。
本実施形態の配線基板は、ベース絶縁膜１１１と、このベース絶縁膜の下面側に設けられた下層配線１１２と、ベース絶縁膜に形成されたヴィアホール１１３と、このヴィアホール内の導電体を介して下層配線と接続されベース絶縁膜上面に形成された上層配線１１４を有している。下層配線１１２は、ベース絶縁膜１１１の下面の凹部１１１ａ内に設けられている。また、ベース絶縁膜１１１上には、上層配線１１４の一部を露出させ残部を覆うようにソルダーレジスト層１１５が形成され、その露出部はパッド電極として利用することができる。ソルダーレジスト層１１５は、必要に応じて設けられるものであり、省略することができる。
本発明の配線基板における下層配線１１２は、ベース絶縁膜１１１の下面の凹部１１１ａを埋め込むように設けられているため、下層配線にかかる応力や歪みが緩和され応力の集中を低減することができ、高い接続信頼性を得ることができる。この下層配線の幅は、例えば１０〜５００μｍの範囲で適宜設定することができ、好ましくは１５〜５００μｍ、より好ましくは２０〜１００μｍ、典型的には２０〜４０μｍの範囲に設定することができる。
このような配線基板は、生産性や取り扱い性の点から、１つの基板内に目的の配線基板に対応する領域単位がブロック状に配列形成された基板（以下、ブロック基板）の形態とすることが好ましい。また、半導体チップの搭載時の作業性の点から、これらの領域単位は全て同一の向きに配置されていることが好ましい。
しかしながら、このようなブロック基板は、本発明による構造を有しない場合、基板に反りやうねり等のゆがみが発生しやすい。特に、下層配線形成側が谷となるように湾曲する反りが発生しやすく、このような反りが発生すると、半導体チップの搭載工程におけるブロック基板の搬送性やチップの搭載精度を著しく低下させる。具体的には、配線基板の下層配線形成側の面に半導体チップを搭載するために、下層配線形成側を上に向けて置いた場合、この反りは、Ｘ−Ｙ直交座標においてＹ方向に形成された下層配線が多い場合、Ｘ方向の両側が浮き上がるように反る。
このような基板の反りは、ベース絶縁膜１１１の下面側の凹部１１１ａに設けられた下層配線１１２の配置がベース絶縁膜の下面側に偏っていることに起因するものと考えられる。製造プロセス時に加えられる熱や圧力によって生じる応力が、ベース絶縁膜内の上面側と下面側とで偏り、応力歪みが発生し、この応力歪みが基板に反りをもたらすものと思われる。下層配線は、ベース絶縁膜の下面の凹部を埋め込むように設けられているため、配線の上面に加えて側面周囲がベース絶縁膜に接し、絶縁膜との接触面積が大きく、ベース絶縁膜全体にわたる応力歪みを大きくしているものと考えられる。
本発明は、このような基板の反りを抑えるために後述する反り制御パターンを設けるものである。この反り制御パターンは、ベース絶縁膜下面の凹部に設けられたパターン（以下、凹部内パターン）により形成することができる。具体的には、ダミー配線のパターン、必要により下層配線形成領域周辺部に設けられる支持パターンで形成することができる。これらのパターンは、下層配線と同時にパターニング形成ができるため、容易に形成できる。
また本発明は、従来構造における支持体に起因する基板のゆがみを防止するために、従来構造の支持体に代えて、ブロックパターンを有する支持パターンを配線基板の周縁部に設けることができる。この支持パターンは、下層配線と同時にパターニング形成できるため、煩雑な工程を追加することなく、配線形成と同じ精度で支持パターンを形成することができる。従来構造の支持体は、配線基板の周縁領域の全面にわたって形成されるため、支持体材料とベース絶縁膜材料の熱膨張率差に起因する応力歪みが発生しやすく基板のゆがみが生じていた。本発明による支持パターンは、複数の支持領域単位からなるブロックパターンを有するため、配線基板を補強し、その形状保持性を高めながら、配線基板のうねり等のゆがみを効果的に抑えることができる。ブロックパターンによって熱膨張率差による応力が適度に分散されるためと考えられる。この支持パターンを構成する支持領域単位は、ベタパターンとすることができるが、後述するようにラインアンドスペースパターン等の指向性を有するパターンにすることで、前述の下層配線に起因する反りを抑制するための反り制御パターンとして機能させることができる。
図１に示す配線基板において、ベース絶縁膜１１１の下面の凹部１１１ａ内に設けられた配線１１２は、その下面が露出し、ベース絶縁膜下面より上方に位置し、配線基板の下面の一部を構成している。すなわち、配線基板のベース絶縁膜下面には下層配線の下面を底面とする凹部が形成されている。下層配線下面を底面とする凹部の深さは、例えば０．５〜１０μｍ程度に設定することができる。このような凹部により、バンプの位置ズレや流動を防止することができ、狭ピッチなパッドを有する半導体チップの接続における位置精度および信頼性を高めることができる。凹部が浅すぎると十分な上記効果が得られなくなり、深すぎると十分な接続が困難になり、アンダーフィルを設ける場合はその充填が困難になる。
下層配線１１２は、Ｃｕ、Ｎｉ、Ａｕ、Ａｌ、Ｐｄ、Ａｇ等の金属により形成することができ、その厚みは、例えば２〜２０μｍに設定できる。下層配線は、積層構造を有することができ、図１においては、下層配線１１２は下層側にエッチングバリア層１１２ａを有する２層構造を有している。このエッチングバリア層は、例えば、Ｎｉ、Ａｕ又はＰｄからなり、後述する支持基板のエッチング除去工程において下層配線のエッチングを防止することができる。
ベース絶縁膜１１１の厚みは、配線基板に求められる特性、膜材料の強度や加工性、調製等の観点から、例えば３〜１００μｍに設定できる。ベース絶縁膜の厚みが薄すぎると十分な強度が確保できなくなり、厚すぎるとヴィアホールの微細加工性が低下する。ベース絶縁膜の材料は、耐熱性や機械強度等の所望の特性に応じて、種々の樹脂、樹脂複合材料から選択することができる。
ベース絶縁膜１１１の凹部１１１ａの直上域内には、ヴィアホール１１３が形成されている。半導体パッケージの種類に応じて、ヴィアホールの直径は例えば３０〜８０μｍ程度に設定される。ヴィアホール内には、下層配線と接続するように導電性材料が埋め込まれている。
ベース絶縁膜１１１の上面には、ヴィアホール内の導電性材料を介して下層配線と導通する上層配線１１４が形成されている。この上層配線は、ヴィアホール内の導電性材料と一体に形成することができ、その厚みは例えば２〜２０μｍに設定することができる。また、ベース絶縁膜１１１の上面には、上層配線の一部を露出させ、残部を覆うように、ソルダーレジスト１１５が形成され、上層配線の露出部がパッド電極を形成している。ソルダーレジスト層の厚みは例えば２〜４０μｍに設定できる。
本発明の配線基板は、図２に示すように、ベース絶縁膜１１１及び上層配線１１４上に層間絶縁膜１１６、ヴィアホール１１７及び第２の上層配線１１８が形成された多層構造とすることもできる。第２の上層配線１１８は、前述の上層配線１１４と同様に形成することができ、ヴィアホール１１７内の導電性材料を介して上層配線１１４と導通している。層間絶縁膜１１６の上面には、第２の上層配線１１８の一部を露出させ、残部を覆うように、ソルダーレジスト１１５が形成され、第２の上層配線の露出部がパッド電極を形成している。ソルダーレジスト層の厚みは例えば２〜４０μｍに設定できる。
本発明の配線基板は、上記の多層配線構造に加えてさらに、層間絶縁膜、ヴィアホール及び上層配線を設けて複数層の層間絶縁膜を有する多層配線構造にすることもできる。多層配線構造にすることにより、半導体チップに入力する信号数を増加することができる。
本発明の配線基板は、図３に示すように、下層配線の下面がベース絶縁膜１１１の下面と同一平面内にある構造を有することができる。この構造では、バンプを用いて狭ピッチなパッドを有する半導体チップを搭載する場合、位置ズレに対して十分マージンを得ることができ、接続信頼性を向上することができる。また、本発明の配線基板は、下層配線の下端がベース絶縁膜の下面から突出している構造を有することもできる。
〔反り制御パターン及び支持パターン〕
本発明により制御しようとする配線基板の反りは、前述のようにベース絶縁膜下面の凹部に設けられた下層配線のパターン（以下、下層配線パターン）に起因するものと考えられる。このような配線基板の反りは、下層配線が、Ｘ−Ｙ直交座標系における一方の座標成分に偏ったパターンを形成している場合に発生しやすい。すなわち、パターンのＸ成分およびＹ成分について、Ｘ成分に対するＹ成分の比率（Ｙ／Ｘ）（以下、パターン成分比率（Ｙ／Ｘ））が１より大きい場合、配線基板に反りが発生しやすくなる傾向がある。
ここで本発明におけるパターンのＸ成分およびＹ成分とは、それぞれ、Ｘ−Ｙ直交座標におけるパターン輪郭線のＸ成分およびＹ成分示す。このパターン輪郭線は、凹部内のパターン部材（例えば下層配線）とベース絶縁膜との接線に相当する。例えば、図１１（ａ）に示すパターンにおいてはＬ１〜Ｌ４、図１１（ｂ）に示すパターンにおいてはＬ１〜Ｌ８が輪郭線を示す。そして、上記のパターン成分比率（Ｙ／Ｘ）とは、所定パターンの輪郭線のＸ成分（絶対値）の総和に対するＹ成分（絶対値）の総和の比率を示す。
配線基板は、下層配線のパターン成分比率（Ｙ／Ｘ）が大きいほど、例えば５５／４５以上、さらには６０／４０以上、特に７０／３０以上において反りが発生しやすくその程度も大きくなる傾向がある。したがって、本発明は、このパターン成分比率（Ｙ／Ｘ）が１より大きい場合、典型的には５５／４５以上の場合、さらには６０／４０以上の場合、特に７０／３０以上の場合に十分な効果を発現することができる。このパターン成分比率（Ｙ／Ｘ）の上限は、例えば８５／１５以下に設定することができる。この比率が高すぎると、所望の回路を構成するための配線パターンの形成が困難になる。
また、本発明は、下層配線パターンにおいて、Ｘ方向に沿ったライン状パターンとＹ方向に沿ったライン状パターンのトータル部分が下層配線パターン全体の６０％以上、さらには７０％以上、特に８０％以上のエリア比率を占める配線基板に対して効果的である。ここでエリア比率とは、基板平面におけるパターン自体が占有する面積に基づく比率である。すなわち、上記のライン状パターンのエリア比率とは、基板平面において、下層配線パターンの全体の占有面積に対する、Ｘ方向に沿ったライン状パターン及びＹ方向に沿ったライン状パターンの合計の占有面積の割合を意味する。Ｘ方向またはＹ方向に沿ったライン状パターンとその他のパターンが連続している場合、両者のパターンの境界は、Ｘ方向またはＹ方向に沿った分割線のうち当該ライン状パターンの幅方向の分割線とする。図１２（ａ）及び（ｂ）に、Ｘ方向またはＹ方向に沿ったライン状パターンと斜めパターンが連続する場合の分割線を示す。
本発明は、上記のような下層配線パターンの座標成分の偏りに起因する配線基板の反りを抑えるため、反り制御パターンを設けるものである。本発明による反り制御パターンは、ベース絶縁膜の下面の凹部に設けられ、且つそのパターン成分比率（Ｙ／Ｘ）が１より小さいことが望ましい。このパターン成分比率（Ｙ／Ｘ）は、反りをより効果的に抑える点から、３０／７０以下が好ましく、２０／８０以下がより好ましい。特に、反り制御性に優れ且つパターン形成の容易さから、Ｙ方向と交差するライン状パターンからなることが好ましく、典型的には、Ｙ方向と直交するライン状パターンあるいはラインアンドスペースパターン（Ｙ成分が０）が挙げられる。ラインアンドスペースパターンは、反り抑制効果が大きいため、その配線占有率を比較的小さくすることができ、下層配線の高密度化の点からも有利である。
また、本発明の配線基板は、凹部内パターンのパターン成分比率（Ｙ／Ｘ）、特に反り制御パターンと下層配線パターンとを合わせたパターン成分比率（Ｙ／Ｘ）が、７０／３０〜３０／７０の範囲にあることが好ましく、６５／３５〜３５／６５の範囲にあることがより好ましく、６０／４０〜４０／６０の範囲がさらに好ましく、５５／４５〜４５／５５の範囲が特に好ましい。このパターン成分比率（Ｙ／Ｘ）が高すぎると、十分な反り制御効果が得られず、逆に低すぎると反り制御パターンに起因する反りの発生を招く可能性がある。
本発明による反り制御パターンによれば、下層配線パターンの座標成分の偏りに起因する応力を相さいして弱めることができるため、配線基板の反りを抑えることができる。また、反りに起因する下層配線と同様にベース絶縁膜の下面側に設けられているため、応力の相さい効果が高いと考えられる。配線基板の反りが抑えられることにより、半導体チップの搭載工程における配線基板の搬送性が改善され、スループットを向上することができる。また、半導体チップの搭載に際して搭載精度を向上でき、結果、歩留まりや接続信頼性を向上することができる。
本発明の配線基板における、下層配線のエリア占有率は、５％〜７０％の範囲にあることが好ましく、１０％〜６０％の範囲にあることがより好ましく、１５％〜４５％の範囲にあることがさらに好ましい。このエリア占有率が低すぎると、所望の高密度配線ができなくなり、エリア占有率が高すぎると、加工精度の点から配線間の絶縁を確保することが困難になる。本発明の配線基板は、その下層配線がこのようなエリア占有率にある場合に反りが発生しやすくなり、このような反りに対して本発明による反り制御パターンの効果を十分に発揮することができる。
ここで、下層配線のエリア占有率とは、配線基板の基板平面における一構成単位において、下層配線形成領域の面積に対する下層配線の占める面積の割合をいう。下層配線形成領域とは、下層配線を取り囲む最小面積の四辺形内の領域をいう。また、構成単位とは、所定の半導体チップの１つあるいは一組が搭載された目的の半導体パッケージに用いる配線基板あるいはこれに対応する基板領域の単位をいう。
１つの基板に目的の配線基板に対応する領域単位（上記の構成単位）をブロック状に配列形成したブロック基板においては、凹部内パターン（下層配線、反り制御パターン、支持体パターンを含む）のエリア占有率は、１０％〜７０％の範囲にあることが好ましく、２０％〜６０％の範囲にあることがより好ましく、２５％〜５０％の範囲にあることがさらに好ましい。この場合のエリア占有率とは、ブロック基板の基板平面全体の面積に対する凹部内パターンの占める面積の割合をいう。このエリア占有率が低すぎると、所望の高密度配線ができなくなるとともに、十分な反り制御が困難となる。このエリア占有率が高すぎると、加工精度の点から配線間の絶縁を確保することが困難になるとともに、配線基板のうねり等のゆがみが生じやすくなる。
以上に説明した反り制御パターンは、ベース絶縁膜下面の凹部に設けられた凹部内パターンにより形成することができる。この凹部内パターンとしては、下層配線の形成領域内に設けられるダミー配線からなるパターンを反り制御パターンに用いることができる。さらに必要により、凹部内パターンとして、下層配線の形成領域周辺部に設けられる支持パターンを反り制御パターンに利用することができる。
ダミー配線からなる反り制御パターン（第１の反り制御パターン）は、下層配線の形成領域内の空きスペースに設けることができる。この空きスペースに反り制御パターンを形成することにより、配線基板全体の反りを抑えることができるとともに、均一な配線分布を有することができ、結果、高精度な下層配線の形成が可能となり、また、うねり等の基板平面のゆがみを抑えることができる。第１の反り制御パターンは、下層配線と同時にパターン形成することができ、その材質および厚みは、それぞれ下層配線の材質および厚みと同様に設定することができる。第１の反り制御パターンの幅や長さ、形状は、下層配線のパターンに応じて設定することができる。
一方、支持パターンからなる反り制御パターン（第２の反り制御パターン）は、下層配線の形成領域周辺部に設けることができる。配線密度向上の点から、第１反り制御パターンの形成領域が十分に確保できない場合、支持パターンからなる第２の反り制御パターンを設けることで効果的な反りの抑制を行うことができる。第２の反り制御パターンは、下層配線の形成領域周辺部に設けるため、下層配線の配線密度の制約を受けずに、形成領域を十分に確保できる。第２の反り制御パターンは、下層配線と同時にパターン形成することができ、その材質および厚みは、それぞれ下層配線の材質および厚みと同様に設定することができる。第２の反り制御パターンの幅や長さ、形状は、下層配線のパターン及び第１の反り制御パターンに応じて設定することができる。また、第２の反り制御パターンは、そのパターン密度を、基板の構成単位（製品部）内の下層配線パターンのパターン密度に応じて適宜設定することができ、下層配線パターンの配線密度と少なくとも同程度のパターン密度をもつパターン領域を有することにより、効果的な反り制御を行うことができる。
図４に本発明による配線基板（ブロック基板）の一実施形態の平面図、および図５に配線基板の周辺領域２０２に設けられた支持パターンを示す。
本実施形態は、図４（ａ）に示すように、配線基板の構成単位２０１（製品部）がブロック状に配列され、この構成単位のブロック状配列の周囲を取り囲む周辺領域２０２に支持パターンが形成されている。そして、この支持パターンが、反り制御パターンを有している。ここで、配線基板の構成単位とは、所定の半導体チップの１つあるいは一組が搭載された目的の半導体パッケージに用いる配線基板に対応する基板領域の単位をいう。このように１つの基板に目的の配線基板に対応する構成単位を複数設けることにより、配線基板の搬送時の取り扱いが容易になるとともに、半導体パッケージの生産性を向上することができる。
周辺領域２０２に設けられた支持パターンは、配線基板（ブロック基板）の形状を保持する補強体の役割を有し、搬送時のつかみシロや封入時のはさみシロとして利用することもできる。支持パターンは、図４（ａ）のように、ブロック基板の周縁にわたる領域に形成できる他、図４（ｂ）に示すように格子状領域に形成することもできる。前述したように、支持パターンを形成領域の全面にわたる、いわゆるベタパターンとすると、基板のゆがみが生じやすくなるため、複数のパターン単位（支持領域単位）からなるブロックパターンとすることが好ましい。このブロックパターンとしては、図５（ｂ）に示すように各パターン単位を円形や多角形等のベタパターンとすることできる。また、図５（ａ）に示すように、各パターン単位をさらに小パターン単位の集合体とすることもできる。図５（ａ）に例示される後者の形態を反り制御パターンとして利用することができる。
ブロック基板の具体例として、図４（ａ）に示すブロック基板について、ブロック基板の外形サイズを例えば１９０ｍｍ×６５ｍｍ、基板構成単位２０１の外形サイズを例えば１２ｍｍ×１３ｍｍに設定することができる。基板の周辺領域２０２には、ブロック状に配列された基板構成単位２０１を取り囲むように、図５（ａ）に示す反り制御パターン、すなわち、ラインアンドスペースパターン（ライン幅３０μｍ、スペース幅３０μｍ）からなるパターン単位３０１がブロック状に配列されたパターンが形成されている。ラインアンドスペースパターンは、下層配線に起因する配線基板の反りを抑制する機能を有し、パターン単位３０１のブロック状の配列は、支持パターンに由来する基板平面のゆがみを防止する機能を有する。本実施形態では、さらに図５（ｂ）に示すブロックパターンを、ブロック状に配列された基板構成単位２０１を取り囲むように、図５（ａ）に示すブロックパターンの内側に配置することができる。所望の効果に応じて、これら２種類のブロックパターンの占有比率やレイアウトを設定することができる。
本実施形態では、反り制御パターンとしてのラインアンドスペースパターンを有するともに、支持パターン全体が複数のパターン単位の集合体、すなわちブロックパターンで構成されている。配線基板の周縁領域の全面にわたってベタパターンの支持体を形成すると基板平面のゆがみが生じ易くなるが、このようなブロックパターンとすることで基板平面のゆがみを抑えることができる。パターン単位間の支持パターンが設けられていない部分で応力が緩和されるものと考えられる。
配線基板の反りは、半導体パッケージの製造時の基板搬送工程において大きな問題となる。特に、図４に示すような、配線基板の構成単位２０１を複数有する長方形のブロック基板を、下層配線側を上に向けて長手方向（図中のＸ方向）に搬送する場合、ブロック基板の長手方向の両側が浮き上がるように反ると、既存の搬送装置を用いた搬送方法では、基板の搬送が著しく困難となる。このような反りを生ずる場合、下層配線はＹ方向に多く形成されている、すなわち下層配線パターンのＹ成分がＸ成分より大きい（Ｙ／Ｘ＞１）。このようなブロック基板については、反り制御パターンをＸ方向に多く形成する、すなわち反り制御パターンのＸ成分をＹ成分より大きくすることにより（Ｙ／Ｘ＜１）、下層配線に起因する応力を反り制御パターンによる応力で相さいし、配線基板の反りを抑えることができる。これにより、配線基板の搬送を容易かつ精度よく行うことができ、半導体パッケージの生産性を向上でき、また製品の信頼性を向上することができる。
〔ベース絶縁膜〕
以下に本発明のベース絶縁膜として、好適な樹脂材料について説明する。
本発明におけるベース絶縁膜の材料は、耐熱性や機械強度等の所望の特性に応じて、種々の樹脂材料から選択することができるが、例えば、機械強度および耐熱性の点から、補強材を耐熱性樹脂に含有させた複合樹脂材料、好適には繊維強化樹脂複合材料を用いることができる。補強材としては、ガラス又はアラミドからなる補強繊維を好適に用いることができ、耐熱性樹脂としては、ガラス転位温度が所定の温度以上、好ましくは１５０℃以上のものを用いることができる。ガラス転位温度は、ＪＩＳ Ｃ６４８１に準拠し、ＤＭＡ（Dynamic Mechanical Analysis）法で測定することができる。この耐熱性樹脂としては、エポキシ樹脂、ポリイミド樹脂、シアネート樹脂、液晶ポリマーが挙げられる。複合樹脂の製造上の点から、補強繊維への含浸性を考慮すると、エポキシ樹脂を好適に用いることができる。レーザ等による方法で微細なヴィアホールを良好に形成する点から、補強繊維の直径は１０μｍ以下であることが好ましい。
上述のような樹脂材料からなるベース絶縁膜の厚み方向の熱膨張率、弾性率および破断強度、並びにこれらの温度依存性を考慮して、物性を制御することにより、熱負荷の繰り返しによるクラック発生や、接続部でのオープン不良等の熱劣化を防止し、信頼性を向上することができる。例えば、膜厚を２０〜１００μｍとし、以下の条件に設定することにより、優れた機械特性および耐熱性を有する配線基板を提供することができる。なお、絶縁膜の弾性率および破断強度は、幅１ｃｍの短冊状試験片について「ＪＰＣＡ規格 ビルトアップ配線板 ＪＰＣＡ−ＢＵ０１ ４．２節」に準拠して引張り試験を行い測定することができる。
（１）厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下、
温度がｔ℃のときの弾性率をＤｔ、温度がｔ℃のときの破断強度をＨｔとしたとき、
（２）Ｄ23 ≧ ５ＧＰａ、
（３）Ｄ150 ≧ ２．５ＧＰａ
（４）Ｄ-65／Ｄ150 ≦ ３．０
（５）Ｈ23 ≧ １４０ＭＰａ
（６）Ｈ-65／Ｈ150 ≦ ２．３。
条件（１）を満たすことにより、熱負荷の繰り返しによる厚み方向における歪み応力を低減でき、接続部のオープン不良を防止することができる。条件（２）を満たすことにより、半導体パッケージの組み立て時における配線基板の搬送性を十分に確保できる。条件（３）を満たすことにより、十分なワイヤーボンディング性が確保でき、ＧＰａＤ150≧２．５ＧＰａを満たし、且つ耐熱性樹脂のガラス転位温度が１５０℃以上であることにより、良好なワイヤーボンディング性が得られる。条件（４）を満たすことにより、温度差による弾性率の変化が小さいため、加熱、冷却工程の繰り返しに起因する歪み応力を低減し、半導体パッケージの反りを抑えることができる。条件（５）を満たすことにより、ベース絶縁膜の破損が抑えられ、半導体パッケージの組み立て時における配線基板の取り扱い性や搬送性を十分に確保することができる。条件（６）を満たすことにより、温度差による破断強度の変化が小さいため、ワイヤーボンディングなど高温処理工程に対するベース絶縁膜の耐久性を十分に確保することができる。
上記の樹脂材料の他、特開２００４−１７９６４７号公報に開示されているような樹脂材料を用いることができる。すなわち、繰り返し加えられる熱応力によるクラックの発生を抑え、信頼性に優れた半導体パッケージを得る点から、膜厚３〜１００μｍ、２３℃における破断強度８０ＭＰａ以上、−６５℃における破断強度をａ、１５０℃における破断強度をｂとするとき、比（ａ／ｂ）の値が４．５以下である樹脂材料を用いることができる。また、これらの条件に加えて１５０℃における弾性率が２．３ＧＰａ以上である樹脂材料を好適に用いることができる。また、これらの条件に加えて、−６５℃における弾性率をｃ、１５０℃における弾性率をｄとするとき、比（ｃ／ｄ）の値が４．７以下である樹脂材料、さらに、比（ａ／ｂ）の値が２．５以下、あるいは比（ａ／ｂ）の値が２．５より大きく４．５以下であり且つ比（ａ／ｂ）と比（ｃ／ｄ）の差の絶対値が０．８以下である樹脂材料を好適に用いることができる。このような樹脂材料としては、上述の繊維強化樹脂複合材料や耐熱性樹脂自体を用いることができる。
〔半導体装置の構造〕
次に半導体装置の構造について説明する。
図６に、半導体装置の一例を示す。本実施形態では、配線基板１１０の下層配線１１２にバンプ１２１が接続され、配線基板の下面側にこのバンプと電気的に接続された半導体チップ１２０が設置されている。半導体チップは、ＬＳＩ等の集積回路が形成されたシリコンチップが挙げられる。半導体チップと配線基板との間にはアンダーフィル１２２が充填されている。一方、配線基板１１０の上層配線１１４の露出部、すなわちパッド電極の一部には半田ボール１３１が設置されている。この半田ボールは、上層配線１１４、ヴィアホール内の導電体、下層配線１１２、バンプ１２１を介して、半導体チップ１２０の電極に電気的に接続されている。このような構成を有する半導体パッケージは、半田ボール１３１を介してボード（図示せず）に実装される。
上記の構成において、モールディングは必要により設けるものであり、省略してもよい。また、半導体チップの保護や強度が求められる場合は、半導体チップを覆うようにモールド樹脂で被覆することができる。本実施形態では、半導体チップをバンプを介して配線基板に搭載し、半田ボールを介してボードに実装したが、これらの接続をワイヤーボンディング法やテープボンディング法により行うこともできる。
図７に、本発明の半導体装置の他の実施形態を示す。本実施形態では、配線基板１１０の上面にも半導体チップ１３０が搭載されており、他の構成は前記の例と同様である。この半導体チップ１３０は、バンプ１３２を介して上層配線１１４に接続されている。すなわち、配線基板の上面側の半導体チップ１３０の電極は、バンプ１３２、上層配線１１４、ヴィアホール内の導電体、下層配線１１２、バンプ１２１を介して、下面側の半導体チップ１２０の電極に電気的に接続されている。そして、このような構成を有する半導体パッケージは、半田ボール１３１を介してボード（図示せず）に実装される。本実施形態では、一つの配線基板に二つの半導体チップを搭載することができる。
以上に示した実施形態は、配線基板の上層配線側の面をボードの実装面に向けて実装しているが、配線基板の下層配線側の面をボードの実装面に向けて実装することも可能である。また、図２を用いて説明した多層配線構造を有する配線基板についても、以上に説明した実施形態と同様にして、半導体チップを搭載し、ボードに実装することができる。また、半導体チップを配線基板へ搭載するときの接続、半導体チップが搭載された配線基板をボードへ実装するときの接続は、ワイヤーボンディング法やテープボンディング法により行うこともできる。
〔配線基板の製造方法〕
以下に、配線基板の製造方法について説明する。図８に、図１に示す配線基板の製造工程断面図を示す。
まず、図８（ａ）に示すように、ステンレス鋼やＣｕ、Ｃｕ合金等の金属からなる支持基板１４１を用意し、この支持基板上に、下層配線パターン、反り制御パターン及び支持パターンに対応する開口パターンを有するレジスト層１４２を形成する。この開口パターン内に、例えばメッキ法により、高エッチングレート層１１２ｃ、エッチングバリア層１１２ａ及びパターン本体層１１２ｂをこの順で形成する。高エッチングレート層１１２ｃは、例えばＣｕ単層、Ｎｉ単層、Ｃｕ層とＮｉ層からなる２層メッキ層が挙げられ、その厚みは例えば０．５〜１０μｍに設定することができる。エッチングバリア層１１２ａは、例えばＮｉ、Ａｕ、Ｐｄ等からなるメッキ層が挙げられ、その厚みを例えば０．１〜７μｍに設定することができる。パターン本体層１１２ｂは、例えばＣｕ、Ｎｉ、Ａｕ、Ａｌ、Ｐｄ等からなるメッキ層が挙げられ、その厚みを例えば２〜２０μｍに設定することができる。高エッチングレート層およびエッチングバリア層の材料は、支持基板の材料に対するエッチングレートを考慮して適宜選択することができる。材料の組み合わせの好適な例として、ステンレス鋼からなる支持基板に対するエッチングバリア層としてＡｕメッキ層が挙げられ、銅または銅合金からなる支持基板に対するエッチングバリア層としてＮｉメッキ層を挙げることができる。Ｎｉメッキ層は、高温下での半田の拡散を防止する機能を有する。そのため、半導体チップの搭載工程や半導体パッケージの実装工程における半田の拡散防止を目的として、Ｎｉ層をパターン本体層１１２ｂとエッチングバリア層１１２ａの間に設けることができる。
次に、図８（ｂ）に示すようにレジスト層１４２を除去した後、図８（ｃ）に示すように、下層配線１１２、反り制御パターン（図示せず）及び支持パターン（図示せず）を覆うように支持基板１４１上にベース絶縁膜１１１を形成する。このベース絶縁膜１１１は、例えば、絶縁性樹脂フィルムを支持基板上に貼り付けてプレスし、例えば１００〜４００℃で１０分〜２時間保持して硬化することにより形成できる。そして、下層配線１１２の直上域のベース絶縁膜１１１に、例えばレーザ加工法によりヴィアホール１１３を形成する。
次に、図８（ｄ）に示すように、ヴィアホール１１３内に導電性材料を埋め込むとともにベース絶縁膜１１１上に上層配線１１４を形成する。ヴィアホール１１３内の導電性材料および上層配線１１４は、例えばＣｕ、Ｎｉ、Ａｕ、Ａｌ、Ｐｄ等からなるメッキ層を形成し、これをパターニングして形成することができ、その厚みを例えば２〜２０μｍに設定することができる。次に、上層配線１１４の一部を覆い、残部を露出させるように厚み５〜４０μｍ程度のソルダーレジスト層１１５を形成する。このソルダーレジスト層は省略することができる。また、このソルダーレジスト層を形成しないで、上層配線の１１４の全体を覆うようにベース絶縁膜上に層間絶縁膜を形成し、これにヴィアホールを形成し、このヴィアホールを導電性材料で埋め込むとともに第２の上層配線を形成することにより、支持基板上に前述の多層配線構造を形成することができる。
次に、図８（ｅ）に示すように、化学的エッチングあるいは研磨により、下層配線１１２の下面が露出するように支持基板１４１の全部を除去する。次に、高エッチングレート層１１２ｃをエッチング除去する。これにより、図１に示す実施形態の配線基板が得られる。このとき、支持基板と高エッチングレート層が同じ材料で形成されている場合は、一度のエッチング処理でよい。
なお、高エッチングレート層１１２ｃを設けずに最下層にエッチングバリア層１１２ａを設けている場合は、支持基板をエッチング除去した後に、図３に示す実施形態の配線基板を得ることができる。
支持基板１４１は、電解めっき法により支持基板上に配線用導電体層を形成する点、配線基板形成後の支持基板の除去のし易さの点から、導電性材料、特に金属材料から形成することが好ましい。その厚みは、配線基板の形成時や形成後において十分な強度を確保する点から０．１〜１ｍｍ程度に設定することができる。薄すぎると十分な強度が確保できず、厚すぎると重量が増大して取り扱い性が低下するとともに、基板に反りやうねりが生じやすくなり、微細な配線の形成が困難となる。支持基板の材料は、導電性材料や金属材料に限られず、シリコンウェハ、ガラス、セラミック、樹脂等の絶縁性材料からなる基板を用いることができる。絶縁性材料からなる支持基板を用いる場合は、レジスト層１４２を形成した後に無電解メッキ法により配線用導電体層を形成するか、または、レジスト層１４２を形成した後に無電解メッキ法、スパッタリング法もしくは蒸着法等の成膜方法により下地導電体層を形成し、その後に電解メッキ法により配線用導電体層を形成することができる。
以上のようにして形成された配線基板を用いて、周知の方法により、例えば前述の図６又は図７に示すようにバンプを介して半導体チップを搭載し、必要によりアンダーフィルを充填し、さらに必要によりモールド樹脂により封止して半導体パッケージを形成することができる。得られた半導体パッケージは、周知の方法でボードに実装することができる。
本発明の配線基板の一実施形態の断面図。 本発明の配線基板の他の実施形態の断面図。 本発明の配線基板の他の実施形態の断面図。 本発明の配線基板の他の実施形態の平面図。 本発明の配線基板の他の実施形態の部分拡大図。 本発明の半導体装置の一実施形態の断面図。 本発明の半導体装置の他の実施形態の断面図。 本発明の配線基板の製造工程断面図。 従来の配線基板の説明図。 配線基板の基本構造の説明図。 本発明におけるパターンのＸ成分およびＹ成分を説明するための平面図。 本発明におけるパターンの境界を説明するための平面図。
符号の説明
１１０ 配線基板
１１１ ベース絶縁膜
１１１ａ 凹部
１１２ 下層配線
１１２ａ エッチングバリア層
１１２ｂ パターン本体層
１１２ｃ 高エッチングレート層
１１３ ヴィアホール
１１４ 上層配線
１１５ ソルダーレジスト層
１１６ 層間絶縁膜
１１７ ヴィアホール
１１８ 第２の上層配線
１２０ 半導体チップ
１２１ バンプ
１２２ アンダーフィル
１３１ 半田ボール
１３２ バンプ
１４１ 支持基板
１４２ レジスト層
２０１ 配線基板の構成単位（製品部）
２０２ 配線基板の周辺領域
３０１ ラインアンドスペースパターンからなるパターン単位
３０２ 円形ベタパターン単位
５０１ 金属板
５０２ 絶縁層
５０３ ヴィアホール
５０４ 配線パターン
５０５ フリップチップパッド部
５０６ 絶縁層
５０７ 基板補強体
５０８ 外部電極端子
６０１ 支持板
６０２ 電極
６０３ 絶縁層
６０４ ヴィアホール
６０５ 配線
６０６ 支持体
６０７ 配線基板

Claims (25)

  1. 下面に凹部を有するベース絶縁膜と、前記凹部に設けられた第１配線と、前記ベース絶縁膜に形成されたヴィアホールと、このヴィアホール内の導電体を介して第１配線と接続され前記ベース絶縁膜の上面に形成された第２配線を有する配線基板において、
    前記第１配線からなるパターンであって、第１方向と直交する第２方向に沿ったライン状パターンを少なくとも含み、且つ第１方向に沿ったＸ成分に対する第２方向に沿ったＹ成分の成分比率（Ｙ／Ｘ）が１より大きい第１配線パターンと、
    前記ベース絶縁膜の下面の凹部に設けられたパターンであって、Ｘ成分に対するＹ成分の成分比率（Ｙ／Ｘ）が１より小さい反り制御パターンを有し、
    前記第１配線パターンと前記反り制御パターンを合わせたパターンの成分比率（Ｙ／Ｘ）が７０／３０〜３０／７０の範囲にあり、
    前記反り制御パターンが、前記ベース絶縁膜下面の凹部に設けられたダミー配線からなるパターンであることを特徴とする配線基板。
  2. 前記反り制御パターンは、当該配線基板の第１方向両側の下方側への反りを抑えるように形成されたパターンである、請求項１に記載の配線基板。
  3. 前記第１配線パターンは、当該第１配線パターン全体に対する、第１方向に沿ったライン状パターンと第２方向に沿ったライン状パターンとの合計のエリア比率が６０％以上である請求項１又は２に記載の配線基板。
  4. 前記第１配線パターンの成分比率（Ｙ／Ｘ）が５５／４５以上である請求項１から３のいずれかに記載の配線基板。
  5. 前記第１配線パターンのエリア占有率は５％〜７０％の範囲にある、請求項１から４のいずれかに記載の配線基板。
  6. 前記反り制御パターンの成分比率（Ｙ／Ｘ）は３０／７０以下である、請求項１から５のいずれかに記載の配線基板。
  7. 前記反り制御パターンが、第２方向と直交するライン状パターンあるいはラインアンドスペースパターンである請求項１から６のいずれかに記載の配線基板。
  8. 前記反り制御パターンが、前記第１配線と同じ材料で形成され、同じ厚みを有している請求項１から７のいずれかに記載の配線基板。
  9. 前記第１方向は当該配線基板の一辺に沿った方向である、請求項１から８のいずれかに記載の配線基板。
  10. 所定の配線基板に対応する基板領域単位がブロック状に配列形成された請求項１から９のいずれかに記載の配線基板。
  11. 前記基板領域単位がブロック状に配列形成された当該配線基板の平面形状は長方形であり、前記第１の方向は該長方形の長辺に沿った方向である、請求項１０に記載の配線基板。
  12. 前記ベース絶縁膜の下面の凹部に設けられたパターンのエリア占有率は１０％〜７０％の範囲にある、請求項１０又は１１に記載の配線基板。
  13. 前記基板領域単位の配列領域周辺部に、前記ベース絶縁膜下面の凹部に設けられたブロックパターンを有する請求項１０から１２のいずれかに記載の配線基板。
  14. 前記ブロックパターンが、前記第１配線と同じ材料で形成され、同じ厚みを有している請求項１３に記載の配線基板。
  15. 前記反り制御パターンとして、前記基板領域単位内に設けられたダミー配線からなる第１の反り制御パターンと、前記基板領域単位の配列領域周辺部に設けられた第２の反り制御パターンを有する請求項１０から１４のいずれかに記載の配線基板。
  16. 前記第２の反り制御パターンは、第２方向と直交するラインアンドスペースパターンからなる領域単位がブロック状に配列されたパターンを有する請求項１５に記載の配線基板。
  17. 前記第１配線の下面が前記ベース絶縁膜の下面と同一平面内にある請求項１から１６のいずれかに記載の配線基板。
  18. 前記第１配線の下面が前記ベース絶縁膜の下面より上方に位置している請求項１から１６のいずれかに記載の配線基板。
  19. 前記ベース絶縁膜が耐熱性樹脂からなる請求項１から１８のいずれかに記載の配線基板。
  20. 前記ベース絶縁膜が繊維強化樹脂複合材料からなる請求項１から１８のいずれかに記載の配線基板。
  21. 前記第２配線の一部を覆い、残部を露出させるように形成されたソルダーレジスト層を有する請求項１から２０のいずれかに記載の配線基板。
  22. 前記ベース絶縁膜の上面側に設けられた絶縁層と、この絶縁層に形成されたヴィアホールと、このヴィアホール内の導電体を介して下方の配線と接続され当該絶縁層の上面に形成された上層配線とからなる配線構造層を１つ又は複数有する請求項１から２０のいずれかに記載の配線基板。
  23. 前記上層配線の一部を覆い、残部を露出させるように形成されたソルダーレジスト層を有する請求項２２に記載の配線基板。
  24. 請求項１から２３のいずれかに記載の配線基板と、この配線基板に搭載された半導体チップを有する半導体装置。
  25. 前記半導体チップは、前記配線基板の下面側に搭載され前記第１配線と接続されている請求項２４に記載の半導体装置。
JP2005031100A 2005-02-07 2005-02-07 配線基板および半導体装置 Active JP4768994B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005031100A JP4768994B2 (ja) 2005-02-07 2005-02-07 配線基板および半導体装置
TW095103395A TWI299553B (en) 2005-02-07 2006-01-27 Interconnecting substrate and semiconductor device
US11/341,445 US7745736B2 (en) 2005-02-07 2006-01-30 Interconnecting substrate and semiconductor device
KR1020060011178A KR100688385B1 (ko) 2005-02-07 2006-02-06 배선기판 및 반도체장치
CN2008101610659A CN101673724B (zh) 2005-02-07 2006-02-07 互连衬底和半导体器件
CNB2006100068156A CN100438007C (zh) 2005-02-07 2006-02-07 互连衬底和半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005031100A JP4768994B2 (ja) 2005-02-07 2005-02-07 配線基板および半導体装置

Publications (2)

Publication Number Publication Date
JP2006216919A JP2006216919A (ja) 2006-08-17
JP4768994B2 true JP4768994B2 (ja) 2011-09-07

Family

ID=36919062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005031100A Active JP4768994B2 (ja) 2005-02-07 2005-02-07 配線基板および半導体装置

Country Status (5)

Country Link
US (1) US7745736B2 (ja)
JP (1) JP4768994B2 (ja)
KR (1) KR100688385B1 (ja)
CN (2) CN100438007C (ja)
TW (1) TWI299553B (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4431123B2 (ja) * 2006-05-22 2010-03-10 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP5117692B2 (ja) * 2006-07-14 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008071963A (ja) * 2006-09-14 2008-03-27 Denso Corp 多層配線基板
DE102007034402B4 (de) 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
TWI320588B (en) * 2006-12-27 2010-02-11 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
JP4506767B2 (ja) * 2007-02-28 2010-07-21 カシオ計算機株式会社 半導体装置の製造方法
TWI315658B (en) * 2007-03-02 2009-10-01 Phoenix Prec Technology Corp Warp-proof circuit board structure
CN101647327B (zh) * 2007-04-03 2012-04-25 住友电木株式会社 多层电路基板及半导体装置
KR20080111701A (ko) 2007-06-19 2008-12-24 삼성전기주식회사 실장기판 및 그 제조방법
JP5548342B2 (ja) * 2007-10-23 2014-07-16 パナソニック株式会社 半導体装置
KR100924559B1 (ko) * 2008-03-07 2009-11-02 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
JP5150578B2 (ja) * 2008-08-08 2013-02-20 株式会社東芝 半導体装置及びその製造方法
JP2010135418A (ja) * 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
TWI416636B (zh) * 2009-10-22 2013-11-21 Unimicron Technology Corp 封裝結構之製法
US8710629B2 (en) * 2009-12-17 2014-04-29 Qualcomm Incorporated Apparatus and method for controlling semiconductor die warpage
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP2011233854A (ja) * 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
US8742603B2 (en) * 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
CN102376675B (zh) * 2010-08-04 2015-11-25 欣兴电子股份有限公司 嵌埋有半导体元件的封装结构及其制法
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
JP5860256B2 (ja) * 2011-09-26 2016-02-16 京セラサーキットソリューションズ株式会社 配線基板
CN202948918U (zh) * 2011-10-20 2013-05-22 先进封装技术私人有限公司 封装基板及半导体元件的封装结构
US20130293482A1 (en) * 2012-05-04 2013-11-07 Qualcomm Mems Technologies, Inc. Transparent through-glass via
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
US9177899B2 (en) 2012-07-31 2015-11-03 Mediatek Inc. Semiconductor package and method for fabricating base for semiconductor package
TWI543311B (zh) * 2012-07-31 2016-07-21 聯發科技股份有限公司 半導體封裝基座的製造方法
JP2014138017A (ja) * 2013-01-15 2014-07-28 Fujitsu Ltd 半導体装置及びその製造方法
US9754899B2 (en) * 2013-02-21 2017-09-05 Advanpack Solutions Pte Ltd Semiconductor structure and method of fabricating the same
US9224709B2 (en) * 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an embedded surface mount device and method of forming the same
TWI616979B (zh) * 2014-03-14 2018-03-01 Toshiba Memory Corp 半導體裝置及其製造方法
TWI551207B (zh) * 2014-09-12 2016-09-21 矽品精密工業股份有限公司 基板結構及其製法
KR20170000458A (ko) * 2015-06-23 2017-01-03 삼성전자주식회사 기판 스트립
JP6512610B2 (ja) * 2016-05-20 2019-05-15 大口マテリアル株式会社 多列型半導体装置用配線部材及びその製造方法
US9909862B2 (en) 2016-06-13 2018-03-06 Google Llc Curved array of light-emitting elements for sweeping out an angular range
JP7085328B2 (ja) 2017-09-29 2022-06-16 日東電工株式会社 配線回路基板、その製造方法および撮像装置
JP7359531B2 (ja) * 2018-06-07 2023-10-11 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体パッケージの製造方法
JP7414597B2 (ja) 2020-03-12 2024-01-16 キオクシア株式会社 配線形成方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273243A (ja) * 1994-03-30 1995-10-20 Toshiba Corp 半導体パッケージ
JP3066251B2 (ja) 1994-08-05 2000-07-17 シャープ株式会社 プリント配線基板
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
CN1971899B (zh) * 1997-10-17 2010-05-12 揖斐电株式会社 封装基板
JPH11163022A (ja) 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JPH11177191A (ja) 1997-12-12 1999-07-02 Mitsubishi Electric Corp プリント配線板および多層プリント配線板
JP2000003980A (ja) 1998-04-17 2000-01-07 Sumitomo Metal Electronics Devices Inc 半導体搭載用回路基板及びその製造方法
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP2000353863A (ja) 1999-06-09 2000-12-19 Hitachi Telecom Technol Ltd プリント配線板構造とこのプリント配線板構造の反り防止方法
JP2001210744A (ja) * 2000-01-25 2001-08-03 Nec Corp 回路基板
JP3498732B2 (ja) 2000-06-30 2004-02-16 日本電気株式会社 半導体パッケージ基板及び半導体装置
JP2002033555A (ja) 2000-07-14 2002-01-31 Kyocera Corp 多数個取りセラミック基板
US6429385B1 (en) * 2000-08-08 2002-08-06 Micron Technology, Inc. Non-continuous conductive layer for laminated substrates
JP3546961B2 (ja) * 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP4181778B2 (ja) * 2002-02-05 2008-11-19 ソニー株式会社 配線基板の製造方法
TW564533B (en) * 2002-10-08 2003-12-01 Siliconware Precision Industries Co Ltd Warpage-preventing substrate
CN1276504C (zh) * 2002-10-30 2006-09-20 矽品精密工业股份有限公司 一种防止翘曲现象发生的基板
TWI229574B (en) * 2002-11-05 2005-03-11 Siliconware Precision Industries Co Ltd Warpage-preventing circuit board and method for fabricating the same
JP3841079B2 (ja) 2002-11-12 2006-11-01 日本電気株式会社 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
US20040089470A1 (en) * 2002-11-12 2004-05-13 Nec Corporation Printed circuit board, semiconductor package, base insulating film, and manufacturing method for interconnect substrate
JP2004235601A (ja) * 2002-12-06 2004-08-19 Hitachi Chem Co Ltd 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP4167933B2 (ja) * 2003-04-25 2008-10-22 新光電気工業株式会社 半導体装置用基板
JP4649098B2 (ja) * 2003-07-07 2011-03-09 セイコーエプソン株式会社 配線基板及びその製造方法、半導体装置、電子モジュール並びに電子機器
JP4340578B2 (ja) * 2004-04-09 2009-10-07 富士通株式会社 部品実装基板及び部品実装構造
JP4108643B2 (ja) 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ

Also Published As

Publication number Publication date
TWI299553B (en) 2008-08-01
JP2006216919A (ja) 2006-08-17
CN101673724A (zh) 2010-03-17
TW200639993A (en) 2006-11-16
CN101673724B (zh) 2012-01-11
US20060192287A1 (en) 2006-08-31
KR20060090183A (ko) 2006-08-10
KR100688385B1 (ko) 2007-03-02
CN1819176A (zh) 2006-08-16
US7745736B2 (en) 2010-06-29
CN100438007C (zh) 2008-11-26

Similar Documents

Publication Publication Date Title
JP4768994B2 (ja) 配線基板および半導体装置
JP5117692B2 (ja) 半導体装置の製造方法
JP4108643B2 (ja) 配線基板及びそれを用いた半導体パッケージ
US6784554B2 (en) Semiconductor device and manufacturing method thereof
JP2009049410A (ja) 半導体チップパッケージ、その製造方法及びこれを含む電子素子
JP2004335641A (ja) 半導体素子内蔵基板の製造方法
KR101047485B1 (ko) 전자소자 내장형 인쇄회로기판
CN111696951A (zh) 半导体封装结构及其制造方法
TWI253695B (en) Semiconductor package and fabrication method thereof
CN102843877A (zh) 印刷线路板和用于制造印刷线路板的方法
US20230154868A1 (en) Semiconductor devices with reinforced substrates
JP3841079B2 (ja) 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
CN102473591B (zh) 互连封装结构及制造和使用该互连封装结构的方法
KR101070905B1 (ko) 반도체 패키지용 기판모재 및 이로부터 형성된 단위기판
JP2005268810A (ja) 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
TWI420996B (zh) 印刷電路板及其製造方法
US7517727B2 (en) Method for connection of an integrated circuit to a substrate, and a corresponding circuit arrangement
JP2024075239A (ja) 半導体装置
JP2021197403A (ja) 多層配線基板及び多層配線基板の製造方法
JP2007066942A (ja) 回路基板およびそれを用いた回路装置
JP2008218530A (ja) 回路装置、回路装置の製造方法および半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100716

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110617

R150 Certificate of patent or registration of utility model

Ref document number: 4768994

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140624

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350