CN1276504C - 一种防止翘曲现象发生的基板 - Google Patents

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Abstract

一种不会翘曲的基板。在基板的芯层第一表面及第二表面分别形成多条第一导电迹线及第二导电迹线，以及多条第一非功能性迹线及第二非功能性迹线，其中，第一非功能性迹线具有不同于第二非功能性迹线的布设密度，令第一导电迹线及第一非功能性迹线产生的应力与第二导电迹线及第二非功能性迹线产生的应力抗衡；再有，芯层的第一及第二表面上的导电迹线及非功能性迹线在温度变化下产生彼此抗衡的热应力，同时，敷设至芯层第一表面上的绝缘性材质层所产生的变形与敷设至芯层第二表面上的绝缘性材质层产生的变形相当，能有效避免基板翘曲以维持基板的平坦。

Description

一种防止翘曲现象发生的基板
技术领域
本发明是关于一种半导体封装件用的基板，特别是关于一种用以防止翘曲(Warpage)现象发生的基板。
背景技术
在半导体封装件中，用于芯片承载件(Chip Carrier)的基板，通常具有一芯层(Core Layer)，该芯层是用树脂，如环氧树脂(Epoxy Resin)、聚酰亚胺(Polyimide)树脂、BT(Bismaleimide Trazine)树脂、FR4树脂等材料制成。之后，在芯层的相对上、下表面上各压合至少一铜(Copper)层，铜层经过曝光(Exposing)、显影(Developing)、蚀刻(Etching)等制程，经图案化(Patterning)后，形成多条导电迹线(Conductive Trace)，各导电迹线具有一终端。接着，在芯层的相对上、下表面上敷设拒焊剂(SolderMask)等绝缘性材料，形成一遮覆导电迹线的保护层，同时要使各导电迹线的终端外露出拒焊剂；绝缘性保护层可保护导电迹线免受外界水气、灰尘的侵害。外露的导电迹线的终端可作为焊垫或焊指，在后续封装制程中与导电组件，如焊球(Solder Ball)或焊线(Bonding Wire)焊接。
基板应用在半导体封装制程时，其芯层的上、下表面的作用通常不同，例如，芯层的上表面是用来承载芯片，而芯层的下表面是植接多个如焊球的导电组件与外界电性连接。因此，芯层上表面上的导电迹线的分布与芯层下表面上的导电迹线的分布往往不同。由于铜质导电迹线与拒焊剂的热膨胀系数(Coefficient of Thermal Expansion，CTE)差异很大，在制程中的温度变化下，这种基板结构易造成诸多问题，其中之一即为基板翘曲(Warpage)现象。图5A及图5B即显示一个产生翘曲的基板1，该基板1包括一芯层10；一个由多条铜质导电迹线构成的上金属层11，形成在芯层10的上表面12上；一个由多条铜质导电迹线构成的下金属层13，形成在芯层10的下表面14上；一上拒焊剂层15敷设在上金属层11，以遮盖住导电迹线；以及一下拒焊剂层16敷设至下金属层13，以遮盖住导电迹线。
如图5A所示，当上金属层11的金属(铜)含量少于下金属层13的金属含量时，由于制程中温度的变化，如基板的烘烤(Baking)、封装胶体的固化(Curing)、后续热循环(Thermal Cycle)作业等环境下，上金属层11与下金属层13会产生不同的热应力(Thermal Stress)，使下拒焊剂层16的变形量或收缩量比上拒焊剂层15的变形量或收缩量大，使基板1产生向下弯曲的翘曲现象。
如图5B所示，当上金属层11的金属含量多于下金属层13的金属含量时，基板1在温度变化下会使上拒焊剂层15及上金属层11的一侧产生的变形量或收缩量，比下拒焊剂层16及下金属层13的一侧产生的变形量或收缩量大，使基板1向上弯曲变形而导致翘曲现象。
为解决基板结构中因热膨胀系数差异而造成的翘曲，美国第5,473,119号专利发明了一个吸收应力的基板。如图6所示，该基板2是由一支撑层(Support Layer)或芯层20、一应力减缓层(Stress-RelievingLayer)21及一导电层(Conductive Layer)22构成；该导电层22具有多条导电迹线。该应力减缓层21是用膨胀(Expanded)的聚四氟乙烯(Polytetrafluoroethylene，PTFE)制成，其压缩系数(Compressive Modulus)小于50,000磅/平方英时。其中，膨胀的聚四氟乙烯具高孔性(Porosity)、极低的介电常数(Dielectric Constant)及极低的热膨胀系数。
当一电子组件，如半导体芯片23借助焊块(Solder Bump)24接置在基板2上、并电性连接至导电层22时，在后续制程中温度变化环境下，应力减缓层21能够吸收由半导体芯片23与基板2间的热膨胀系数差异而产生的应力，使焊块24不会受应力作用而产生裂损(Crack)，因而能确保整体结构的完整及电性连接品质。
上述具有应力减缓层21的基板2，虽能避免因热膨胀系数差异所造成的结构损害，然而，在支撑层或芯层20上增设该应力减缓层21，会增加基板2的厚度，令使用该基板2的半导体封装件的尺寸变大，不符合封装结构轻薄短小的发展趋势；再有，应力减缓层21的设置也增加基板2的制程和材料成本，使半导体封装件的生产成本提高。
发明内容
为克服上述现有技术的不足，本发明的主要目的在于提供一种用以防止翘曲(Warpage)现象发生的基板，使布设在基板相对表面上的迹线，在温度变化下所产生的应力能够彼此抗衡，从而能有效避免基板产生翘曲以维持基板的平坦，并能确保使用该基板的封装产品的品质及优良率。
本发明的另一目的在于提供一种防止翘曲现象发生的基板，不会增加基板的厚度及生产成本，使用该基板的封装结构能够实现小尺寸、低成本。
为达到上述目的，本发明的一种防止翘曲现象发生的基板包括：一芯层(Core Layer)，具有一第一表面及一相对的第二表面；多条第一导电迹线(Conductive Trace)及第二导电迹线，分别形成在该芯层的第一表面及第二表面上，各该导电迹线具有一终端；多条第一非功能性迹线及第二非功能性迹线，分别布设在该芯层的第一表面及第二表面上没有形成有该导电迹线的区域，使该第一非功能性迹线具有不同于该第二非功能性迹线的布设密度，使该芯层的第一表面上的第一导电迹线及第一非功能性迹线所产生的应力(Stress)，能够与该芯层的第二表面上的第二导电迹线及第二非功能性迹线所产生的应力抗衡，从而维持该基板的平坦；以及一绝缘性材质层，分别敷设至该芯层的第一表面及第二表面上，遮覆住该导电迹线及该非功能性迹线，使各该导电迹线的终端外露出该绝缘性材质层。
在半导体封装件的制程中使用上述基板，在温度变化(如基板的烘烤、封装胶体的固化及后续热循环作业等)的环境下，以不同密度布设在芯层的第一表面及第二表面上的第一非功能性迹线及第二非功能性迹线，能够使芯层的第一表面上的第一导电迹线及第一非功能性迹线所产生的热应力，与芯层的第二表面上的第二导电迹线及第二非功能性迹线所产生的热应力抗衡，同时，敷设至第一导电迹线及第一非功能性迹线上的绝缘性材质层所产生的变形，与敷设至该第二导电迹线及第二非功能性迹线上的绝缘性材质层所产生的变形相当，从而能有效避免基板翘曲而维持基板的平坦，确保封装成品的品质及优良率。再有，用以防止基板翘曲的第一非功能迹线及第二非功能性迹线，是分别与第一导电迹线及第二导电迹线同时形成，故不会增加基板的厚度及生产成本，使用该基板的封装结构能够实现小尺寸、低成本。
附图说明
为让本发明的上述及其它目的、特征以及优点能更明显易懂，将与较佳实施例，配合附图，详细说明本发明的实施例，附图的内容简述如下：
图1是本发明的基板的剖视图；
图2是显示图1基板的迹线布设的上视图；
图3是显示图1基板的迹线布设的底视图；
图4是使用本发明的基板的半导体封装件的剖视图；
图5A及图5B是现有产生翘曲的基板的剖视图；以及
图6是美国第5,473,119号专利案基板的剖视图。
具体实施方式
实施例
以下即配合图1至图3详细说明本发明的防止翘曲现象发生的基板。
如图1所示，本发明的基板3包括：一芯层30，形成在芯层30相对表面上的第一金属层31及第二金属层32，以及分别敷设在第一金属层31及第二金属层32上的绝缘性材质层33、34。
该芯层30具有一第一表面300及一相对的第二表面301，且由现有树脂材料，如环氧树脂(Epoxy Resin)、聚酰亚胺(Polyimide)树脂、BT(Bismaleimide Trazine)树脂、FR4树脂等材料制成。芯层30的结构及制法属于现有技术，在此不重复说明。
该第一金属层31是一至少压合在芯层30的第一表面300上的铜层31(以相同于第一金属层的标号表示)，采用现有曝光(Exposing)、显影(Developing)、蚀刻等技术，使铜层31图案化(Patterning)，且在芯层30上的预定部位形成多条第一导电迹线35，各第一导电迹线35具有一终端(焊指)350；在芯层30的第一表面300上没有布设第一导电迹线35的区域，形成多条第一非功能性迹线36；该第一非功能性迹线36是假(Dummy)迹线，呈网状(Mesh)方式布设(但不以此为限)，如图2所不。
同理，该第二金属层32是一至少压合在芯层30的第二表面301上的铜层32(以相同于第二金属层的标号表示)图案化，形成多条第二导电迹线37，各第二导电迹线37具有一终端(焊垫)370，在芯层30的第二表面301上没有布设第二导电迹线37的区域，形成多条第二非功能性迹线38；该第二非功能性迹线38是假迹线，呈网状(Mesh)方式布设(但不以此为限)，如图3所示。
当基板3应用在半导体封装制程时，其芯层30的第一表面300及第二表面301的作用通常不同。例如(但不限于此)，芯层30的第一表面300是用以承载芯片(未图标)，而芯层30的第二表面301则得植接多条导电组件如焊球(未图标)以与外界电性连接，因此，第一导电迹线35的分布往往与第二导电迹线37的分布不同，在温度变化(如基板烘烤、封装胶体固化、后续热循环作业等)的环境下，分布不同的第一导电迹线35及第二导电迹线37会因铜含量不均，产生不同的热应力(Thermal stress)而导致基板3的翘曲。有鉴于此，本发明的特征即分别在芯层30的第一表面300及第二表面301上没有布设第一导电迹线35及第二导电迹线37的区域，形成有第一非功能性迹线36及第二非功能性迹线38，其中，第一非功能性迹线36具有不同于第二非功能性迹线38的布设密度，使芯层30的第一表面300上的第一导电迹线35及第一非功能性迹线36产生的热应力，能够与芯层30的第二表面301上的第二导电迹线37及第二非功能性迹线38产生的热应力抗衡，进而维持基板3的平坦；同时，第一导电迹线35及第一非功能性迹线36的用量铜与第二导电迹线37及第二非功能性迹线38的用量铜形成一比例关系，以避免基板3产生翘曲。
再有，用以防止基板3翘曲的第一非功能迹线36及第二非功能性迹线38是分别与第一导电迹线35及第二导电迹线37同时制成，故不会增加基板3的厚度及生产成本，因此使用该基板3的封装结构能够兼顾小尺寸、低成本。
该绝缘性材质层如拒焊剂(Solder Mask)层33、34是分别敷设至芯层30的第一表面300及第二表面301上，以遮覆住第一导电迹线35及第二导电迹线以及第一非功能迹线36与第二非功能性迹线38，令第一导电迹线35的焊指350及第二导电迹线37的焊垫370外露出绝缘性材质层33、34。以拒焊剂层33、34包覆的导电迹线35、37及非功能性迹线36、38，能够避免外界水气或污染物对其的侵害，并可防止后续制程中因导电迹线外露而产生短路(Short Circuit)现象。
当基板3应用在半导体封装制程时，外露的第一导电迹线35的焊指350与焊线(未图标)焊接，而第二导电迹线37的焊垫370是供后续植接焊球或焊块(未图标)之用；例如(但不限于此)，若芯层30的第一表面300是用以承载芯片(未图标)，第一导电迹线35的焊指350可焊接有焊线以电性连接芯片至基板3，而芯层30的第二表面301上的第二导电迹线37的焊垫370，可植接焊球与外界装置如印刷电路板(PrintedCircuit Board，未图标)成电性连接关系。
再有，第一导电迹线35及第一非功能性迹线36使敷设其上的绝缘性材质层33在温度变化下产生的变形，与敷设至第二导电迹线37及第二非功能性迹线38上的绝缘性材质层34产生的变形相当，因而能够避免基板3产生翘曲。
图4显示使用上述基板3的半导体封装件；在此以球栅阵列(BallGrid Array，BGA)半导体封装件为例进行说明，但不以此为限，本发明的基板3也可适用于其它种类的封装结构，如覆晶(Flip-Chip)结构，或作为承载封装件用于电路板，如印刷电路板。
首先，制备上述基板3，该基板3具有一置晶面3a及一相对的植球面3b，其中，置晶面3a是对应于上述芯层30的第一表面300，而植球面3b是对应于芯层30的第二表面301，但不以此为限。通过布设不同密度的第一非功能性迹线36及第二非功能性迹线38，基板3的置晶面3a(含第一导电迹线35、第一非功能性迹线36及绝缘性材质层33)与植球面3b(含第二导电迹线37、第二非功能性迹线38及绝缘性材质层34)，在基板3的制程中的温度变化(如烘烤作业)环境下，能够产生彼此抗衡的热应力，同时，置晶面3a的绝缘性材质层33产生的变形与植球面3b的绝缘性材质层34产生的变形相当，故不会发生基板3翘曲而得维持基板3的平坦。
然后，进行一粘晶(Die Bonding)作业以接置至少一芯片4至基板3的置晶面3a上。接着，进行一焊线(Wire Bonding)作业以形成多条焊线5，如金线(Gold Wire)，该焊线5焊接至外露出绝缘性材质层33的第一导电迹线35的焊指350以及芯片4，以电性连接芯片4至基板3的置晶面3a。
进行一模压(Molding)作业以使用一树脂化合物如环氧树脂等在基板3的置晶面3a上形成一封装胶体(Encapsulant)6，以包覆芯片4及焊线5使其与外界气密隔离，从而免受外界水气、污染物的侵害。
完成模压作业后，进行一固化(Post Molding Curing，PMC)制程，使形成在基板3的置晶面3a上的封装胶体6，在大约175℃的条件下，经过6小时的烘烤而固化(Curing)。在此高温环境下，由于基板3的置晶面3a(含第一导电迹线35及第一非功能性迹线36)与植球面3b(含第二导电迹线37及第二非功能性迹线38)能够产生彼此抗衡的热应力，从而能避免基板3翘曲并维持基板3的平坦。
最后，进行一植球(Ball Implantation)作业，植接多个焊球7在基板3的植球面3b上外露出绝缘性材质层34的第二导电迹线37的焊垫370，使焊球7作为半导体封装件的输入/输出(Input/Output，I/O)端，令芯片4与外界装置，如印刷电路板(未图标)成电性连接关系。
使用上述基板3的半导体封装件，在后续封装件测试或热循环的温度变化环境下，基板3中以不同密度布设的第一非功能性迹线36及第二非功能性迹线38，使基板3的置晶面3a所产生的热应力及绝缘性材质层33的变形，与植球面3b产生的热应力及绝缘性材质层34的变形获得平衡，从而能够确保基板3不会发生翘曲、维持基板3的平坦，增进封装成品的品质及优良率。

Claims (13)

1.一种用以防止翘曲现象发生的基板，其特征在于，该基板包括：
一芯层，具有一第一表面及一相对的第二表面；
多条第一导电迹线及第二导电迹线，分别形成在该芯层的第一表面及第二表面上，各该导电迹线具有一终端；
多条第一非功能性迹线及第二非功能性迹线，分别布设在该芯层的第一表面及第二表面上未形成有该导电迹线的区域，使该第一非功能性迹线具有不同于该第二非功能性迹线的布设密度，令该芯层的第一表面上的第一导电迹线及第一非功能性迹线产生的应力，与该芯层的第二表面上的第二导电迹线及第二非功能性迹线产生的应力抗衡，从而维持该基板的平坦；以及
一绝缘性材质层，分别敷设至该芯层的第一表面及第二表面上，以遮覆住该导电迹线及该非功能性迹线，令各该导电迹线的终端外露出该绝缘性材质层。
2.如权利要求1所述的基板，其特征在于，该芯层是由环氧树脂、聚酰亚胺树脂、BT树脂或FR4树脂制成。
3.如权利要求1所述的基板，其特征在于，该导电迹线及非功能性迹线是用铜制成。
4.如权利要求1所述的基板，其特征在于，该非功能性迹线是假迹线。
5.如权利要求1所述的基板，其特征在于，该非功能性迹线是呈网状方式布设的。
6.如权利要求1所述的基板，其特征在于，该第一导电迹线的分布与第二导电迹线的分布不同。
7.如权利要求1所述的基板，其特征在于，该第一导电迹线及第一非功能性迹线使敷设其上的绝缘性材质层，在温度变化下产生的变形与敷设至该第二导电迹线及第二非功能性迹线上的绝缘性材质层产生的变形相当，因而可避免该基板产生翘曲。
8.如权利要求3所述的基板，其特征在于，该第一导电迹线及第一非功能性迹线的用铜量，与该第二导电迹线及第二非功能性迹线的用铜量成一比例关系。
9.如权利要求1所述的基板，其特征在于，该绝缘性材质层是拒焊剂层。
10.如权利要求1所述的基板，其特征在于，该导电迹线的终端是供植接焊球之用。
11.如权利要求1所述的基板，其特征在于，该导电迹线的终端是供植接焊块之用。
12.如权利要求1所述的基板，其特征在于，该第一导电迹线的终端是供焊接焊线之用，而该第二导电迹线的终端是供植接焊球之用。
13.如权利要求1所述的基板，其特征在于，该第一导电迹线的终端是供植接焊球之用，而该第二导电迹线的终端是供焊接焊线之用。
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