JP2002313979A - インタポーザおよび電子回路装置 - Google Patents
インタポーザおよび電子回路装置Info
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Abstract
(57)【要約】
【課題】実装基板へのマウント後に行うリフローにおい
ても、反りを発生せず、薄型の電子回路装置を実現する
ことが可能なインタポーザおよび電子回路装置を提供す
る。 【解決手段】電子回路が内蔵された半導体チップ２０を
有する電子回路装置であって、半導体チップ２０を搭載
する搭載面を有し、搭載面の外周部に突起している外縁
部を有する基板１０と、基板１０の搭載面上に、半導体
チップ２０の端子２１に接続するために形成された第１
接続端子１１と、電子回路に接続する端子を有し、第１
接続端子１１に端子２１が接続するように基板１０上に
搭載された半導体チップ２０と、外縁部内部の基板１０
上に設けられた補強用樹脂４０とを有する。
ても、反りを発生せず、薄型の電子回路装置を実現する
ことが可能なインタポーザおよび電子回路装置を提供す
る。 【解決手段】電子回路が内蔵された半導体チップ２０を
有する電子回路装置であって、半導体チップ２０を搭載
する搭載面を有し、搭載面の外周部に突起している外縁
部を有する基板１０と、基板１０の搭載面上に、半導体
チップ２０の端子２１に接続するために形成された第１
接続端子１１と、電子回路に接続する端子を有し、第１
接続端子１１に端子２１が接続するように基板１０上に
搭載された半導体チップ２０と、外縁部内部の基板１０
上に設けられた補強用樹脂４０とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、半導体チ
ップを実装するフレキシブル（可撓性）なインタポー
ザ、および当該インタポーザに半導体チップを実装した
電子回路装置に関する。
ップを実装するフレキシブル（可撓性）なインタポー
ザ、および当該インタポーザに半導体チップを実装した
電子回路装置に関する。
【０００２】
【従来の技術】デジタルビデオカメラ、デジタル携帯電
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
【０００３】従来、半導体装置のパッケージ形態として
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けたスルーホ
ールにリード線を挿入して実装するリード挿入型（ＴＨ
Ｄ：Through Hall Mount Device ）や、ＱＦＰ（Quad F
lat Package ）あるいはＴＣＰ（Tape Carrier Packag
e）などのリード端子を基板の表面にハンダ付けして実
装する表面実装型（ＳＭＤ：Surface Mount Device）が
用いられてきた。さらに、装置の小型化、高密度化のた
めに、パッケージサイズを半導体チップの大きさに限り
なく近づけたチップサイズパッケージ（ＣＳＰ：Chip S
ize Package 、ＦＢＧＡ（Fine-Pitch BGA）とも呼ばれ
る）と呼ばれるパッケージ形態へと移行してきた。
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けたスルーホ
ールにリード線を挿入して実装するリード挿入型（ＴＨ
Ｄ：Through Hall Mount Device ）や、ＱＦＰ（Quad F
lat Package ）あるいはＴＣＰ（Tape Carrier Packag
e）などのリード端子を基板の表面にハンダ付けして実
装する表面実装型（ＳＭＤ：Surface Mount Device）が
用いられてきた。さらに、装置の小型化、高密度化のた
めに、パッケージサイズを半導体チップの大きさに限り
なく近づけたチップサイズパッケージ（ＣＳＰ：Chip S
ize Package 、ＦＢＧＡ（Fine-Pitch BGA）とも呼ばれ
る）と呼ばれるパッケージ形態へと移行してきた。
【０００４】さらなる装置の小型化、高密度化を実現す
るために、裸の半導体チップ（ベアチップ）を実装基板
に実装する方法が開発された。ベアチップ実装技術に
は、半導体チップを電極形成面を上面にして実装基板上
にダイボンドし、その後ワイヤボンディングにより半導
体チップ電極と実装基板電極を電気的に接続するＣＯＢ
（Chip On Board ）形態と、チップ電極に予めバンプ
（突起電極）を形成しておき、バンプ形成面を実装基板
に向けるフェースダウン方式で、バンプにより半導体チ
ップ電極と実装基板電極を電気的かつ機械的に接続する
フリップチップ形態とがある。
るために、裸の半導体チップ（ベアチップ）を実装基板
に実装する方法が開発された。ベアチップ実装技術に
は、半導体チップを電極形成面を上面にして実装基板上
にダイボンドし、その後ワイヤボンディングにより半導
体チップ電極と実装基板電極を電気的に接続するＣＯＢ
（Chip On Board ）形態と、チップ電極に予めバンプ
（突起電極）を形成しておき、バンプ形成面を実装基板
に向けるフェースダウン方式で、バンプにより半導体チ
ップ電極と実装基板電極を電気的かつ機械的に接続する
フリップチップ形態とがある。
【０００５】上記のフリップチップ形態において、半導
体チップにバンプを形成する方法は、大きく分けて金な
どのスタッドバンプ方式とはんだバンプ方式がある。ス
タッドバンプは、金ワイヤなどを用いたワイヤボンディ
ングにより半導体チップ上に形成され、一方はんだバン
プはメッキ方式、蒸着方式、ボール転写方式などにより
形成される。
体チップにバンプを形成する方法は、大きく分けて金な
どのスタッドバンプ方式とはんだバンプ方式がある。ス
タッドバンプは、金ワイヤなどを用いたワイヤボンディ
ングにより半導体チップ上に形成され、一方はんだバン
プはメッキ方式、蒸着方式、ボール転写方式などにより
形成される。
【０００６】上記のスタッドバンプ方式などにより形成
されたバンプを有する半導体チップを、ベアチップ状態
で異方性導電フィルムを用いて実装基板上に実装する方
法が開発されている。
されたバンプを有する半導体チップを、ベアチップ状態
で異方性導電フィルムを用いて実装基板上に実装する方
法が開発されている。
【０００７】図１１は、上記の実装方法により製造され
た電子回路装置の断面図である。フレキシブル（可撓
性）な絶縁性基板１００の一方の面上に接続端子１１が
形成され、他方の面上に外部接続端子１２が形成されて
おり、上記の絶縁性基板１００、接続端子１１、外部接
続端子１２からいわゆるファンアウトタイプのインタポ
ーザ１ａが構成されている。ここで、インタポーザと
は、半導体チップを搭載し、半導体チップとマザーボー
ド（実装基板）との間に介在する中間実装基板をいう。
半導体チップ２０に形成された金スタッドバンプなどの
バンプ２１が、接続端子１１に接続するように、異方性
導電フィルム３を介して実装されている。
た電子回路装置の断面図である。フレキシブル（可撓
性）な絶縁性基板１００の一方の面上に接続端子１１が
形成され、他方の面上に外部接続端子１２が形成されて
おり、上記の絶縁性基板１００、接続端子１１、外部接
続端子１２からいわゆるファンアウトタイプのインタポ
ーザ１ａが構成されている。ここで、インタポーザと
は、半導体チップを搭載し、半導体チップとマザーボー
ド（実装基板）との間に介在する中間実装基板をいう。
半導体チップ２０に形成された金スタッドバンプなどの
バンプ２１が、接続端子１１に接続するように、異方性
導電フィルム３を介して実装されている。
【０００８】図１２は、上記のバンプ２１と接続端子１
１の接続部分を拡大した断面図である。異方性導電フィ
ルム３は、例えばエポキシ樹脂などの熱硬化性樹脂から
なる樹脂バインダ３０中に導電性ボール３１を分散し
て、フィルム状に加工したものであり、バンプ２１と接
続端子１１により押しつぶすと、異方性導電フィルム中
の導電性ボール３１がバンプ２１および接続端子１１の
表面に接触して、電極間を電気的に接続することができ
る。さらに、バンプ２１と接続端子１１間の電気的接続
が得られた状態で、樹脂バインダ３０が固化されてお
り、バンプ２１と接続端子１１を包囲しながら、インタ
ポーザ１ａと半導体チップ２０とが固着されている。
１の接続部分を拡大した断面図である。異方性導電フィ
ルム３は、例えばエポキシ樹脂などの熱硬化性樹脂から
なる樹脂バインダ３０中に導電性ボール３１を分散し
て、フィルム状に加工したものであり、バンプ２１と接
続端子１１により押しつぶすと、異方性導電フィルム中
の導電性ボール３１がバンプ２１および接続端子１１の
表面に接触して、電極間を電気的に接続することができ
る。さらに、バンプ２１と接続端子１１間の電気的接続
が得られた状態で、樹脂バインダ３０が固化されてお
り、バンプ２１と接続端子１１を包囲しながら、インタ
ポーザ１ａと半導体チップ２０とが固着されている。
【０００９】上記の電子回路装置の製造方法について説
明する。まず、図１３（ａ）に示すように、フレキシブ
ル（可撓性）な絶縁性基板１００の一方の面上に接続端
子１１が形成され、他方の面上に外部接続端子１２が形
成されているインタポーザ１ａを、予め外部接続端子１
２部分に開口部を有する樹脂シートＳを介して、接続端
子１１が形成された面を上面にして基台Ｐ上に保持す
る。次に、接続端子１１上に異方性導電フィルム３を設
ける。次に、バンプ２１が形成された半導体チップ２０
を、バンプ２１と接続端子１１とを位置合わせして、異
方性導電フィルム３上に戴置する。
明する。まず、図１３（ａ）に示すように、フレキシブ
ル（可撓性）な絶縁性基板１００の一方の面上に接続端
子１１が形成され、他方の面上に外部接続端子１２が形
成されているインタポーザ１ａを、予め外部接続端子１
２部分に開口部を有する樹脂シートＳを介して、接続端
子１１が形成された面を上面にして基台Ｐ上に保持す
る。次に、接続端子１１上に異方性導電フィルム３を設
ける。次に、バンプ２１が形成された半導体チップ２０
を、バンプ２１と接続端子１１とを位置合わせして、異
方性導電フィルム３上に戴置する。
【００１０】次に、図１３（ｂ）に示すように、ヒータ
ヘッドＨにより半導体チップ２０の上面から加圧および
加熱して、異方性導電フィルム３を介してバンプ２１と
接続端子１１とを電気的に接続させ、半導体チップ２０
を仮圧着する。このとき、インタポーザ１ａは、固定の
ため、基台Ｐにより真空吸着されている。
ヘッドＨにより半導体チップ２０の上面から加圧および
加熱して、異方性導電フィルム３を介してバンプ２１と
接続端子１１とを電気的に接続させ、半導体チップ２０
を仮圧着する。このとき、インタポーザ１ａは、固定の
ため、基台Ｐにより真空吸着されている。
【００１１】次に、図１４（ｃ）に示すように、半導体
チップ２０の上面とヒータヘッドＨの加熱面との間にテ
フロン（登録商標）系テープＴを介在させながら、半導
体チップ２０の上面から加熱して異方性導電フィルム３
を固化させて、半導体チップ２０を絶縁性基板１００上
に固着する。
チップ２０の上面とヒータヘッドＨの加熱面との間にテ
フロン（登録商標）系テープＴを介在させながら、半導
体チップ２０の上面から加熱して異方性導電フィルム３
を固化させて、半導体チップ２０を絶縁性基板１００上
に固着する。
【００１２】ヒータヘッドＨによる加熱および加圧が終
了すると、図１４（ｄ）に示すように、フリップチップ
実装されたＣＳＰ形態の電子回路装置が形成される。
了すると、図１４（ｄ）に示すように、フリップチップ
実装されたＣＳＰ形態の電子回路装置が形成される。
【００１３】上記の電子回路装置は、最終的にインタポ
ーザ１ａの外部端子１２とマザーボードに印刷されたハ
ンダを介して、リフローにて接続されることとなる。
ーザ１ａの外部端子１２とマザーボードに印刷されたハ
ンダを介して、リフローにて接続されることとなる。
【００１４】上記のように、一般に薄いインタポーザ１
ａに熱硬化性樹脂である異方性導電フィルム３を介して
フリップチップ実装する方法においては、異方性導電フ
ィルム３の加熱および加圧後に異方性導電フィルム３自
体の熱硬化収縮が起こり、線膨張係数の異なる異方性導
電フィルム３と絶縁性基板１００間で応力が発生するた
め、インタポーザ裏面側より、インタポーザ１ａを基体
Ｐにより真空吸着させて、インタポーザ１ａの絶縁性基
板１００が異方性導電フィルム３の熱硬化収縮で異方性
導電フィルム３側に引っ張られることを阻止することに
より、反りを抑制している。
ａに熱硬化性樹脂である異方性導電フィルム３を介して
フリップチップ実装する方法においては、異方性導電フ
ィルム３の加熱および加圧後に異方性導電フィルム３自
体の熱硬化収縮が起こり、線膨張係数の異なる異方性導
電フィルム３と絶縁性基板１００間で応力が発生するた
め、インタポーザ裏面側より、インタポーザ１ａを基体
Ｐにより真空吸着させて、インタポーザ１ａの絶縁性基
板１００が異方性導電フィルム３の熱硬化収縮で異方性
導電フィルム３側に引っ張られることを阻止することに
より、反りを抑制している。
【００１５】
【発明が解決しようとする課題】しかしながら、図１５
に示すように、マザーボード５０のはんだ５１とインタ
ポーザ１ａの外部接続端子１２とを接続させる際、２２
０℃〜２６０℃の温度でリフロー加熱させるため、その
熱エネルギーで、強制的に真空吸着で引っ張られ緩和さ
れていた硬化後の異方性導電フィルム３と絶縁性基板１
００間の残留応力が開放され、絶縁性基板１００が反っ
てしまうという問題があった。
に示すように、マザーボード５０のはんだ５１とインタ
ポーザ１ａの外部接続端子１２とを接続させる際、２２
０℃〜２６０℃の温度でリフロー加熱させるため、その
熱エネルギーで、強制的に真空吸着で引っ張られ緩和さ
れていた硬化後の異方性導電フィルム３と絶縁性基板１
００間の残留応力が開放され、絶縁性基板１００が反っ
てしまうという問題があった。
【００１６】上記のマザーボード５０への実装後の反り
が大きい場合には、インタポーザ１ａの外部接続端子１
２とマザーボード５０のはんだ５１との接続不良が起こ
ることがあるという問題もある。
が大きい場合には、インタポーザ１ａの外部接続端子１
２とマザーボード５０のはんだ５１との接続不良が起こ
ることがあるという問題もある。
【００１７】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、実装基板へのマウント後に行うリ
フローにおいても、反りを発生せず、薄型の電子回路装
置を実現することが可能なインタポーザおよび電子回路
装置を提供することを目的とする。
であり、その目的は、実装基板へのマウント後に行うリ
フローにおいても、反りを発生せず、薄型の電子回路装
置を実現することが可能なインタポーザおよび電子回路
装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のインタポーザは、電子素子を搭載し、該電
子素子と実装基板との間に介在させるインタポーザであ
って、前記電子素子を搭載する面に、前記電子素子を押
さえるとともに熱による反りを防止する補強用樹脂をせ
き止めるための外縁部が形成されている。
め、本発明のインタポーザは、電子素子を搭載し、該電
子素子と実装基板との間に介在させるインタポーザであ
って、前記電子素子を搭載する面に、前記電子素子を押
さえるとともに熱による反りを防止する補強用樹脂をせ
き止めるための外縁部が形成されている。
【００１９】前記外縁部は、電子素子を搭載する部位を
化学的処理により溶解させることにより形成される。
化学的処理により溶解させることにより形成される。
【００２０】前記電子素子は下面に端子を有する半導体
チップであり、前記搭載面には、かかる半導体チップの
端子と接続する第１の接続端子が設けられている。
チップであり、前記搭載面には、かかる半導体チップの
端子と接続する第１の接続端子が設けられている。
【００２１】前記搭載面と異なる面には、前記第１の接
続端子の位置よりも外側に、前記実装基板の端子に接続
するための第２の接続端子が設けられている。
続端子の位置よりも外側に、前記実装基板の端子に接続
するための第２の接続端子が設けられている。
【００２２】前記外縁部は、前記電子素子の外周を囲繞
するものであって、その隅角部が肉厚に形成されてい
る。
するものであって、その隅角部が肉厚に形成されてい
る。
【００２３】例えば、インタポーザは、熱可塑性基板か
らなる。
らなる。
【００２４】上記の本発明のインタポーザによれば、電
子素子を搭載する面に、電子素子を押さえるとともに熱
による反りを防止する補強用樹脂をせき止めるための外
縁部が形成されていることから、例えば、本発明のイン
タポーザに電子素子が搭載された電子回路装置を実装基
板へ所定の熱をかけて実装する場合においても、その熱
によって働くインタポーザへの応力が補強用樹脂により
相殺され、応力によるインタポーザの反りが抑制され
て、実装基板との正常な接続を維持したまま実装され
る。
子素子を搭載する面に、電子素子を押さえるとともに熱
による反りを防止する補強用樹脂をせき止めるための外
縁部が形成されていることから、例えば、本発明のイン
タポーザに電子素子が搭載された電子回路装置を実装基
板へ所定の熱をかけて実装する場合においても、その熱
によって働くインタポーザへの応力が補強用樹脂により
相殺され、応力によるインタポーザの反りが抑制され
て、実装基板との正常な接続を維持したまま実装され
る。
【００２５】さらに、上記の目的を達成するため、本発
明の電子回路装置は、電子回路が内蔵された半導体チッ
プを有する電子回路装置であって、前記半導体チップを
搭載する搭載面を有し、前記搭載面の外周部に突起して
いる外縁部を有する基板と、前記基板の前記搭載面上
に、前記半導体チップの端子に接続するために形成され
た第１接続端子と、前記電子回路に接続する端子を有
し、前記第１接続端子に前記端子が接続するように前記
基板上に搭載された前記半導体チップと、前記外縁部内
部の前記基板上に設けられた補強用樹脂とを有する。
明の電子回路装置は、電子回路が内蔵された半導体チッ
プを有する電子回路装置であって、前記半導体チップを
搭載する搭載面を有し、前記搭載面の外周部に突起して
いる外縁部を有する基板と、前記基板の前記搭載面上
に、前記半導体チップの端子に接続するために形成され
た第１接続端子と、前記電子回路に接続する端子を有
し、前記第１接続端子に前記端子が接続するように前記
基板上に搭載された前記半導体チップと、前記外縁部内
部の前記基板上に設けられた補強用樹脂とを有する。
【００２６】前記基板の他方の面上に形成された第２接
続端子をさらに有する。
続端子をさらに有する。
【００２７】前記第２接続端子は、前記第１接続端子よ
りも外側における前記基板の他方の面上に形成されてい
る。
りも外側における前記基板の他方の面上に形成されてい
る。
【００２８】所定の回路パターンを有し、当該回路パタ
ーンに前記第２接続端子が接続されている実装基板をさ
らに有する。
ーンに前記第２接続端子が接続されている実装基板をさ
らに有する。
【００２９】前記半導体チップの端子と前記第１接続端
子とが異方性導電樹脂を介して接合されている。
子とが異方性導電樹脂を介して接合されている。
【００３０】前記外縁部は、前記基板の隅角部において
他の部分よりも肉厚に形成されている。
他の部分よりも肉厚に形成されている。
【００３１】前記基板は熱可塑性基板である。
【００３２】上記の本発明の電子回路装置によれば、半
導体チップが搭載された基板の外周部には、突起してい
る外縁部を有し、当該外縁部内部の基板上には、基板の
反りを防止するための補強用樹脂が設けられていること
から、本発明の電子回路装置を実装基板へ所定の熱をか
けて実装する場合において、その熱によって基板へ働く
応力が補強用樹脂により相殺され、応力による基板の反
りが抑制されて、実装基板との正常な接続を維持したま
ま実装される。
導体チップが搭載された基板の外周部には、突起してい
る外縁部を有し、当該外縁部内部の基板上には、基板の
反りを防止するための補強用樹脂が設けられていること
から、本発明の電子回路装置を実装基板へ所定の熱をか
けて実装する場合において、その熱によって基板へ働く
応力が補強用樹脂により相殺され、応力による基板の反
りが抑制されて、実装基板との正常な接続を維持したま
ま実装される。
【００３３】
【発明の実施の形態】以下に、本発明のインタポーザお
よび電子回路装置の実施の形態について、図面を参照し
て説明する。
よび電子回路装置の実施の形態について、図面を参照し
て説明する。
【００３４】図１は、本実施形態に係る電子回路装置の
断面図である。フレキシブル（可撓性）な絶縁性基板１
０は、例えば膜厚４０μｍ程度の半導体チップ搭載部を
有し、絶縁性基板１０の外周部には、例えば１５０μｍ
程度突起している外縁部１０ａを有している。
断面図である。フレキシブル（可撓性）な絶縁性基板１
０は、例えば膜厚４０μｍ程度の半導体チップ搭載部を
有し、絶縁性基板１０の外周部には、例えば１５０μｍ
程度突起している外縁部１０ａを有している。
【００３５】絶縁性基板１０の一方の面上には、半導体
チップ２０に接続するための接続端子１１が形成され、
他方の面上に外部接続端子１２が形成されている。外部
接続端子１２は、半導体チップ搭載部分の外側における
他方の面上に形成されており、上記の絶縁性基板１０、
接続端子１１、外部接続端子１２からいわゆるファンア
ウトタイプのインタポーザ１が構成されている。ここ
で、インタポーザとは、半導体チップを搭載し、半導体
チップとマザーボード（実装基板）との間に介在する中
間実装基板をいう。
チップ２０に接続するための接続端子１１が形成され、
他方の面上に外部接続端子１２が形成されている。外部
接続端子１２は、半導体チップ搭載部分の外側における
他方の面上に形成されており、上記の絶縁性基板１０、
接続端子１１、外部接続端子１２からいわゆるファンア
ウトタイプのインタポーザ１が構成されている。ここ
で、インタポーザとは、半導体チップを搭載し、半導体
チップとマザーボード（実装基板）との間に介在する中
間実装基板をいう。
【００３６】上記のインタポーザ１上には、金スタッド
バンプなどのバンプ２１が形成された半導体チップ２０
が、接続端子１１にバンプ２１が接続するように、異方
性導電フィルム３を介して実装されている。
バンプなどのバンプ２１が形成された半導体チップ２０
が、接続端子１１にバンプ２１が接続するように、異方
性導電フィルム３を介して実装されている。
【００３７】外縁部１０ａ内部のインタポーザ１上に
は、絶縁性基板１０の反りを防止するための補強用樹脂
４０が設けられている。補強用樹脂４０は、例えば、バ
インダ樹脂としてエポキシ樹脂とフェノール樹脂が４０
〜５０重量％、着色顔料としてカーボンブラックが１重
量％以下、体質顔料として二酸化珪素が５０〜６０重量
％、添加剤としてシリコーン系添加剤およびその他の添
加剤が５重量％以下含有されているものを使用する。ま
た、上記の補強用樹脂４０は、例えば、線膨張係数が
（４．０±０．８）×１０-15 ℃-1程度であり、ガラス
転移温度が２５±５℃程度であることが好ましい。
は、絶縁性基板１０の反りを防止するための補強用樹脂
４０が設けられている。補強用樹脂４０は、例えば、バ
インダ樹脂としてエポキシ樹脂とフェノール樹脂が４０
〜５０重量％、着色顔料としてカーボンブラックが１重
量％以下、体質顔料として二酸化珪素が５０〜６０重量
％、添加剤としてシリコーン系添加剤およびその他の添
加剤が５重量％以下含有されているものを使用する。ま
た、上記の補強用樹脂４０は、例えば、線膨張係数が
（４．０±０．８）×１０-15 ℃-1程度であり、ガラス
転移温度が２５±５℃程度であることが好ましい。
【００３８】図２は、上記の絶縁性基板１０の平面図を
示す。図２に示すように、絶縁性基板１０は、絶縁性基
板１０の角における外縁部１０ａの厚みが他の部分に比
して大きく形成されている。これは、異方性導電フィル
ム３と絶縁性基板１０との線膨張係数の差により、絶縁
性基板１０が反る場合には、その角部分が特に応力がか
かりやすいため、この部分の外縁部の厚みを大きくする
ことにより反りを防止することとしているものである。
上記の外縁部１０ａは、外縁部１０ａと同等の厚みを有
する絶縁性基板１０に、エッチング等の化学的処理を施
して形成される。
示す。図２に示すように、絶縁性基板１０は、絶縁性基
板１０の角における外縁部１０ａの厚みが他の部分に比
して大きく形成されている。これは、異方性導電フィル
ム３と絶縁性基板１０との線膨張係数の差により、絶縁
性基板１０が反る場合には、その角部分が特に応力がか
かりやすいため、この部分の外縁部の厚みを大きくする
ことにより反りを防止することとしているものである。
上記の外縁部１０ａは、外縁部１０ａと同等の厚みを有
する絶縁性基板１０に、エッチング等の化学的処理を施
して形成される。
【００３９】図３は、上記のバンプ２１と接続端子１１
の接続部分を拡大した断面図である。異方性導電フィル
ム３は、例えばエポキシ樹脂などの熱硬化性樹脂からな
る樹脂バインダ３０中に導電性ボール３１を分散して、
フィルム状に加工したものであり、バンプ２１と接続端
子１１により押しつぶすと、異方性導電フィルム中の導
電性ボール３１がバンプ２１および接続端子１１の表面
に接触して、電極間を電気的に接続することができる。
さらに、バンプ２１と接続端子１１間の電気的接続が得
られた状態で、樹脂バインダ３０が固化されており、バ
ンプ２１と接続端子１１を包囲しながら、インタポーザ
１と半導体チップ２０とが固着されている。
の接続部分を拡大した断面図である。異方性導電フィル
ム３は、例えばエポキシ樹脂などの熱硬化性樹脂からな
る樹脂バインダ３０中に導電性ボール３１を分散して、
フィルム状に加工したものであり、バンプ２１と接続端
子１１により押しつぶすと、異方性導電フィルム中の導
電性ボール３１がバンプ２１および接続端子１１の表面
に接触して、電極間を電気的に接続することができる。
さらに、バンプ２１と接続端子１１間の電気的接続が得
られた状態で、樹脂バインダ３０が固化されており、バ
ンプ２１と接続端子１１を包囲しながら、インタポーザ
１と半導体チップ２０とが固着されている。
【００４０】上記の電子回路装置の製造方法について説
明する。まず、図４（ａ）に示すように、フレキシブル
（可撓性）な絶縁性基板１０上の一方の面上に接続端子
１１が形成され、他方の面上に外部接続端子１２が形成
されているインタポーザ１を、予め外部接続端子１２部
分に開口部を有する樹脂シートＳを介して、接続端子１
１が形成された面を上面にして基台Ｐ上に保持する。次
に、接続端子１１上に異方性導電フィルム３を設ける。
次に、バンプ２１が形成された半導体チップ２０を、バ
ンプ２１と接続端子１１とを位置合わせして、異方性導
電フィルム３上に戴置する。
明する。まず、図４（ａ）に示すように、フレキシブル
（可撓性）な絶縁性基板１０上の一方の面上に接続端子
１１が形成され、他方の面上に外部接続端子１２が形成
されているインタポーザ１を、予め外部接続端子１２部
分に開口部を有する樹脂シートＳを介して、接続端子１
１が形成された面を上面にして基台Ｐ上に保持する。次
に、接続端子１１上に異方性導電フィルム３を設ける。
次に、バンプ２１が形成された半導体チップ２０を、バ
ンプ２１と接続端子１１とを位置合わせして、異方性導
電フィルム３上に戴置する。
【００４１】次に、図４（ｂ）に示すように、ヒータヘ
ッドＨにより半導体チップ２０の上面から加圧および加
熱して、異方性導電フィルム３を介してバンプ２１と接
続端子１１とを電気的に接続させ、半導体チップ２０を
仮圧着する。このとき、インタポーザ１は、固定のた
め、基台Ｐにより真空吸着されている。
ッドＨにより半導体チップ２０の上面から加圧および加
熱して、異方性導電フィルム３を介してバンプ２１と接
続端子１１とを電気的に接続させ、半導体チップ２０を
仮圧着する。このとき、インタポーザ１は、固定のた
め、基台Ｐにより真空吸着されている。
【００４２】次に、図５（ｃ）に示すように、半導体チ
ップ２０の上面とヒータヘッドＨの加熱面との間にテフ
ロン系テープＴを介在させながら、半導体チップ２０の
上面から加熱して異方性導電フィルム３を固化させて、
半導体チップ２０をインタポーザ１上に固着する。
ップ２０の上面とヒータヘッドＨの加熱面との間にテフ
ロン系テープＴを介在させながら、半導体チップ２０の
上面から加熱して異方性導電フィルム３を固化させて、
半導体チップ２０をインタポーザ１上に固着する。
【００４３】ヒータヘッドＨによる加熱および加圧が終
了すると、図５（ｄ）に示すように、フリップチップ実
装されたＣＳＰ形態の電子回路装置が形成される。
了すると、図５（ｄ）に示すように、フリップチップ実
装されたＣＳＰ形態の電子回路装置が形成される。
【００４４】次に、図６（ｅ）に示すように、外縁部１
０ａ内部のインタポーザ１上に、半導体チップ１０に接
するようにして、絶縁性基板１０の反りを防止するため
の補強用樹脂４０を塗布し、熱硬化させることにより、
本実施形態に係る電子回路装置が形成される。
０ａ内部のインタポーザ１上に、半導体チップ１０に接
するようにして、絶縁性基板１０の反りを防止するため
の補強用樹脂４０を塗布し、熱硬化させることにより、
本実施形態に係る電子回路装置が形成される。
【００４５】上記のようにして形成された電子回路装置
は、電子回路装置の機能テストを行い、機能テストにお
いて良品と判定された電子回路装置のＩＣチップにセキ
ュリティのためのプログラムの書き込みが行われる。
は、電子回路装置の機能テストを行い、機能テストにお
いて良品と判定された電子回路装置のＩＣチップにセキ
ュリティのためのプログラムの書き込みが行われる。
【００４６】上記のようにして機能テストおよびプログ
ラム書き込み工程を通過した電子回路装置は、図６
（ｆ）に示すように、マザーボード５０のはんだ５１と
インタポーザ１の外部接続端子１２とを、２２０℃〜２
６０℃の温度でリフロー加熱させて接続させることによ
り、マザーボード５０上に実装されて使用されることに
なる。上記のリフロー・はんだ付けの際には、その熱エ
ネルギーで、それまで基台Ｐにより強制的に真空吸着で
引っ張られ緩和されていた硬化後の異方性導電フィルム
３と絶縁性基板１０間の残留応力が開放される。本実施
形態に係る電子回路装置では、絶縁性基板１０の反りを
防止するための補強用樹脂４０が設けられていることか
ら、本発明の電子回路装置をマザーボード５０へ所定の
熱をかけて実装する場合において、その熱によって絶縁
性基板１０へ働く応力が補強用樹脂４０により相殺さ
れ、応力による絶縁性基板１００の反りが抑制されて、
インタポーザ１の外部接続端子１２とマザーボード５０
のはんだ５１との正常な接続が維持されることとなる。
ラム書き込み工程を通過した電子回路装置は、図６
（ｆ）に示すように、マザーボード５０のはんだ５１と
インタポーザ１の外部接続端子１２とを、２２０℃〜２
６０℃の温度でリフロー加熱させて接続させることによ
り、マザーボード５０上に実装されて使用されることに
なる。上記のリフロー・はんだ付けの際には、その熱エ
ネルギーで、それまで基台Ｐにより強制的に真空吸着で
引っ張られ緩和されていた硬化後の異方性導電フィルム
３と絶縁性基板１０間の残留応力が開放される。本実施
形態に係る電子回路装置では、絶縁性基板１０の反りを
防止するための補強用樹脂４０が設けられていることか
ら、本発明の電子回路装置をマザーボード５０へ所定の
熱をかけて実装する場合において、その熱によって絶縁
性基板１０へ働く応力が補強用樹脂４０により相殺さ
れ、応力による絶縁性基板１００の反りが抑制されて、
インタポーザ１の外部接続端子１２とマザーボード５０
のはんだ５１との正常な接続が維持されることとなる。
【００４７】図７に、上記のようにして形成された複数
の本実施形態に係る電子回路装置において、各工程にお
ける絶縁性基板１０の反り量を測定した結果を示す。図
７の横軸において、ＥＣ後とは、図６（ｅ）に示した補
強用樹脂を埋めて熱硬化させた後を示し、ＦＣ後とは、
上述した電子回路装置の機能テスト後を示し、ＫＭ後と
は、ＩＣチップにセキュリティのためのプログラムの書
き込み後を示し、リフロー後とは、電子回路装置をリフ
ローにてマザーボード５０へ実装後を示している。図７
に示すように、電子回路装置の反りの規格の上限ＵＳＬ
および下限ＬＳＬは通常要求される値をとってあり、規
格の上限ＵＳＬは８０μｍ、規格の下限ＬＳＬは０ｍｍ
としてある。また、Ｘは、反り量の正規分布のセンター
値を示し、σは標準偏差を示している。
の本実施形態に係る電子回路装置において、各工程にお
ける絶縁性基板１０の反り量を測定した結果を示す。図
７の横軸において、ＥＣ後とは、図６（ｅ）に示した補
強用樹脂を埋めて熱硬化させた後を示し、ＦＣ後とは、
上述した電子回路装置の機能テスト後を示し、ＫＭ後と
は、ＩＣチップにセキュリティのためのプログラムの書
き込み後を示し、リフロー後とは、電子回路装置をリフ
ローにてマザーボード５０へ実装後を示している。図７
に示すように、電子回路装置の反りの規格の上限ＵＳＬ
および下限ＬＳＬは通常要求される値をとってあり、規
格の上限ＵＳＬは８０μｍ、規格の下限ＬＳＬは０ｍｍ
としてある。また、Ｘは、反り量の正規分布のセンター
値を示し、σは標準偏差を示している。
【００４８】図７に示すように、各工程における反り量
のセンター値Ｘからの３σの範囲内、Ｘ＋３σおよびＸ
−３σのグラフは全て、１０μｍ〜４０μｍと非常に小
さい範囲内に収まっていることがわかる。ここで、セン
ター値Ｘからの３σの範囲は、この領域に９９．７％の
電子回路措置が分布していることを示していることか
ら、本実施形態に係る電子回路装置の絶縁性基板１０の
反り量は、非常に少なく、ほぼ全ての電子回路装置が規
格値を満足していることが確認できる。
のセンター値Ｘからの３σの範囲内、Ｘ＋３σおよびＸ
−３σのグラフは全て、１０μｍ〜４０μｍと非常に小
さい範囲内に収まっていることがわかる。ここで、セン
ター値Ｘからの３σの範囲は、この領域に９９．７％の
電子回路措置が分布していることを示していることか
ら、本実施形態に係る電子回路装置の絶縁性基板１０の
反り量は、非常に少なく、ほぼ全ての電子回路装置が規
格値を満足していることが確認できる。
【００４９】図８〜図９に、図７に示す各工程における
電子回路装置の反り量の正規分布を示す。図８（ａ）は
ＥＣ工程後、図８（ｂ）はＦＣ工程後、図９（ｃ）はＫ
Ｍ工程後、図９（ｄ）はリフロー工程後に対応してい
る。図８〜図９に示すように、各工程において、それぞ
れ、ＥＣ工程後の工程能力指数Ｃｐｋが１．９７、ＦＣ
工程後の工程能力指数Ｃｐｋが２．８３であり、ＫＭ工
程後の工程能力指数Ｃｐｋが２．５９であり、リフロー
工程後の工程能力指数Ｃｐｋが２．８９となっており、
どの工程においても工程能力指数Ｃｐｋが１．３３以上
と高い数値となっている。ここで、工程能力指数Ｃｐｋ
は、正規分布のセンター値からの各反り量の分布のバラ
ツキの他、分布の平均値が考慮された値であり、１．３
３以上あれば、規格内に９９．７％の割合で良品が得ら
れることを示している。従って、上記の測定結果から、
工程能力指数Ｃｐｋが非常に高いことから、本実施形態
に係る電子回路装置の絶縁性基板１０の反り量は、非常
に少なく、かつ複数の電子回路装置におけるバラツキが
少ないことがわかる。
電子回路装置の反り量の正規分布を示す。図８（ａ）は
ＥＣ工程後、図８（ｂ）はＦＣ工程後、図９（ｃ）はＫ
Ｍ工程後、図９（ｄ）はリフロー工程後に対応してい
る。図８〜図９に示すように、各工程において、それぞ
れ、ＥＣ工程後の工程能力指数Ｃｐｋが１．９７、ＦＣ
工程後の工程能力指数Ｃｐｋが２．８３であり、ＫＭ工
程後の工程能力指数Ｃｐｋが２．５９であり、リフロー
工程後の工程能力指数Ｃｐｋが２．８９となっており、
どの工程においても工程能力指数Ｃｐｋが１．３３以上
と高い数値となっている。ここで、工程能力指数Ｃｐｋ
は、正規分布のセンター値からの各反り量の分布のバラ
ツキの他、分布の平均値が考慮された値であり、１．３
３以上あれば、規格内に９９．７％の割合で良品が得ら
れることを示している。従って、上記の測定結果から、
工程能力指数Ｃｐｋが非常に高いことから、本実施形態
に係る電子回路装置の絶縁性基板１０の反り量は、非常
に少なく、かつ複数の電子回路装置におけるバラツキが
少ないことがわかる。
【００５０】また、電子回路装置の絶縁性基板の反り量
の値およびばらつきは、電子回路装置の厚さおよび外形
にも影響を与えるため、複数の電子回路装置の厚さおよ
び外形を測定した。電子回路装置をマザーボードに実装
後における、電子回路装置の厚さの正規分布を図１０
（ａ）に示し、電子回路装置の外形（一辺の長さ）の正
規分布を図１０（ｂ）に示す。図１０（ａ）に示すよう
に、電子回路装置の厚さの規格の上限ＵＳＬおよび下限
ＬＳＬは通常要求される値をとってあり、規格の上限Ｕ
ＳＬは、５．０ｍｍ、規格の下限ＬＳＬは３．０ｍｍと
してある。また、図１０（ｂ）に示すように、電子回路
装置の外形の規格の上限ＵＳＬおよび下限ＬＳＬは通常
要求される値をとってあり、規格の上限ＵＳＬは６．９
３ｍｍ、規格の下限ＬＳＬは６．６７ｍｍとしてある。
の値およびばらつきは、電子回路装置の厚さおよび外形
にも影響を与えるため、複数の電子回路装置の厚さおよ
び外形を測定した。電子回路装置をマザーボードに実装
後における、電子回路装置の厚さの正規分布を図１０
（ａ）に示し、電子回路装置の外形（一辺の長さ）の正
規分布を図１０（ｂ）に示す。図１０（ａ）に示すよう
に、電子回路装置の厚さの規格の上限ＵＳＬおよび下限
ＬＳＬは通常要求される値をとってあり、規格の上限Ｕ
ＳＬは、５．０ｍｍ、規格の下限ＬＳＬは３．０ｍｍと
してある。また、図１０（ｂ）に示すように、電子回路
装置の外形の規格の上限ＵＳＬおよび下限ＬＳＬは通常
要求される値をとってあり、規格の上限ＵＳＬは６．９
３ｍｍ、規格の下限ＬＳＬは６．６７ｍｍとしてある。
【００５１】図１０（ａ）および図１０（ｂ）に示すよ
うに、電子回路装置の厚さの工程能力指数Ｃｐｋが３．
１６２９であり、電子回路装置の外形の工程能力指数Ｃ
ｐｋが４．１８９２であり、それぞれ、工程能力指数Ｃ
ｐｋが１．３３以上と高い数値となっている。従って、
上記の測定結果から、各工程能力指数Ｃｐｋが１．３３
以上と非常に高いことから、本実施形態に電子回路装置
の絶縁性基板１０の反り量およびそのばらつきは、電子
回路装置の厚さおよび外形に影響を与えないレベルに非
常に小さく、複数の電子回路装置の厚さおよび外形は、
非常にバラツキが少なく、かつ、規格の範囲内に収まっ
ていることが確認された。
うに、電子回路装置の厚さの工程能力指数Ｃｐｋが３．
１６２９であり、電子回路装置の外形の工程能力指数Ｃ
ｐｋが４．１８９２であり、それぞれ、工程能力指数Ｃ
ｐｋが１．３３以上と高い数値となっている。従って、
上記の測定結果から、各工程能力指数Ｃｐｋが１．３３
以上と非常に高いことから、本実施形態に電子回路装置
の絶縁性基板１０の反り量およびそのばらつきは、電子
回路装置の厚さおよび外形に影響を与えないレベルに非
常に小さく、複数の電子回路装置の厚さおよび外形は、
非常にバラツキが少なく、かつ、規格の範囲内に収まっ
ていることが確認された。
【００５２】上記の本実施形態に係る電子回路装置によ
れば、電子回路装置をマザーボード５０へリフロー・は
んだ付けにより実装する際に、その熱エネルギーで、そ
れまで強制的に真空吸着で引っ張られ緩和されていた硬
化後の異方性導電フィルム３と絶縁性基板１０間の残留
応力が開放されるが、絶縁性基板１０の反りを防止する
ための補強用樹脂４０が設けられていることから、その
熱によって絶縁性基板１０へ働く応力が補強用樹脂４０
により相殺され、応力による絶縁性基板の反りが抑制さ
れて、インタポーザ１の外部接続端子１２とマザーボー
ド５０のはんだ５１との正常な接続を維持することがで
き、反りの少ない信頼性のある薄型の電子回路装置を実
現することができる。
れば、電子回路装置をマザーボード５０へリフロー・は
んだ付けにより実装する際に、その熱エネルギーで、そ
れまで強制的に真空吸着で引っ張られ緩和されていた硬
化後の異方性導電フィルム３と絶縁性基板１０間の残留
応力が開放されるが、絶縁性基板１０の反りを防止する
ための補強用樹脂４０が設けられていることから、その
熱によって絶縁性基板１０へ働く応力が補強用樹脂４０
により相殺され、応力による絶縁性基板の反りが抑制さ
れて、インタポーザ１の外部接続端子１２とマザーボー
ド５０のはんだ５１との正常な接続を維持することがで
き、反りの少ない信頼性のある薄型の電子回路装置を実
現することができる。
【００５３】本発明の電子回路装置の製造方法におい
て、実装基板上に実装する半導体装置としては、ＭＯＳ
トランジスタ系半導体装置、バイポーラ系半導体装置、
ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載し
た半導体装置など、半導体装置であれば何にでも適用可
能である。
て、実装基板上に実装する半導体装置としては、ＭＯＳ
トランジスタ系半導体装置、バイポーラ系半導体装置、
ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載し
た半導体装置など、半導体装置であれば何にでも適用可
能である。
【００５４】本発明の電子回路装置の製造方法は上記の
実施の形態に限定されない。例えば、本実施形態におい
ては、インタポーザ１と半導体チップを接合する際に、
異方性導電フィルムを用いたが、これに限られるもので
なく、異方性導電ペースト等のペースト状のものの他、
各種の形態の異方性導電樹脂を用いることができる。例
えば、バンプは、金スタッドバンプ以外のものを用いる
こともでき、また、金以外の材料を用いてもよい。ま
た、実装する半導体装置としてはベアチップ状態に限ら
ず、ウェーハレベルＣＳＰ（Chip Size Package ）など
の各種のパッケージ方法でパッケージ化された半導体装
置を実装することも可能である。その他、本発明の要旨
を逸脱しない範囲で種々の変更が可能である。
実施の形態に限定されない。例えば、本実施形態におい
ては、インタポーザ１と半導体チップを接合する際に、
異方性導電フィルムを用いたが、これに限られるもので
なく、異方性導電ペースト等のペースト状のものの他、
各種の形態の異方性導電樹脂を用いることができる。例
えば、バンプは、金スタッドバンプ以外のものを用いる
こともでき、また、金以外の材料を用いてもよい。ま
た、実装する半導体装置としてはベアチップ状態に限ら
ず、ウェーハレベルＣＳＰ（Chip Size Package ）など
の各種のパッケージ方法でパッケージ化された半導体装
置を実装することも可能である。その他、本発明の要旨
を逸脱しない範囲で種々の変更が可能である。
【００５５】
【発明の効果】本発明によれば、実装基板へのマウント
後に行うリフローにおいても、反りを発生せず、薄型の
インタポーザおよび電子回路装置を実現することができ
る。
後に行うリフローにおいても、反りを発生せず、薄型の
インタポーザおよび電子回路装置を実現することができ
る。
【図１】本実施形態に係る電子回路装置の断面図であ
る。
る。
【図２】本実施形態に係るインタポーザの平面図であ
る。
る。
【図３】図１に示すバンプと接続端子の接続部分を拡大
した断面図である。
した断面図である。
【図４】本実施形態に係る電子回路装置の製造方法の製
造工程を示し、（ａ）は半導体チップの戴置工程におけ
る断面図、（ｂ）は半導体チップの仮圧着工程における
断面図である。
造工程を示し、（ａ）は半導体チップの戴置工程におけ
る断面図、（ｂ）は半導体チップの仮圧着工程における
断面図である。
【図５】図４の続きの工程を示し、（ｃ）は半導体チッ
プの本圧着工程における断面図、（ｄ）は本圧着工程後
の断面図である。
プの本圧着工程における断面図、（ｄ）は本圧着工程後
の断面図である。
【図６】図５の続きの工程を示し、（ｅ）は補強用樹脂
の塗布工程における断面図、（ｆ）は本実施形態に係る
電子回路装置をマザーボードへ実装した後の断面図であ
る。
の塗布工程における断面図、（ｆ）は本実施形態に係る
電子回路装置をマザーボードへ実装した後の断面図であ
る。
【図７】複数の本実施形態に係る電子回路装置におい
て、所定の工程における絶縁性基板の反り量を測定した
結果を示す図である。
て、所定の工程における絶縁性基板の反り量を測定した
結果を示す図である。
【図８】図７に示す各工程における絶縁性基板の反り量
の正規分布を示す図である。
の正規分布を示す図である。
【図９】図７に示す各工程における絶縁性基板の反り量
の正規分布を示す図である。
の正規分布を示す図である。
【図１０】図１０（ａ）は本実施形態に係る電子回路装
置をマザーボードへ実装後における、電子回路装置の厚
さの正規分布を示す図であり、図１０（ｂ）は電子回路
装置の外形（一辺の長さ）の正規分布を示す図である。
置をマザーボードへ実装後における、電子回路装置の厚
さの正規分布を示す図であり、図１０（ｂ）は電子回路
装置の外形（一辺の長さ）の正規分布を示す図である。
【図１１】従来例に係る電子回路装置の断面図である。
【図１２】図１１におけるバンプと接続端子の接続部分
を拡大した断面図である。
を拡大した断面図である。
【図１３】従来例に係る電子回路装置の製造方法の製造
工程を示し、（ａ）は半導体チップの戴置工程における
断面図、（ｂ）は半導体チップの仮圧着工程における断
面図である。
工程を示し、（ａ）は半導体チップの戴置工程における
断面図、（ｂ）は半導体チップの仮圧着工程における断
面図である。
【図１４】図１３の続きの工程を示し、（ｃ）は半導体
チップの本圧着工程における断面図、（ｄ）は本圧着工
程後の断面図である。
チップの本圧着工程における断面図、（ｄ）は本圧着工
程後の断面図である。
【図１５】従来例に係る電子回路装置における問題点を
説明するものであり、従来例に係る電子回路装置をマザ
ーボードへ実装した後の断面図である。
説明するものであり、従来例に係る電子回路装置をマザ
ーボードへ実装した後の断面図である。
【符号の説明】 １，１ａ…インタポーザ、１０，１００…絶縁性基板、
１１…接続端子、１２…外部接続端子、２０…半導体チ
ップ、２１…バンプ、３０…異方性導電フィルム、４０
…補強用樹脂、５０…マザーボード、５１…はんだ、３
１…導電性ボール、Ｈ…ヒータヘッド、Ｐ…基台、Ｓ…
樹脂シート、Ｔ…テフロン系テープ。
１１…接続端子、１２…外部接続端子、２０…半導体チ
ップ、２１…バンプ、３０…異方性導電フィルム、４０
…補強用樹脂、５０…マザーボード、５１…はんだ、３
１…導電性ボール、Ｈ…ヒータヘッド、Ｐ…基台、Ｓ…
樹脂シート、Ｔ…テフロン系テープ。
Claims (13)
- 【請求項１】電子素子を搭載し、該電子素子と実装基板
との間に介在させるインタポーザであって、 前記電子素子を搭載する面に、前記電子素子を押さえる
とともに熱による反りを防止する補強用樹脂をせき止め
るための外縁部が形成されているインタポーザ。 - 【請求項２】前記外縁部は、電子素子を搭載する部位を
化学的処理により溶解させることにより形成される請求
項１記載のインタポーザ。 - 【請求項３】前記電子素子は下面に端子を有する半導体
チップであり、 前記搭載面には、かかる半導体チップの端子と接続する
第１の接続端子が設けられている請求項１記載のインタ
ポーザ。 - 【請求項４】前記搭載面と異なる面には、前記第１の接
続端子の位置よりも外側に、前記実装基板の端子に接続
するための第２の接続端子が設けられている請求項３記
載のインタポーザ。 - 【請求項５】前記外縁部は、前記電子素子の外周を囲繞
するものであって、その隅角部が肉厚に形成されている
請求項１記載のインタポーザ。 - 【請求項６】熱可塑性基板からなる請求項１記載のイン
タポーザ。 - 【請求項７】電子回路が内蔵された半導体チップを有す
る電子回路装置であって、 前記半導体チップを搭載する搭載面を有し、前記搭載面
の外周部に突起している外縁部を有する基板と、 前記基板の前記搭載面上に、前記半導体チップの端子に
接続するために形成された第１接続端子と、 前記電子回路に接続する端子を有し、前記第１接続端子
に前記端子が接続するように前記基板上に搭載された前
記半導体チップと、 前記外縁部内部の前記基板上に設けられた補強用樹脂と
を有する電子回路装置。 - 【請求項８】前記基板の他方の面上に形成された第２接
続端子をさらに有する請求項７記載の電子回路装置。 - 【請求項９】前記第２接続端子は、前記第１接続端子よ
りも外側における前記基板の他方の面上に形成されてい
る請求項８記載の電子回路装置。 - 【請求項１０】所定の回路パターンを有し、当該回路パ
ターンに前記第２接続端子が接続されている実装基板を
さらに有する請求項８記載の電子回路装置。 - 【請求項１１】前記半導体チップの端子と前記第１接続
端子とが異方性導電樹脂を介して接合されている請求項
７記載の電子回路装置。 - 【請求項１２】前記外縁部は、前記基板の隅角部におい
て他の部分よりも肉厚に形成されている請求項７記載の
電子回路装置。 - 【請求項１３】前記基板は熱可塑性基板である請求項７
記載の電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110692A JP2002313979A (ja) | 2001-04-09 | 2001-04-09 | インタポーザおよび電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110692A JP2002313979A (ja) | 2001-04-09 | 2001-04-09 | インタポーザおよび電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313979A true JP2002313979A (ja) | 2002-10-25 |
Family
ID=18962415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001110692A Pending JP2002313979A (ja) | 2001-04-09 | 2001-04-09 | インタポーザおよび電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313979A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175436A (ja) * | 2003-10-06 | 2005-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2006303239A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| WO2014122797A1 (ja) * | 2013-02-08 | 2014-08-14 | 株式会社東芝 | 電子機器および半導体電子部品 |
-
2001
- 2001-04-09 JP JP2001110692A patent/JP2002313979A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175436A (ja) * | 2003-10-06 | 2005-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP4679106B2 (ja) * | 2003-10-06 | 2011-04-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8481370B2 (en) | 2003-10-06 | 2013-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2006303239A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| WO2014122797A1 (ja) * | 2013-02-08 | 2014-08-14 | 株式会社東芝 | 電子機器および半導体電子部品 |
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