KR100674501B1 - 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법 - Google Patents

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Abstract

본 발명은 범프가 형성된 반도체 칩을 인쇄회로기판에 실장하는 플립 칩 본딩(flip chip bonding) 기술을 이용한 반도체 칩 실장 방법에 관한 것으로서, ⒜웨이퍼의 각 단위 반도체 칩에 범프를 형성하는 단계와, ⒝범프가 형성된 웨이퍼에 열가소성 수지를 도포하여 범프를 덮는 열가소성 수지층을 형성하는 단계와, ⒞열가소성 수지층이 형성된 웨이퍼에서 반도체 칩을 분리하는 단계와, ⒟분리된 반도체 칩을 접합패드를 가지는 인쇄회로기판에 범프가 접합패드에 대응되게 정렬하는 단계, 및 ⒠범프와 접합패드가 접합되고 반도체 칩과 인쇄회로기판 사이에 열가소성 수지층이 용융되어 충전되게 열압착하여 반도체 칩을 인쇄회로기판에 실장하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 충전재의 필러 크기나 흐름성을 고려하지 않아도 되어 언더-필에 대한 제약이 크게 감소되고, 반도체 칩 실장 후에 이루어지는 언더-필 공정을 생략할 수 있어 공정이 단순화되고 생산성이 향상된다.
플립 칩 본딩(flip chip bonding), 범프(bump), 솔더 범프(solder bump), 인쇄회로기판, 칩 스케일 패키지(Chip Scale Package)

Description

플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법{Method for attaching semiconductor chip using flip chip bonding technic}
도 1내지 도 4는 일반적인 볼 그리드 어레이 패키지 제조 공정을 나타낸 개략 단면도,
도 5내지 도 9는 본 발명에 따른 반도체 칩 실장 방법에 따른 제조 공정을 나타낸 개략 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 웨이퍼 11; 반도체 칩
12; 스크라이브 라인 13; 범프
15; 열가소성 수지층 21; 인쇄회로기판
23; 접합패드 25; 솔더 볼
35; 충전재
100; 볼 그리드 어레이 패키지(BGA; Ball Grid Array Package)
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 범프가 형성된 반도체 칩을 기판에 실장하는 플립 칩 본딩(flip chip bonding) 기술을 이용한 반도체 칩 실장 방법에 관한 것이다.
플립 칩 본딩 기술은 집적회로가 형성된 반도체 칩에 그 집적회로와 전기적으로 연결되는 범프를 형성하고, 이를 이용하여 반도체 칩을 기판에 직접 실장하는 기술이다. 플립 칩 본딩 기술은 범프를 반도체 칩의 실장과 전기적인 연결이 동시에 이루어질 수 있고 전기적인 경로가 짧기 때문에 소형화와 경량화 및 고밀도 실장이 필요한 전자제품의 제조에 많이 이용된다. 그러나, 플립 칩 본딩 기술을 이용하여 기판에 직접 반도체 칩을 실장하기 위해서는 반도체 칩에 대한 신뢰성 검증에 어려움이 있기 때문에, 현재 플립 칩 본딩 기술은 볼 그리드 어레이 패키지(BGA; Ball Grid Array Package)와 소위 칩 스케일 패키지(Chip Scale Package) 또는 칩 사이즈 패키지(Chip Size Package)라 불리는 칩 크기 수준의 반도체 칩 패키지의 제조에 많이 적용된다. 플립 칩 본딩 기술을 이용하는 볼 그리드 어레이 패키지의 제조 공정을 간략하게 소개하기로 한다.
도 1내지 도 4는 일반적인 볼 그리드 어레이 패키지 제조 공정을 나타낸 개략 단면도이다.
도 1내지 도 4를 참조하면, 볼 그리드 어레이 패키지 제조를 위해서는 먼저 도 1과 같이 접합패드가 형성된 인쇄회로기판(21)에 플럭스(27)를 도포시키고, 도 2와 같이 솔더 범프(solder bump; 13)가 접합패드(23)에 접촉되도록 반도체 칩(11)을 인쇄회로기판(21)에 정렬하여 예비 접합시키며, 도 3과 같이 리플로우(reflow) 공정을 진행하여 솔더 범프(13)와 접합패드(23)를 접합시키고, 도 4와 같이 솔더 범프(13)와 접합패드(23)의 접합이 완료된 상태에서 외부환경으로부터의 보호를 위하여 반도체 칩(11)과 인쇄회로기판(21) 사이의 공간을 필러(filler)를 포함하는 충전재(35)로 언더-필(under-fill)하며, 반도체 칩(11)이 실장된 인쇄회로기판(21)에 솔더 볼(25)을 부착시켜 볼 그리드 어레이 패키지(100)를 완성한다.
이와 같은 볼 그리드 어레이 패키지 제조에 있어서 알 수 있듯이, 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법은 소자의 동작에 대한 신뢰성을 확보하기 위하여 반도체 칩과 인쇄회로기판 사이의 공간에 충전재를 주입하여 봉지하는 언더-필 공정이 필요하다. 충전재는 물리적 또는 화학적인 외부환경으로부터 보호를 할뿐만 아니라 온도변화에 따른 반도체 칩과 인쇄회로기판의 열팽창 계수의 차에 의해 발생하는 열응력에 대한 보강재로서의 역할도 하기 때문에, 플립 칩 본딩 기술을 이용한 반도체 칩 실장에 있어서 매우 중요하다.
그러나, 반도체 칩과 인쇄회로기판 사이의 공간이 매우 작고 반도체 칩의 크기가 커짐에 따라 충전에 소요되는 시간이 길어지고 내부에 위치하는 범프에 의해 충전재의 흐름에 있어서의 불균형이 발생된다. 이는 보이드(void) 발생의 원인으로서 작용한다. 그리고, 언더-필 공정은 경화 과정이 필요하므로 생산성 저하의 원인으로도 작용한다.
또한, 소재 측면에서 볼 때 반도체 칩과 인쇄회로기판 사이의 공간에서 충전재의 주입에 필요한 흐름성을 얻기 위해 점도 및 필러의 양과 크기의 제약이 존재하며, 이로 인한 수지 및 필러 선택의 폭이 제한된다. 이는 신뢰성 측면의 취약성을 초래한다.
본 발명의 목적은 언더-필 공정을 생략함으로써 이에 따른 제반 관련 공정을 생략할 수 있고, 충전재의 선택 폭을 넓힐 수 있는 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법을 제공하는 데에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법은, ⒜웨이퍼의 각 단위 반도체 칩에 범프를 형성하는 단계와, ⒝범프가 형성된 웨이퍼에 열가소성 수지를 도포하여 범프를 덮는 열가소성 수지층을 형성하는 단계와, ⒞열가소성 수지층이 형성된 웨이퍼에서 반도체 칩을 분리하는 단계와, ⒟분리된 반도체 칩을 접합패드를 가지는 인쇄회로기판에 범프가 접합패드에 대응되게 정렬하는 단계, 및 ⒠범프와 접합패드가 접합되고 반도체 칩과 인쇄회로기판 사이에 열가소성 수지층이 용융되어 충전되게 열압착하여 반도체 칩을 인쇄회로기판에 실장하는 단계를 포함하는 것을 특징으로 한다.
삭제
이하 첨부 도면을 참조하여 본 발명에 따른 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법을 보다 상세하게 설명하고자 한다.
도 5내지 도 9는 본 발명에 따른 반도체 칩 실장 방법에 따른 제조 공정을 나타낸 개략 단면도이다.
도 5에 도시된 것과 같이 먼저 일반적인 범프 형성 기술을 이용하여 웨이퍼(10)의 각 단위 반도체 칩(11)에 범프(13)를 형성한다. 범프(13)는 반도체 칩(11)의 접속 단자로서의 기능을 수행하게 되는 것으로 웨이퍼 상태에서 일괄적으 로 형성될 수 있다. 여기서, 범프(13)는 솔더 범프로서 볼 형태를 가지고 있으나 다른 형태를 가질 수도 있다. 이와 같은 범프 형성 기술은 공지의 기술로서 그에 대한 상세한 설명을 생략하기로 한다.
다음에, 도 6에 도시된 것과 같이 범프(13)가 형성된 웨이퍼(10)에 열가소성 수지를 도포하여 열가소성 수지층(15)을 형성한다. 이때, 열가소성 수지층(15)의 높이는 범프(13)의 높이보다 약간 높도록 형성하는 것이 바람직하며, 그 이유는 후속으로 이어지는 공정 설명에 기술된다. 열가소성 수지층(15)의 형성은 스핀 코팅(spin coating)법이나 프린팅(printing)법, 및 스프레이(spray)법 등을 사용하여 이루어질 수 있다.
여기서, 열가소성 수지의 도포 전에 먼저 범프(13)에 대한 세정 작업을 진행하여 반도체 칩(11)의 표면과 범프(13)의 사이에 불순물이 존재하지 않도록 하며, 열가소성 수지의 도포는 범프(13)의 산화를 최소화할 수 있도록 세정 후 조속한 시간 내에 이루어지도록 하는 것이 바람직하다.
여기서, 열가소성 수지는 구성 성분 내에 필러를 포함하도록 하여 기계적 특성이 향상되도록 하고, 필러의 크기는 필요에 따라 조절해 준다. 그리고, 열가소성 수지는 반도체 칩의 표면에 형성된 박막 소재 및 인쇄회로기판의 포토레지스트와 비티 레진 등과의 접착력을 고려하여 결정될 수 있다. 또한, 열가소성 수지의 융점은 약 200~220℃ 사이가 적합한 데, 그 이유는 열 특성에 문제가 없어야 하며, 리플로우 전에 소정 점도의 겔 상태로 변해서 범프(13)의 부착이 가능하도록 해야 하기 때문이다.
열가소성 수지의 도포 후에 경화 과정을 거쳐 열가소성 수지층(15)의 형성이 완료되면 도 7에 도시된 것과 같이 웨이퍼(10)를 스크라이브 라인(12)을 따라 절단하여 범프(13)가 형성된 단위 반도체 칩(11)으로 분리시킨다.
이렇게 분리된 반도체 칩(11)을 도 8에 도시된 것과 같이 범프(13)와 접합패드(23)가 접촉되도록 인쇄회로기판(21)의 정해진 위치에 반도체 칩(11)을 정렬하고 일정한 압력으로 누른 상태에서 리플로우 공정을 진행한다. 리플로우 공정은 수지가 소정 점도의 겔 상태로 될 수 있도록 200~220℃ 온도 조건 상태를 길게 유지하고, 그 후에 범프(13)가 접합패드(23)에 충분히 접합될 수 있도록 최고 온도조건을 조성한다. 이렇게 함으로써 열가소성 수지는 반도체 칩(11)을 누르는 압력에 의해 도 9에 도시된 것과 같이 반도체 칩(11)의 모서리 부분에까지 덮이게 된다. 이는 열가소성 수지가 범프(13)의 높이보다 더 높게 형성하였기 때문에 반도체 칩(11)의 모서리 부분에까지 덮여질 수 있기에 충분하다. 한편, 반도체 칩(11)의 범프(13)는 인쇄회로기판(21)의 접합패드(23)와 접합되어 반도체 칩(11)이 인쇄회로기판(21)에 실장된다. 이때 범프(11)의 산화가 열경화성 수지의 도포 전에 실시한 범프 세정 작업에 의해 최소화되었기 때문에 종래에 실시하던 별도의 플럭스 도포 공정은 진행하지 않아도 된다.
이상과 같은 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법은, 전술한 실시예에서 소개한 바와 같이 웨이퍼 상태에서 형성되는 열가소성 수지층의 형성으로 별도의 언더-필 공정을 필요로 하지 않는다. 종래와 같이 충전 소요 시간이나 충전재 흐름성 등은 고려하지 않아도 된다. 따라서, 반도체 칩과 인쇄회로기판 사이의 공간에서 충전재의 주입에 필요한 흐름성을 얻기 위해 점도 및 필러의 양과 크기의 제약이 해소되며, 충전재로 사용되는 열가소성 수지의 선택 폭이 넓어진다.
또한, 열가소성 수지의 형성이 웨이퍼 상태에서 이루어지기 때문에 반도체 칩을 실장할 때마다 언더-필 공정을 실시하는 것보다도 더 단순화된 제조 공정을 갖는다.
이와 같은 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법은 반도체 칩을 주기판에 직접 실장하거나 플립 칩 본딩을 이용하는 반도체 칩 패키지의 제조에 모두 적용될 수 있으며, 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형 실시가 가능하다.
이상과 같은 본 발명에 의한 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법에 따르면, 충전재의 필러 크기나 흐름성을 고려하지 않아도 되어 언더-필에 대한 제약이 크게 감소되고, 반도체 칩 실장 후에 이루어지는 언더-필 공정을 생략할 수 있어 공정이 단순화되고 생산성이 향상된다.

Claims (3)

  1. ⒜웨이퍼의 각 단위 반도체 칩에 범프를 형성하는 단계와,
    ⒝상기 범프가 형성된 상기 웨이퍼의 전면에 열가소성 수지를 도포하여 상기 범프를 덮는 열가소성 수지층을 형성하는 단계와,
    ⒞상기 열가소성 수지층이 형성된 웨이퍼에서 상기 반도체 칩을 분리하는 단계와,
    ⒟상기 분리된 반도체 칩을 접합패드를 가지는 인쇄회로기판에 상기 범프가 상기 접합패드에 대응되게 정렬하는 단계, 및
    ⒠상기 범프와 상기 접합패드가 접합되고 상기 반도체 칩과 상기 인쇄회로기판 사이에 상기 열가소성 수지층이 용융되어 충전되게 열압착하여 상기 반도체 칩을 상기 인쇄회로기판에 실장하는 단계를 포함하는 것을 특징으로 하는 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 ⒝단계에서 상기 열가소성 수지의 도포 전에 상기 범프를 세정하는 범프 세정 공정을 더 포함하는 것을 특징으로 하는 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101518760B1 (ko) * 2014-12-31 2015-05-08 주식회사 자이스 전도성 접착제를 이용한 칩 접착 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030049284A (ko) * 2001-12-14 2003-06-25 삼성전기주식회사 플립칩 본딩용 패키지기판
KR100484889B1 (ko) * 2002-09-19 2005-04-28 재단법인서울대학교산학협력재단 반도체 패키지 제조공정의 솔더필 및 그 제조방법
KR100484891B1 (ko) * 2002-09-18 2005-04-28 재단법인서울대학교산학협력재단 간단한 공정을 통한 플립 칩 탑재 방법
KR100484888B1 (ko) * 2002-11-07 2005-04-28 재단법인서울대학교산학협력재단 솔더필을 이용한 플립 칩 탑재 방법
KR100520080B1 (ko) * 2003-07-18 2005-10-12 삼성전자주식회사 반도체칩 표면실장방법
WO2007114537A1 (en) * 2006-04-03 2007-10-11 International Display Solutions Co., Ltd. Flexible printed circuit board having flip chip bonding area with top layer bump and inner layer trace aligned therein
KR200453646Y1 (ko) * 2010-12-02 2011-05-19 임재하 도정장치용 승강기의 배출관

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260825A (ja) * 1996-03-18 1997-10-03 Ibiden Co Ltd 半田供給装置
JPH09283555A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 半導体チップの実装構造および半導体パッケージの製造方法および半導体パッケージ
KR19980044706A (ko) * 1996-12-07 1998-09-05 김광호 볼 그리드 어레이 패키지의 제조 방법
KR20000011527A (ko) * 1998-07-10 2000-02-25 하루타 히로시 플립칩반도체디바이스를제조하는방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260825A (ja) * 1996-03-18 1997-10-03 Ibiden Co Ltd 半田供給装置
JPH09283555A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 半導体チップの実装構造および半導体パッケージの製造方法および半導体パッケージ
KR19980044706A (ko) * 1996-12-07 1998-09-05 김광호 볼 그리드 어레이 패키지의 제조 방법
KR20000011527A (ko) * 1998-07-10 2000-02-25 하루타 히로시 플립칩반도체디바이스를제조하는방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101518760B1 (ko) * 2014-12-31 2015-05-08 주식회사 자이스 전도성 접착제를 이용한 칩 접착 방법

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