CN1288729C - 半导体封装件及其制法 - Google Patents

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Abstract

一种半导体封装件及其制法，设有多条开口的绝缘材料层，在各该开口中敷设焊料；接着在该绝缘材料层及焊料上依序形成第一铜层及第二铜层，使该第一及第二铜层图案化后形成多条导电迹线，各该导电迹线具有终端，在各导电迹线的终端上敷设金属层；然后，接置至少一芯片在导电迹线上，并借导电组件如焊线等电性连接该芯片至敷设有金属层的终端；最后形成封装胶体包覆芯片、导电组件及导电迹线，使绝缘材料层及焊料外露出该封装胶体，外露的焊料作为半导体封装件的输入/输出端。上述封装结构中，导电迹线能够弹性地布设，有效缩短焊线弧长，改善封装件的电路布局性及电性连接品质。

Description

半导体封装件及其制法
技术领域
本发明是有关一种半导体封装件及其制法，特别是关于一种不需要使用基座、并能改善电路布局性(Routability)的半导体封装件以及制造该半导体封装件的方法。
背景技术
一般使用导线架(Lead Frame)的半导体封装件(SemiconductorPackage)，例如四边扁平无管脚(Quad Flat Non-lead，QFN)封装结构等，是在作为芯片承载件(Chip Carrier)的导线架上粘设半导体芯片，且导线架的管脚外露出包覆芯片的封装胶体，使外露的管脚作为半导体封装件的输出/输入(Input/Output，I/O)端，与外界装置，例如印刷电路板(Printed Circuit Board，PCB)形成电性连接，使芯片通过该外界装置进行运作。
这种QFN半导体封装件可见于美国专利第6,130,115、6,143,981及6,229,200号中，如图6所示，是将至少一个芯片20，借助胶粘剂(Adhesive，未图标)粘置在导线架21的芯片座(Die Pad)210上，并使该芯片20通过多条焊线(Bonding Wire)22，电性连接到多条围绕芯片座210的管脚211；然后，在导线架21上形成以树脂材料(如环氧树脂，Epoxy Resin)制成的封装胶体(Encapsulant)23，使其包覆该芯片20、焊线22及导线架21，而管脚211的至少一表面212外露出封装胶体23。
如图7A所示，上述导线架21的管脚211的设置数目是大致对应布设在芯片20的作用表面200上的焊垫201的数目，使各焊垫201借焊线22电性连接到对应的管脚211。再有，围绕芯片座210的管脚211是与芯片座210相距有一预定距离，因此，焊接在芯片20与管脚211间的焊线22的弧长，要大于管脚211与芯片座210间的距离，才能有效地电性连接芯片20到管脚211。然而，如图7B所示，当要使用高度集成化(Highly Integrated)的芯片20′时，即该芯片20′具有数量较多或密度较高的焊垫201，相对地需要布设较多的管脚211，使管脚211与芯片座210间的距离及焊线22′的弧长增加；过长的焊线22′不仅使焊线(Wire Bonding)作业的困难提升，而且在形成封装胶体23的模压(Molding)作业进行时，过长的焊线22′易受树脂模流的冲击，产生偏移(Sweep)或移位(Shift)现象，偏移或移位的焊线可能彼此触碰，导致短路(Short)问题，影响电性连接品质；再有，若管脚与芯片座间相距过远，则可能使焊线作业难以进行，造成无法通过焊线，电性连接芯片至管脚或导线架的情况。
为缩短焊线弧长或管脚与芯片座间的距离，出现如图8所示的半导体封装结构。如图所示，在各管脚211上，以半蚀刻(Half-Etching)的方式形成朝芯片座210方向延伸的延伸部213，它用以缩短管脚211与芯片座210间的距离，使高度集成化的芯片20′能够借具有适当弧长的焊线22，电性连接至管脚211的延伸部213。
然而，这种封装结构的缺点是，形成延伸部213将使导线架21′的制作难度提高、成本增加；再有，进行焊线作业时，管脚211的延伸部213易产生移动(Dislocation)，难以精确地在其上焊设焊线22，因而造成焊线作业的困难。
另外如美国专利第5,830,800及6,072,239号发明的一种无基座的半导体封装件，其工序大致是如图9A至9D所示的那样。首先，在图9A中，制备一个铜制的载具(Carrier)30，并在该载具30的一表面上接设一个光罩(Mask)31，该光罩31开设有多条开口310，使载具30的预定部位借该开口310外露。接着，在图9B中，以电镀的方式在各光罩31的开口310中形成接点或终端(Terminal)32，然后从载具30上移除光罩31，使载具30及接点32外露。在图9C中，依序进行粘晶(DieBonding)及焊线作业，将一芯片33粘置在载具30上，并形成多条焊线34以电性连接芯片33至接点32；然后，进行一模压作业，以在载具30上形成用以包覆芯片33及焊线34的封装胶体35。最后，在图9D中，以蚀刻(Etching)等方式移除载具30，使接点32原先与载具30触接的表面320外露出封装胶体35，外露的接点32则作为半导体封装件的输入/输出端，与外界装置(未图标)电性连接，如此就完成半导体封装件的制造工序。
这种半导体封装件的优点在于无需使用基座(如预制的导线架等)，封装胶体35不需要与导线架21接合，从而避免封装胶体35与导线架间21产生脱层(Delamination)。然而，这种封装件未摆脱现有技术的缺点，就是当芯片33上布设的焊垫数量或密度提高时，相对地需要形成较多接点32，使接点32与芯片33间的距离增加，此时将产生类似图7B所示的问题，如因焊线过长而导致偏移、移位及短路等问题，因而影响电性连接品质。
因此，如何解决上述问题，如何提供一种能够弹性地布设导电迹线，能有效缩短焊线弧长的半导体封装结构，改善电路布局性及电性连接品质，是刻不容缓的问题。
发明内容
本发明的主要目的在于提供一种半导体封装件及其制法，能够弹性地布设半导体封装件中的导电迹线(Conductive Trace)，进而能有效缩短用以电性连接芯片至该导电迹线的焊线弧长，改善半导体封装件的电路布局性(Routability)及电性连接品质。
本发明的另一目的在于提供一种半导体封装件及其制法，它不需要使用基座，从而能降低半导体封装件的制造成本。
为达成上述及其它目的，本发明一种半导体封装件包括：一绝缘材料层，在其预定部位上开设有多条贯穿绝缘材料层的开口；一焊料，敷设在各该绝缘材料层的开口中；一第一铜层，形成在该绝缘材料层及焊料上；一第二铜层，利用该第一铜层作为导电层而电镀形成在该第一铜层上，使该第一及第二铜层图案化以形成多条导电迹线，各该导电迹线的一侧形成一终端，相对另一侧则电性连接至该焊料；至少一芯片，接置在该导电迹线的预定部位上，并电性连接至该终端；以及一封装胶体，包覆该芯片及导电迹线，使该绝缘材料层及焊料外露出该封装胶体。
这种半导体封装件的制法包括下列步骤：制备一金属载具；敷设一绝缘材料层在该金属载具的一表面上，并在该绝缘材料层的预定部位开设多条贯穿该绝缘材料层的开口；敷设一焊料在各该绝缘材料层的开口中；形成一第一铜层在该绝缘材料层及焊料上；利用该第一铜层作为导电层而在该第一铜层上电镀形成一第二铜层，并利用蚀刻方式图案化该第一及第二铜层以形成多条导电迹线，使各该导电迹线的一侧形成一终端，相对另一侧则电性连接至该焊料；接置至少一芯片在该导电迹线的预定部位上，并电性连接该芯片至该终端；形成一封装胶体以包覆该芯片及导电迹线；以及移除该金属载具，使该绝缘材料层及焊料外露。
上述半导体封装件的优点在于不需要使用基座(如预制的导线架、基板等)作为芯片承载件，使芯片接设在导电迹线上，且使导电迹线能够适应芯片的集成化程度或焊垫的分布情况，弹性地布设并能深入与芯片焊连的焊线的布设区域，有效缩短用以电性连接芯片至导电迹线的终端的焊线弧长，缩短芯片与导电迹线间的电性连接路径，能改善半导体封装件的电路布局性及电性连接品质，摒除现有因焊线过长而导致短路、焊线作业困难等缺点；同时，无需使用基座也能降低半导体封装件的制造成本。
附图说明
图1显示本发明实施例1的半导体封装件的剖视图；
图2显示图1所示的半导体封装件的仰视图；
图3A至3G显示图1所示的半导体封装件的工序步骤示意图；
图4显示本发明实施例2的半导体封装件的剖视图；
图5显示本发明实施例3的半导体封装件的剖视图；
图6显示现有半导体封装件的剖视图；
图7A及7B显示图6所示的半导体封装件的上视图；
图8显示另一个现有半导体封装件的剖视图；以及
图9A至9D显示又一个现有半导体封装件的工序步骤示意图。
具体实施方式
以下即配合图1至图5，详细说明本发明的半导体封装件及其制法。
实施例1
本发明提供一种无基座的半导体封装件，是使用绝缘(Dielectric)材料层，以在该绝缘材料层上弹性地布设导电迹线(Conductive Trace)，从而能有效缩短焊线(Bonding Wire)的弧长，提高封装件的电路布局性(Routability)及电性连接品质。如图1及图2所示，这种半导体封装件包括一绝缘材料层10，在其预定部位开设有多条贯穿绝缘材料层10的开口100；焊料(Solder)11，敷设在各该绝缘材料层10的开口100中；第一薄铜层12，形成在绝缘材料层10及焊料11上；第二铜层13，敷设于第一薄铜层12上，使第一薄铜层12及第二铜层13形成有多条导电迹线(Conductive Trace)130，各导电迹线130具有终端(Terminal)131；一金属层141，敷设在各导电迹线130的终端131上；至少一个芯片15，借助胶粘剂(Adhesive，未图标)粘置在导电迹线130的预定部位上；多条焊线16，用以电性连接芯片15至敷设有金属层141的终端131；以及封装胶体(Encapsulant)17，用以包覆芯片15、焊线16及导电迹线130，使绝缘材料层10及焊料11外露出封装胶体17。
上述半导体封装件能够从图3A至3G所示的工序步骤制成。
首先，在图3A中，制备金属载具(Carrier)，例如铜板(Cu Plate)18。接着，在该铜板18的一表面上敷设绝缘材料层10，该绝缘材料层10可以用环氧树脂(Epoxy Resin)、聚酰亚胺(Polyimide)或特弗龙(polytetrafluoroethylene，PTFE)等不具导电性的材料制成。然后，在绝缘材料层10的预定部位，开设多条贯穿绝缘材料层10的开口100，使部分铜板18借该开口100外露，绝缘材料层10的开口100是后续用于形成半导体封装件的输入/输出(Input/Output，I/O)端的部位。
然后，在图3B中，以电镀(plating)等方式敷设一焊料11，例如锡/铅(Sn/Pb)合金等，在各绝缘材料层10的开口100中，使该焊料11沉积在外露出开口100中的铜板18上，且敷设在开口100中的焊料11厚度小于该开口100的深度较好。与铜板18触接的焊料11表面，将在后续工序中外露，作为半导体封装件的输入/输出端。这种电镀技术属于现有技术，故在此不重复说明。
接着在图3C中，用无电镀镀膜(Electroless Plating)或溅镀(Sputtering)等方式，在绝缘材料层10及焊料11上形成第一薄铜层12，使该第一薄铜层12覆盖住整个绝缘材料层10的表面以及所有敷设在开口100中的焊料11；第一薄铜层12的厚度约为1至3μm。用以形成第一薄铜层12的无电镀镀膜或溅镀技术属于现有技术，故在此不重复说明。
在图3D中，用电镀等方式在第一薄铜层上12敷设第二铜层13，该第二铜层13的厚度大于第一薄铜层12的厚度，约为15至20μm。接着，利用现有的曝光(Exposing)、显影(Developing)及蚀刻(Etching)等方式，使第一薄铜层12及第二铜层13图案化(Patterning)，形成多条导电迹线130，使各该导电迹线130具有一终端131，该终端131是作为后续用来与芯片(未图标)电性连接的焊指(Bond Finger)。
或者，如图3D1所示，可视需要在借图案化形成的多条导电迹线130上敷设一绝缘层140，例如拒焊剂(Solder Mask)、聚酰亚胺(Polyimide)等绝缘胶，用来遮覆住导电迹线130，使导电迹线130的终端131外露出该绝缘层140，遮覆导电迹线130的绝缘层140起到保护导电迹线130的功效，而外露的终端131则供后续作为焊指之用。
然后，用电镀等方式在各导电迹线130的终端(或焊指)131上敷设一金属层141，该金属层141可以是银(Ag)层或镍/金(Ni/Au)合金层等，使用与电性连接芯片的导电组件(例如焊线，未图标)间具有良好的焊接性的材料较好，使该导电组件后续能够电性良好地焊设在焊指131上。
在图3E中，制备一芯片15，具有一作用表面(Active Surface)150及一相对的非作用表面(Non-active Surface)151，其作用表面150上布设有电子组件与电子电路(Electronic Element and Circuit，未图标)。进行一粘晶(Die Bonding)作业，借胶粘剂(Adhesive，未图标)将该芯片15的非作用表面151粘置在导电迹线130的预定部位上。
然后，进行一焊线(Wire Bonding)作业，形成多条焊线16使其焊接至芯片15的作用表面150与敷设在焊指131上的金属层141，使芯片15借焊线16电性连接到焊指131。
在图3F中，进行一模压(Molding)工序，将上述完成粘晶及焊线作业的半成品，置入常用封装模具(Encapsulation Mold，未图标)中，并注入树脂材料，例如环氧树脂等，使其填充在该封装模具的模穴(未图标)内，形成包覆芯片15、焊线16及导电迹线130的封装胶体17，在树脂材料固化(Cure)后，移除封装模具，则完成封装胶体17的工序，使该封装胶体17包覆的组件免受外界水气或污染源侵害。
最后，在图3G中，完成封装胶体17的工序后，进行一切单(Singulation)作业，使用切割刀具4切割封装胶体17；然后，以蚀刻的方式从绝缘材料层10上移除铜板18，使绝缘材料层10及开口100中的焊料11原先与铜板18触接的表面外露。如此即完成本发明的半导体封装件，如图1及2所示。外露的焊料11作为半导体封装的输入/输出端，与外界装置，例如印刷电路板(Printed Circuit Board，未图标)电性连接，使芯片15电性导通到印刷电路板上从而能进行运作。
上述半导体封装件的优点在于，不需要使用基座(如预制的导线架、基板等)作为芯片承载件，使芯片接设在导电迹线上，且能够适应芯片的集成化程度或焊垫的分布情况，使导电迹线弹性地布设、并能深入与芯片焊连的焊线的布设区域，有效缩短用以电性连接芯片至导电迹线的终端(焊指)的焊线的弧长，缩短芯片与导电迹线之间的电性连接路径，改善半导体封装件的电路布局性及电性连接品质，摒除现有的因焊线过长而导致短路、焊线作业困难等缺点；同时，不需要使用基座也能降低半导体封装件的制造成本。
实施例2
图4显示本发明实施例2的半导体封装件。如图所示，此实施例的半导体封装件的结构大致与上述实施例1相似，不同之处在于，实施例2的芯片15是以覆晶(Flip-Chip)方式接设在导电迹线130上；也就是，在进行粘晶作业时，芯片15的作用表面150是朝向导电迹线130、并借多个焊块(Solder Bump)16′电性连接到导电迹线130的终端131，在此，该终端131作为与焊块16′焊连的焊垫(Bond Pad)。同时，可在导电迹线130上敷设一绝缘层140以遮覆住导电迹线130，使终端131外露出该绝缘层140，与焊块16′连接。
与以焊线导接芯片与导电迹线的结构相比，利用焊块16′的覆晶技术，能够进一步缩短芯片15与导电迹线130间的电性连接路径，更能确保芯片15与导电迹线130间的电性连接品质。
再有，芯片15的非作用表面151能够选择性地外露出包覆芯片15的封装胶体17，使芯片15运作产生的热量，能够借该外露的非作用表面151有效散逸到外界，进而改善半导体封装件的散热效率。
实施例3
图5显示本发明实施例3的半导体封装件。如图所示，实施例3的半导体封装件结构大致与上述实施例1相似，不同之处仅在于，实施例3的半导体封装件还具有多条植设在外露的焊料11上的焊球(Solder Ball)19，这种布设有焊球19的封装结构称为球栅阵列(Ball GridArray，BGA)结构，使焊球19作为半导体封装件的输入/输出端与外界装置(未图标)电性连接。

Claims (36)

1.一种半导体封装件的制法，其特征在于，该制法包括下列步骤：
制备一金属载具；
敷设一绝缘材料层在该金属载具的一表面上，并在该绝缘材料层的预定部位开设多个贯穿绝缘材料层的开口；
敷设一焊料在各该绝缘材料层的开口中；
形成一第一铜层在该绝缘材料层及焊料上；
利用该第一铜层作为导电层而在该第一铜层上电镀形成一第二铜层，并利用蚀刻方式图案化该第一及第二铜层以形成多条导电迹线，使各该导电迹线的一侧形成一终端，相对另一侧则电性连接至该焊料；
接置至少一芯片在该导电迹线的预定部位上，并电性连接该芯片至该终端；
形成一封装胶体，包覆该芯片及导电迹线；以及
移除该金属载具，使该绝缘材料层及焊料外露。
2.如权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括敷设一金属层在各该导电迹线的终端上的步骤，使该芯片电性连接至该敷设有金属层的终端。
3.如权利要求2所述的半导体封装件的制法，其特征在于，该金属层是一银层。
4.如权利要求2所述的半导体封装件的制法，其特征在于，该金属层是一镍/金合金层。
5.如权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括敷设一绝缘层在该多条导电迹线上的步骤，使各该导电迹线的终端外露出该绝缘层。
6.如权利要求5所述的半导体封装件的制法，其特征在于，该绝缘层是一拒焊剂层。
7.如权利要求5所述的半导体封装件的制法，其特征在于，该绝缘层是一聚酰亚胺层。
8.如权利要求1所述的半导体封装件的制法，其特征在于，该金属载具是用铜制成。
9.如权利要求1所述的半导体封装件的制法，其特征在于，该绝缘材料层是选自环氧树脂、聚酰亚胺及特弗龙组成组群的材料制成。
10.如权利要求1所述的半导体封装件的制法，其特征在于，该焊料是锡/铅合金。
11.如权利要求1所述的半导体封装件的制法，其特征在于，该焊料、第二铜层及金属层是以电镀方式敷设。
12.如权利要求1所述的半导体封装件的制法，其特征在于，该第一铜层是以无电镀镀膜的方式形成。
13.如权利要求1所述的半导体封装件的制法，其特征在于，该第一铜层是以溅镀方式形成。
14.如权利要求1所述的半导体封装件的制法，其特征在于，该第一铜层的厚度小于该第二铜层的厚度。
15.如权利要求14所述的半导体封装件的制法，其特征在于，该第一铜层的厚度是1至3微米。
16.如权利要求14所述的半导体封装件的制法，其特征在于，该第二铜层的厚度是15至20微米。
17.如权利要求1所述的半导体封装件的制法，其特征在于，该第一及第二铜层的图案化是利用曝光、显影及蚀刻方式而形成多条导电迹线。
18.如权利要求1所述的半导体封装件的制法，其特征在于，该金属载具是以蚀刻方式移除。
19.如权利要求2所述的半导体封装件的制法，其特征在于，该芯片是借多条焊线电性连接至该终端。
20.如权利要求2所述的半导体封装件的制法，其特征在于，该芯片是借多个焊块电性连接至该终端。
21.如权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括植设多个焊球在该外露的焊料上的步骤。
22.一种半导体封装件，其特征在于，该半导体封装件包括：
一绝缘材料层，在其预定部位开设多条贯穿绝缘材料层的开口；
一焊料，敷设在各该绝缘材料层的开口中；
一第一铜层，形成在该绝缘材料层及焊料上；
一第二铜层，利用该第一铜层作为导电层而电镀形成在该第一铜层上，使该第一及第二铜层图案化以形成多条导电迹线，各该导电迹线的一侧形成一终端，相对另一侧则电性连接至该焊料；
至少一芯片，接置在该导电迹线的预定部位上，并电性连接至该终端；以及
一封装胶体，用以包覆该芯片及导电迹线，使该绝缘材料层及焊料外露出该封装胶体。
23.如权利要求22所述的半导体封装件，其特征在于，该半导体封装件还包括：一金属层，敷设在各该导电迹线的终端上，使该芯片电性连接至该敷设有金属层的终端。
24.如权利要求23所述的半导体封装件，其特征在于，该金属层是一银层。
25.如权利要求23所述的半导体封装件，其特征在于，该金属层是一镍/金合金层。
26.如权利要求22所述的半导体封装件，其特征在于，该半导体封装件还包括：一绝缘层，敷设在该多条导电迹线上，使各该导电迹线的终端外露出该绝缘层。
27.如权利要求26所述的半导体封装件，其特征在于，该绝缘层是一拒焊剂层。
28.如权利要求26所述的半导体封装件，其特征在于，该绝缘层是一聚酰亚胺层。
29.如权利要求22所述的半导体封装件，其特征在于，该绝缘材料层是选自环氧树脂、聚酰亚胺及特弗龙组成组群的材料制成。
30.如权利要求22所述的半导体封装件，其特征在于，该焊料是锡/铅合金。
31.如权利要求22所述的半导体封装件，其特征在于，该第一铜层的厚度小于该第二铜层的厚度。
32.如权利要求31所述的半导体封装件，其特征在于，该第一铜层的厚度是1至3微米。
33.如权利要求31所述的半导体封装件，其特征在于，该第二铜层的厚度是15至20微米。
34.如权利要求23所述的半导体封装件，其特征在于，该芯片是借多条焊线电性连接至该终端。
35.如权利要求23所述的半导体封装件，其特征在于，该芯片是借多个焊块电性连接至该终端。
36.如权利要求22所述的半导体封装件，其特征在于，该半导体封装件还包括：多个焊球，植设在该外露的焊料上。
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