TWI616979B - 半導體裝置及其製造方法 - Google Patents

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Yoichiro Kurita
Hirokazu Ezawa
Kazushige Kawasaki
Satoshi Tsukiyama
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    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

本發明是在於提供一種低成本且可靠度高的半導體裝置及其製造方法。
第1樹脂層是設在上層晶片的第1面。第1配線層是設在第1樹脂層中，與上層晶片電性連接。第2樹脂層是設在第1樹脂層的表面側，且擴張至比上層晶片的側面更外側的晶片外領域。第2配線層是設在第2樹脂層中，與第1配線層連接，延伸至晶片外領域。下層晶片是安裝在第1樹脂層的表面側，與第1配線層連接。

Description

半導體裝置及其製造方法 [關聯申請案]
本申請案是享受以日本專利申請案第2014-51235號(申請日：2014年3月14日)為基礎申請的優先權。本案是參照此基礎申請案包含基礎申請案的全部內容。
本發明的實施形態是有關半導體裝置及其製造方法。
將以TSV(Through-Silicon Via)連接的複數晶片的層疊體予以凸塊連接至配線基板的封裝構造為人所知。並且，在如此的構造中也有提案介面晶片會以TSV來對於複數的記憶體晶片(memory chip)連接的構造。
本發明的實施形態是在於提供一種低成本且可靠度高的半導體裝置及其製造方法。
若根據實施形態，則半導體裝置是具備：上層晶片，第1樹脂層，第1配線層，第2樹脂層，第2配線層，下 層晶片，及密封樹脂。前述上層晶片是持有第1面，及前述第1面的相反側的第2面。前述第1樹脂層是設在前述上層晶片的前述第1面。前述第1配線層是設在前述第1樹脂層中，與前述上層晶片電性連接。前述第2樹脂層是設在前述第1樹脂層的表面側，且擴張至比前述上層晶片的側面更外側的晶片外領域。前述第2配線層是設在前述第2樹脂層中，與前述第1配線層連接，延伸至前述晶片外領域。前述下層晶片是安裝在前述第1樹脂層的前述表面側，與前述第1配線層連接。前述密封樹脂是覆蓋前述上層晶片。
11‧‧‧記憶體晶片
12‧‧‧矽基板(半導體層)
13‧‧‧On-Chip配線層
30‧‧‧第1樹脂層
32‧‧‧第1配線層
41‧‧‧第2樹脂層
42‧‧‧第2配線層
52‧‧‧外部端子
70‧‧‧邏輯晶片
圖1是實施形態的半導體裝置的模式剖面圖。
圖2是實施形態的半導體裝置的模式剖面圖。
圖3(a)及(b)是實施形態的半導體裝置的模式剖面圖。
圖4是實施形態的半導體裝置的模式剖面圖。
圖5(a)及(b)是實施形態的半導體裝置的模式剖面圖。
圖6(a)~(c)是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖7(a)~(c)是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖8(a)~(c)是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖9是實施形態的半導體裝置的製造方法的模式剖面 圖。
圖10是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖11是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖12是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖13是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖14是表示實施形態的半導體裝置的製造方法的模式剖面圖。
圖15(a)及(b)是表示實施形態的半導體裝置的複數的晶片的連接關係的模式圖。
圖16是實施形態的半導體裝置的模式剖面圖。
圖17(a)及(b)是實施形態的半導體裝置的模式剖面圖。
以下，參照圖面說明有關實施形態。另外，各圖面中，對於同要素附上同符號。
圖1是實施形態的半導體裝置的模式剖面圖。
實施形態的半導體裝置是具有：上層晶片，及用以使上層晶片與外部電路連接的配線構造部。上層晶片是例如包含記憶體晶片。
在圖1所示的例子中，上層晶片是具有1個的記憶體晶片11。記憶體晶片11是具有半導體層12。
半導體層12是例如矽基板。或，半導體層12是SOI(Silicon On Insulator)構造的矽層。又，半導體層12是亦可為矽以外例如SiC，GaN等的層(基板)。以下的說明是將半導體層12設為矽基板來進行說明。
矽基板12是具有第1面(電路面)12a及其相反側的第2面12b。在第1面12a中形成有包含未圖示的電晶體等的半導體積體電路。在第1面12a上形成有電荷蓄積層，控制電極等。並且，在第1面12a上設有與半導體積體電路，控制電極連接的On-Chip配線層13。
例如，如後述的圖3(b)所示般，在On-Chip配線層13與第1面12a之間，On-Chip配線層13彼此之間，及最上層的On-Chip配線層13上設有層間絕緣層14。
層間絕緣層14是以矽作為骨幹的絕緣膜，例如，包含氧化矽(SiO)，氮化矽(SiN)，氧氮化矽(SiON)，碳化氮化矽(SiCN)，氧化碳化矽(SiOC)的至少任一個。
在記憶體晶片11的第1面12a側是設有第1樹脂層30。第1樹脂層30是設成覆蓋記憶體晶片11的On-Chip配線層13的表面。
在第1樹脂層30中，及第1樹脂層30的表面側是設有第1配線層32。第1配線層32是貫通第1樹脂層30來與記憶體晶片11的On-Chip配線層13連接。因此，第1配線層32是與記憶體晶片11電性連接。第1樹脂層30 是將第1配線層32間絕緣。第1配線部是包含第1樹脂層30及第1配線層32。
第1樹脂層30及第1配線層32是設在與記憶體晶片11的第1面12a對向的領域，在晶片外領域(比記憶體晶片11的側面更外側的領域)中未被形成。第1配線層32是在重疊於晶片的領域內遊走之所謂的扇入再配線層(RDL：Redistribution Layer)。
在第1樹脂層30的表面側是設有第2樹脂層41。第2樹脂層41是從與記憶體晶片11的第1面12a對向的領域擴張形成至比記憶體晶片11的側面更外側的晶片外領域。
在第2樹脂層41中，及第2樹脂層41的表面側是設有第2配線層42。第2配線層42是與第1配線層32連接，且擴張形成至晶片外領域。第2配線層42是所謂的扇出再配線層(RDL：Redistribution Layer)。第2樹脂層41是將第2配線層42間絕緣。第2配線部是包含第2樹脂層41及第2配線層42。
第1配線層32及第2配線層42是例如由以銅為主成分的金屬材料所構成。
第1樹脂層30及第2樹脂層41是主要由以碳為骨幹的有機高分子材料所構成，例如，以聚醯亞胺樹脂，PBO(聚苯噁唑)樹脂，環氧樹脂，矽氧樹脂，BCB(苯環丁烯)樹脂為主成分。
在第2樹脂層41的表面側是配置有複數的外部端子 52。外部端子52是例如焊錫球，金屬凸塊等的導電性凸塊。外部端子52是連接至第2配線層42。
形成於記憶體晶片11的半導體積體電路或記憶體元件是經由On-Chip配線層13及第1配線層32來與第2配線層42電性連接。而且，記憶體晶片11是可經由連接至第2配線層42的外部端子52來與外部電路連接。
記憶體晶片11的側面及第2面(上面)12b是以密封樹脂80來覆蓋。密封樹脂80是在擴張至晶片外領域的第2樹脂層41上，覆蓋記憶體晶片11的側面，及第1樹脂層30的側面。
又，依實施形態，除了記憶體晶片11以外，還具備邏輯晶片70作為下層晶片。邏輯晶片70是被安裝在第1樹脂層30的表面(與On-Chip配線層13連接的面的相反側的面)側，和第1配線層32連接。亦即，在第1樹脂層30的一方的面安裝有作為上層晶片的記憶體晶片11，在第1樹脂層30的另一方的面安裝有作為下層晶片的邏輯晶片70。在此，「上層」「下層」是表示隔著第1樹脂層30之相對性的位置關係，不是對於重力方向的上下的意思。
邏輯晶片70是控制記憶體晶片11的IF(interface)/控制器晶片。
在邏輯晶片70的一方的面是設有On-Chip配線層71，該On-Chip配線層71是經由導電性凸塊(例如，焊錫球，金屬凸塊等)72來接合於第1配線層32的連接端面 32a。
第2樹脂層41是未被形成在第1樹脂層30的全面。第1樹脂層30之與記憶體晶片11連接的面的相反側的面側是有未被形成第2樹脂層41及第2配線層42的領域(開口部)，在該領域(開口部)配置有邏輯晶片70。在該開口部中充填有密封樹脂73，而使能夠覆蓋凸塊72與第1配線層32的連接端面32a的接合部。
第1配線層32的複數的連接端面32a會以和On-Chip配線層13與第1配線層32的接合部的間距大致相同的間距來配置於第1樹脂層30的邏輯晶片70的安裝面。
邏輯晶片70與第1配線層32的連接端面32a之連接部的最小間距(凸塊72的間距)是比第2配線層42的外部連接端面42a與外部端子52的連接部的最小間距更小。並且，邏輯晶片70與第1配線層32的連接部的最小間距是比第1配線層32與第2配線層42的連接部的最小間距更小。
第1配線層32是具有：對應於記憶體晶片11及邏輯晶片70的On-Chip配線層13，71的微細配線設計之窄間距接端面，及對應於外部端子52的間距來佈局的端面(與第2配線層42的接合部)。
亦即，記憶體晶片11及邏輯晶片70之晶片階段的微細間距電極焊墊會經由第1配線層32及第2配線層42來擴大至適於朝印刷配線板等安裝的間距。
邏輯晶片70是配置在記憶體晶片11的正下面的領域，經由第1配線層32來對於記憶體晶片11凸塊連接。並且，邏輯晶片70是經由第1配線層32及第2配線層42來電性連接至外部端子52。在第1樹脂層30的同面設有邏輯晶片70及擔負與外部的連接之第2配線層42。
不是在印刷配線基板(Interposer基板)與記憶體晶片之間夾著邏輯晶片的構造。因此，使邏輯晶片70連接至記憶體晶片11及外部電路的雙方時，可不使用TSV(貫通電極)。因此，若根據實施形態，則可提供一種低成本且可靠度高的半導體裝置。
圖2是表示實施形態的半導體裝置的其他例的模式剖面圖。
在圖2所示的例子中，記憶體晶片部是具有複數的記憶體晶片11的層疊體。在圖2中是顯示例如層疊有4個記憶體晶片11的構造，但記憶體晶片11的層疊數為任意。複數的記憶體晶片11是厚度，平面大小，厚度方向的層構造及材料等相同的晶片。
在各自的記憶體晶片11的第1面12a中，與前述的實施形態同樣設有On-Chip配線層13。
各記憶體晶片11彼此間是經由貫通電極18，及凸塊(例如，焊錫球，金屬凸塊)31來電性連接。
貫通電極18是貫通矽基板12，連接形成於第1面12a的On-Chip配線層13及形成於第2面12b的背面電極。
最靠樹脂層30側的(最下層的)記憶體晶片11以外的記憶體晶片11是使其On-Chip配線層13與下面的記憶體晶片11的第2面12b對向，層疊於下面的記憶體晶片11上。
凸塊31是介於下面的記憶體晶片11的背面電極(貫通電極18)與上面的記憶體晶片11的On-Chip配線層13之間，接合於下面的記憶體晶片11的背面電極及上面的記憶體晶片11的On-Chip配線層13。
在記憶體晶片11與記憶體晶片11之間是充填有密封樹脂85，密封樹脂85是覆蓋凸塊31的周圍。
在離樹脂層30最遠的最上層的記憶體晶片11上設有金屬板82。如後述般，金屬板82是作為層疊複數的記憶體晶片11及第1樹脂層30時的支撐體使用。最終，金屬板82是亦可除去。並且，留下金屬板82時，金屬板82是作為放熱板的機能。
在最下層的記憶體晶片11的On-Chip配線層13側是與前述的實施形態同樣，設有第1樹脂層30，第1配線層32，第2樹脂層41，第2配線層42，邏輯晶片70，及外部端子52。
形成於各記憶體晶片11的半導體積體電路或記憶體元件是經由On-Chip配線層13，第1配線層32來與第2配線層42電性連接。而且，經由連接至第2配線層42的外部端子52，各記憶體晶片11可與外部電路連接。
複數的記憶體晶片11的層疊體的側面及上面是以密 封樹脂80所覆蓋。並且，金屬板82也以密封樹脂80所覆蓋。
在圖2的構造中也是記憶體晶片11及邏輯晶片70之晶片階段的微細間距電極焊墊會經由第1配線層32及第2配線層42來擴大至適用朝印刷配線板等安裝的間距。
並且，邏輯晶片70是配置在記憶體晶片11的層疊體的正下面的領域，經由第1配線層32來對於記憶體晶片11的層疊體凸塊連接。而且，邏輯晶片70是經由第1配線層32及第2配線層42來電性連接至外部端子52。在第1樹脂層30的同面設有邏輯晶片70及擔負與外部的連接之第2配線層42。
因此，在圖2的構造中也是使邏輯晶片70連接至記憶體晶片11及外部電路的雙方時，可不使用TSV(貫通電極)。因此，可提供一種低成本且可靠度高的半導體裝置。
圖3(a)是表示實施形態的半導體裝置的另外其他例的模式剖面圖。
在圖3(a)所示的例子中也是記憶體晶片部具有複數的記憶體晶片11的層疊體。並且，2個記憶體晶片11以face-to-face來使電路面12a彼此間對向而接合的構成之2晶片層疊體10會被層疊複數個。
2晶片層疊體10的1對的記憶體晶片11是如後述般藉由wafer-to-wafer接合來接合。複數的2晶片層疊體10彼此間是被凸塊連接。
圖3(b)是圖3(a)的A部的擴大模式剖面圖，顯示2晶片層疊體10的要部剖面。
各自的記憶體晶片11是具有：矽基板(半導體層)12，On-Chip配線層13，貫通電極18，及接合金屬(中間電極)21。
在電路面12a上是設有與半導體積體電路，控制電極連接的On-Chip配線層13。在圖3(b)中是例示多層配線，但On-Chip配線層13是亦可為單層。On-Chip配線層13與電路面12a之間，On-Chip配線層13彼此之間，及最上層的On-Chip配線層13上是設有層間絕緣層14。
在層間絕緣層14的表面上設有樹脂層15。樹脂層15是例如苯環丁烯(BCB)樹脂。或，樹脂層15是聚醯亞胺樹脂，或環氧樹脂。
在矽基板12設有貫通電極18。並且，在矽基板12的背面12b設有背面電極19。貫通電極18是在形成有背面電極19的位置貫通矽基板12，連接背面電極19及On-Chip配線層13。貫通電極18是例如以銅為主成分的金屬所構成。
在貫通電極18與矽基板12之間設有防止貫通電極18與矽基板12的直接性的導通之絕緣膜17。絕緣膜17是例如矽氧化膜，矽氮化膜，或矽氧氮化膜。
在樹脂層15中埋入有接合金屬(或中間電極)21。接合金屬21是貫通樹脂層15及層間絕緣層14的一部分而連接至On-Chip配線層13。接合金屬21是例如由以銅為 主成分的金屬所構成。
如此的記憶體晶片11彼此間是使電路面12a(On-Chip配線層13)對向而接合，形成2晶片層疊體10。互相的記憶體晶片11的接合金屬21彼此間會被接合，且樹脂層15彼此間會被接合(黏著)。
在圖3(a)中，在層疊方向鄰接的2組的2晶片層疊體10之下面的2晶片層疊體10的上側的記憶體晶片11的背面電極19與其上的2晶片層疊體10的下側的記憶體晶片11的背面電極19之間設有凸塊31。凸塊31是例如焊錫球，或金屬凸塊，連接上下的記憶體晶片11的背面電極19彼此間。
在最下層的2晶片層疊體10的下側的記憶體晶片11的背面12b側是與前述的實施形態同樣設有第1樹脂層30，第1配線層32，第2樹脂層41，第2配線層42，邏輯晶片70，及外部端子52。
形成於各記憶體晶片11的半導體積體電路或記憶體元件是經由On-Chip配線層13，第1配線層32來與第2配線層42電性連接。而且，經由連接至第2配線層42的外部端子52，各記憶體晶片11可與外部電路連接。
複數的記憶體晶片11的層疊體的側面及上面是以密封樹脂80所覆蓋。並且，金屬板82也以密封樹脂80所覆蓋。
在圖3(a)的構造中也是記憶體晶片11及邏輯晶片70之晶片階段的微細間距電極焊墊會經由第1配線層32及 第2配線層42來擴大至適於朝印刷配線板等安裝的間距。
並且，邏輯晶片70是配置在記憶體晶片11的層疊體的正下面的領域，對於記憶體晶片11的層疊體，經由第1配線層32來凸塊連接。而且，邏輯晶片70是經由第1配線層32及第2配線層42來電性連接至外部端子52。在第1樹脂層30的同面設有邏輯晶片70及擔負與外部的連接之第2配線層42。
因此，在圖3(a)的構造中也是使邏輯晶片70連接至記憶體晶片11及外部電路的雙方時，可不使用TSV(貫通電極)。因此，可提供一種低成本且可靠度高的半導體裝置。
其次，參照圖9~圖14來說明有關2晶片層疊體10的製造方法。圖9~圖14所示的工程是在晶圓狀態下進展，在圖9~圖14是顯示晶圓W1，W2的一部分剖面。
首先，以晶圓製程，在矽基板12上形成前述的要素(半導體積體電路，記憶體元件，On-Chip配線層13，層間絕緣層14，樹脂層15，接合金屬21)。然後，使電路面12a側對向而貼合2片的晶圓W1，W2。
在圖9中顯示貼合前的第1晶圓W1及第2晶圓W2。第1晶圓W1及第2晶圓W2是構造相同，隔著貼合面，各要素形成鏡像對稱。
第1晶圓W1及第2晶圓W2是配合互相對應的接合金屬21的位置來貼合成圖10所示般。在加壓及加熱下， 2片的晶圓W1，W2被貼合，接合金屬21彼此間被接合，且樹脂層15彼此間被黏著。
晶圓接合(Wafer Bonding)後，如圖11所示般，由背面12b側來研磨第1晶圓W1的矽基板12而使薄化。即使第1晶圓W1的矽基板12變薄，第2晶圓W2的矽基板12也會成為支撐體。或，亦可以第1晶圓W1的矽基板12作為支撐體，先研磨第2晶圓W2的矽基板12使薄化。
研磨前的矽基板12是例如700μm以上，藉由研磨，矽基板12是在形成貫通電極時，例如薄化成30~50μm程度，不形成貫通電極時，例如薄化成100~500μm程度。
在使第1晶圓W1的矽基板12薄化後，如圖11所示般，形成貫通矽基板12而到達第1晶圓W1的配線層13之埋孔16。例如，藉由RIE(Reactive Ion Etching)等的蝕刻來形成埋孔16。
如圖12所示般，在埋孔16的內壁，及埋孔16周圍的矽基板12的背面12b是形成有絕緣膜17。而且，隔著絕緣膜17在埋孔16內埋入貫通電極18。並且，在矽基板12的背面12b是形成有與貫通電極18連接的背面電極19。在背面電極19與矽基板12的背面12b之間也存在絕緣膜17。
其次，如圖13所示般，在形成有貫通電極18的第1晶圓W1的矽基板12的背面12b側貼上支撐體100。在圖 13中，與圖12上下顛倒顯示第1晶圓W1及第2晶圓W2。
支撐體100是例如玻璃基板等的剛體。支撐體100是經由黏著層101來貼在第1晶圓W1的矽基板12。
藉由支撐體100來支撐第1晶圓W1及第2晶圓W2的狀態下，由背面12b側來研磨第2晶圓W2的矽基板12而使薄化。
在使第2晶圓W2的矽基板12薄化後，和對於第1晶圓W1的製程同樣，形成貫通矽基板12來到達第2晶圓W2的配線層13之埋孔。
而且，如圖14所示般，在第2晶圓W2的埋孔16的內壁，及埋孔16周圍的矽基板12的背面12b形成有絕緣膜17。然後，隔著絕緣膜17在埋孔16內埋入貫通電極18。並且，在矽基板12的背面12b形成有與貫通電極18連接的背面電極19。在背面電極19與矽基板12的背面12b之間也存在絕緣膜17。而且，因應所需，在背面電極19上形成有凸塊31。
之後，切割第1晶圓W1及第2晶圓W2的接合體，將支撐體100除去(剝離)，藉此可取得被小片化的2晶片層疊體10。
例如，在支撐體100被貼於切割膠帶的狀態下，切割第2晶圓W2及第1晶圓W1。或，亦可剝離支撐體100之後切割第1晶圓W1及第2晶圓W2。
實施形態的2晶片層疊體10不是小片化後的2晶片 的chip-to-chip接合，而是藉由wafer-to-wafer接合之後的切割來取得。因此，2晶片層疊體10是形成具有連續的側面之長方體形狀。
被小片化的複數的2晶片層疊體10是如前述般層疊於金屬板82上，在複數的2晶片層疊體10之間是充填有密封樹脂80。
或，亦可經由事先形成於表面的樹脂黏著層來貼合複數的2晶片層疊體10而層疊。
在TSV(Through-Silicon Via)構造中，只要弄薄基板，貫通電極的表面積便會縮小，可降低隔著絕緣膜來對向的貫通電極與基板之間的寄生電容。然而，一旦基板變薄，則在晶片彼此間的接合，晶片與安裝基板的接合等的組裝製程中會產生操控困難的問題。
於是，若根據以上說明的實施形態，則使電路面12a側對向來wafer-to-wafer接合2片的晶圓W1，W2之後，以一方的晶圓W2的矽基板12作為支撐體，使另一方的晶圓W1的矽基板12薄化來形成貫通電極18。然後，在一方的晶圓W1的矽基板12側貼上支撐體(剛體)100之後，使另一方的晶圓W2的矽基板12薄化，而於晶圓W2中也形成貫通電極18。
因此，不會有招致操控的困難性的情形，可使2晶片層疊體10的各自基板12薄化後形成TSV構造。相較於參照例以chip-to-chip來層疊2晶片的構造，若根據實施形態的2晶片層疊體10，則可將基板12的厚度形成約 1/2。
因此，相較於參照例，可使隔著絕緣膜17來與矽基板12對向的貫通電極18的表面積形成約1/2，可將貫通電極18與基板12間的寄生電容降低至約1/2。
特別是隨著記憶容量的大容量化，一旦記憶體晶片11的層疊數增大，則TSV的數也增加，其寄生電容的影響也可變大的傾向，但若根據實施形態，則藉由基板12的薄化來降低TSV的寄生電容之下，結果可謀求消費電力的減低。
又，由於2晶片層疊體10是隔著接合面而剖面構造為鏡像對稱之同記憶體晶片11彼此間接合的構造，因此在各自的記憶體晶片11產生的彎曲會被抵消，2晶片層疊體10是可取得彎曲小者。
圖4是表示實施形態的半導體裝置的另外其他例的模式剖面圖。
圖4的構造是第2樹脂層41覆蓋邏輯晶片70的點與圖1的構造不同。
邏輯晶片70的上面(On-Chip配線層71的相反側的面)是以第2樹脂層41所覆蓋。在覆蓋邏輯晶片70的上面之第2樹脂層41中也設有第2配線層42的外部連接端面42a。在該外部連接端面42a接合外部端子52。亦即，在安裝有邏輯晶片70的領域中也配置有外部端子52。
在可配置外部端子52的領域擴展之下，外部端子52間的間距擴大成為可能，確實防止端子間短路，提升安裝 性。
圖5(a)及(b)是表示實施形態的半導體裝置的另外其他例的模式剖面圖。圖5(b)是圖5(a)的B部的擴大模式剖面圖。第1樹脂層30，第1配線層32，第2樹脂層41，第2配線層42等的構成是與前述的實施形態相同。
若根據圖5(a)及(b)所示的半導體裝置，則邏輯晶片70是例如SoC(System on a Chip)構造的大型多針腳晶片，邏輯晶片70的一部分是平面視重疊於第2樹脂層41及第2配線層42。亦即，邏輯晶片70的平面大小是比邏輯晶片70的安裝領域(第2樹脂層41的開口部)的面積更大。密封樹脂73是介於邏輯晶片70與第2樹脂層41之間。
在圖2，圖3(a)，圖5(a)及(b)所示的實施形態中，複數的記憶體晶片11是如圖15(a)所示般，對於共通的資料輸出入端子90並聯(匯流排連接)。亦即，藉由貫通電極及凸塊等來對於晶片層疊方向所形成的共通的資料匯流排91並聯複數的晶片11。
並且，如圖15(b)所示般，對於連接邏輯晶片70的端子92的匯流排93並聯複數的記憶體晶片11。
其次，參照圖6(a)~圖8(c)來說明有關實施形態的半導體裝置的製造方法。在圖6(a)~圖8(c)是例示複數的記憶體晶片11的層疊體作為記憶體晶片部，但亦可為僅1個的記憶體晶片11。
複數的記憶體晶片11是被層疊於金屬板82上。金屬 板82上的複數的記憶體晶片11之中最上層的記憶體晶片11上形成有第1樹脂層30及第1配線層32。
包含該等金屬板82，複數的記憶體晶片11，第1樹脂層30及第1配線層32之層疊體100是如圖6(a)及(b)所示般，被搭載於支撐體95上。複數的層疊體100會彼此分離，而搭載於支撐體95上。以第1樹脂層30為下(朝支撐體95側)，層疊體100搭載於支撐體95上。
其次，如圖6(c)所示般，樹脂80來模製支撐體95上的層疊體100之後，除去支撐體95。
其次，如圖7(a)所示般，在第1樹脂層30上，及晶片外領域(相鄰的層疊體100間的領域)的樹脂80上，形成第2樹脂層41及第2配線層42。並且，晶片正上面領域的第2樹脂層41中形成有開口部41a，從該開口部41a是第1樹脂層30及第1配線層32的連接端面32a(顯示於圖1)會被露出。
而且，在開口部41a的第1樹脂層30上，如圖7(b)所示般，安裝有邏輯晶片70。邏輯晶片70是經由圖1所示的凸塊72來接合於第1配線層32的連接端面32a。
安裝邏輯晶片70之後，在第2樹脂層41上形成複數的外部端子52。複數的外部端子52是例如格子狀地配置於第2樹脂層41上。外部端子52是被接合於第2配線層42的外部連接端面42a(顯示於圖1)。
之後，切斷相鄰的層疊體100間領域的第2樹脂層41及密封樹脂80，而小片化成複數的半導體裝置。
又，亦可在圖6(c)的工程之後，形成第2樹脂層41之前，如圖8(a)所示般，在第1樹脂層30上搭載邏輯晶片70。
之後，如圖8(b)所示般，第2樹脂層41會被形成於第1樹脂層30上，及晶片外領域(相鄰的層疊體100間的領域)的樹脂80上，而使能夠覆蓋邏輯晶片70。
對於第2樹脂層41是例如使用雷射來形成埋孔，埋入第2配線層42。
之後，如圖8(c)所示般，在第2樹脂層41上形成有複數的外部端子52。外部端子52是在重疊於邏輯晶片70的領域也可配置。因此，相較於圖7(c)所示的構造，複數的外部端子52的配置可能領域會擴大，外部端子52的配置自由度變高。
之後，切斷相鄰的層疊體100間領域的第2樹脂層41及密封樹脂80，而小片化成複數的半導體裝置。
若根據實施形態的半導體裝置，則複數的記憶體晶片是對於共通的資料輸出入端子並聯。又，複數的記憶體晶片是對於連接邏輯晶片的匯流排並聯。
又，若根據實施形態的半導體裝置的製造方法，則在第1樹脂層上形成第2樹脂層之後形成使第1樹脂層露出於第2樹脂層的開口部，在開口部配置第2晶片部。又，若根據實施形態的半導體裝置的製造方法，則在第1樹脂層上安裝第2晶片部之後，以能夠覆蓋第2晶片部的方式，在第1樹脂層上形成第2樹脂層。
圖16是表示實施形態的半導體裝置的另外其他例的模式剖面圖。
圖16所示的實施形態的上層晶片是例如與圖2所示的實施形態同樣，具有複數的記憶體晶片11的層疊構造。其上層晶片是在圖16所示的剖面中，彎曲成朝上凸的弓狀。
第1樹脂層30有關上層晶片的面方向是具有外周部30b及中央部30a。第1樹脂層30的外周部30b與第2樹脂層41的底面之間的距離(最短距離)是比第1樹脂層30的中央部30a與第2樹脂層41的底面之間的距離(最短距離)更小。
設在上層晶片的面方向的外周領域(第1樹脂層30的外周部30b)之第1配線層32的下端與第2樹脂層41的底面之間的距離(最短距離)是比設在上層晶片的面方向的中央領域(第1樹脂層30的中央部30a)之第1配線層32的下端與第2樹脂層41的底面之間的距離(最短距離)更小。
包含第1樹脂層30的側面之外周部30b是被埋入第2樹脂層41，被第2樹脂層41覆蓋。因此，第1樹脂層30與第2樹脂層41間的連接可靠度(密著性)高。
不限於第1樹脂層30的側面的全部被第2樹脂層41覆蓋。即使第1樹脂層30的側面的一部分被第2樹脂層41覆蓋，連接可靠度還是高。
若根據圖17(a)及(b)所示的半導體裝置，則第1樹脂 層30的外周部30b的側面的一部分會被埋入第2樹脂層41，被第2樹脂層41覆蓋。
在前述的圖6(b)的工程，上層晶片是經由未圖示的暫黏著劑層來安裝於支撐體95上。此時，第1樹脂層30是推擠至暫黏著劑層，若干嵌入暫黏著劑層。在樹脂80的模製後，一旦剝下支撐體95，則第1樹脂層30會從樹脂80若干突出。若在此形成第2樹脂層41，則第1樹脂層30的至少一部分會被埋入第2樹脂層41。
如圖16所示的實施形態般，若使上層晶片彎曲，則可將第1樹脂層30確實地埋入第2樹脂層41。
以上說明本發明的幾個實施形態，但該等的實施形態是舉例提示者，非意圖限定發明的範圍。該等新穎實施例可在其他各種的形態下被實施，可在不脫離發明的要旨的範圍內進行各種的省略，置換，變更。該等實施形態或其變形是為發明的範圍或要旨所包含，且為申請專利範圍記載的發明及其等效的範圍所包含。
11‧‧‧記憶體晶片
12‧‧‧矽基板(半導體層)
12a‧‧‧第1面(電路面)
12b‧‧‧第2面
13‧‧‧On-Chip配線層
30‧‧‧第1樹脂層
32‧‧‧第1配線層
32a‧‧‧連接端面
41‧‧‧第2樹脂層
42‧‧‧第2配線層
42a‧‧‧外部連接端面
52‧‧‧外部端子
70‧‧‧邏輯晶片
71‧‧‧On-Chip配線層
72‧‧‧導電性凸塊
73‧‧‧密封樹脂
80‧‧‧密封樹脂

Claims (21)

  1. 一種半導體裝置，其特徵係具備：上層晶片，其係持有第1面，及前述第1面的相反側的第2面；第1樹脂層，其係設在前述上層晶片的前述第1面；第1配線層，其係設在前述第1樹脂層中，與前述上層晶片電性連接；第2樹脂層，其係設在前述第1樹脂層的表面側，且被擴張至比前述上層晶片更外側的領域，而該領域係比上層晶片的側面更外側；第2配線層，其係設在前述第2樹脂層中，與前述第1配線層連接，延伸至前述上層晶片外領域；下層晶片，其係安裝在前述第1樹脂層的前述表面側，與前述第1配線層連接；第1密封樹脂，其係覆蓋前述上層晶片；其中，該第1樹脂層的側表面大致對齊前述上層晶片的側表面。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述下層晶片係配置在前述第2樹脂層中所形成的開口部。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第2樹脂層係覆蓋前述下層晶片。
  4. 如申請專利範圍第1項之半導體裝置，其中，更具備：設在前述第2樹脂層的表面側，與前述第2配線層連接之外部端子。
  5. 如申請專利範圍第4項之半導體裝置，其中，前述下層晶片與前述第1配線層的連接部的最小間距係比前述外部端子的最小間距更小。
  6. 如申請專利範圍第1項之半導體裝置，其中，前述下層晶片與前述第1配線層的連接部的最小間距係比前述第1配線層與前述第2配線層的連接部的最小間距更小。
  7. 如申請專利範圍第4項之半導體裝置，其中，前述第2樹脂層係覆蓋前述下層晶片，前述外部端子係於前述第2樹脂層覆蓋前述下層晶片的領域也被設置。
  8. 如申請專利範圍第1項之半導體裝置，其中，前述下層晶片係平面視與前述第2配線層重疊。
  9. 如申請專利範圍第1項之半導體裝置，其中，前述上層晶片包含記憶體晶片，前述下層晶片包含邏輯晶片。
  10. 如申請專利範圍第9項之半導體裝置，其中，前述上層晶片係具有複數的前述記憶體晶片的層疊體。
  11. 如申請專利範圍第10項之半導體裝置，其中，前述複數的記憶體晶片係具有第1晶片及第2晶片，該第1晶片係具有：第1半導體層，其係具有第1電路面，及前述第1電路面的相反側的第1背面；第1 On-Chip配線層，其係設在前述第1電路面；及 第1貫通電極，其係貫通前述第1半導體層而設，連接至前述第1 On-Chip配線層，該第2晶片係層疊於前述第1晶片的前述第1 On-Chip配線層側，具有：第2半導體層，其係具有與前述第1 On-Chip配線層對向的第2電路面，及前述第2電路面的相反側的第2背面；第2 On-Chip配線層，其係設在前述第2電路面，與前述第1晶片的前述第1 On-Chip配線層連接；及第2貫通電極，其係貫通前述第2半導體層而設，連接至前述第2 On-Chip配線層。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述複數的記憶體晶片更具有第3晶片，其係層疊於前述第2晶片的前述第2背面側，該第3晶片係具有：第3半導體層，其係具有：第3電路面，及位於前述第3電路面的相反側，與前述第2晶片對向的第3背面；第3配線層，其係設在前述第3電路面；及第3貫通電極，其係貫通前述第3半導體層而設，連接至前述第3配線層，且經由凸塊來與前述第2晶片的前述第2貫通電極連接。
  13. 如申請專利範圍第10項之半導體裝置，其中，前述複數的記憶體晶片係並聯至共通的資料輸出入端子。
  14. 如申請專利範圍第10項之半導體裝置，其中，前 述複數的記憶體晶片係並聯至匯流排，該邏輯晶片係並聯至匯流排。
  15. 如申請專利範圍第10項之半導體裝置，更具有：於前述複數記憶體晶片之間的晶片內密封樹脂。
  16. 如申請專利範圍第10項之半導體裝置，其中，經由導電凸塊來連接前述複數記憶體晶片。
  17. 如申請專利範圍第1項之半導體裝置，其中，前述第1配線層不擴張至比前述上層晶片更外側的領域。
  18. 如申請專利範圍第1項之半導體裝置，其中，在前述上層晶片的外周領域之前述第1配線層的下端與前述第2樹脂層的底面之間的距離比設在前述上層晶片的中央領域之前述第1配線層的下端與前述第2樹脂層的底面之間的距離更小。
  19. 如申請專利範圍第1項之半導體裝置，其中，第1樹脂層的外周的至少一部分會被埋入第2樹脂層。
  20. 如申請專利範圍第2項之半導體裝置，其中，前述第2樹脂層的開口部內具有第2密封樹脂，且該第2密封樹脂連接該第2樹脂層。
  21. 如申請專利範圍第1項之半導體裝置，其中，前述第1配線層係不使用凸塊而電性連接至前述上層晶片。
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