JP2011233854A - ウェハレベル半導体パッケージ及びその製造方法 - Google Patents

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Abstract

【課題】半導体パッケージの異種材料間接合部分で発生するクラック及び剥離現象を防止してパッケージの信頼性を高めることができるウェハレベル半導体パッケージを提供する。
【解決手段】第１の半導体チップ１１０と第１の半導体チップに電気的に接続され積層された第２の半導体チップ２１０と導電性ポスト１６０があり、第１の半導体チップと第２の半導体チップとの間にはモールディング部３００が形成され第１の半導体チップと第２の半導体チップを保護すると同時に両チップを一体化させている。
【選択図】図１０

Description

本発明は、ウェハレベル半導体パッケージ及びその製造方法に関するもので、詳細には、外部衝撃に対する耐久性が向上した軽薄短小なウェハレベル半導体パッケージを提案する。
ウェハレベルパッケージは、ウェハに印刷されたチップを個別に分離しないで多くのチップが付いている状態でダイボンディング、モールディング、マーキングなど一連の組み立て工程を終えた後、これを切断して直ちに完製品を作る技術であり、半導体パッケージのサイズを減らすこと以外にも動作速度を速めるため、高速のデータ処理に相応しい工程であるという評価を受けている。
特に、半導体チップと同一な大きさでパッケージが可能であるので、同一面積のメモリーモジュールにより多くのチップ搭載が可能になり、大容量メモリーモジュール製作がいっそう容易になる。
また、ウェハレベルパッケージ技術が適用された半導体は、外部接続端子が短くなり、チップの電気的特性が大幅に向上するのはもちろん、他のパッケージと比較して熱放出特性も優れているため、メモリー製品の高速化による過熱現象を緩和するなど、半導体製品の特性及び信頼性の面でも革新的な改善が可能である。
図１を参照すると、半導体ウェハ１００表面に集積回路が形成された複数の活性領域１１０が相互に離隔して配置されている。ウェハレベル半導体パッケージング工程では、複数の活性領域１１０を個別チップに切断しないウェハ状態でパッケージ工程を遂行して、最終的に個別パッケージ単位に切断する。
前記活性領域１１０には、トランジスター、金属配線、受動素子などの薄膜回路要素が形成され、別途の半導体チップ形態の集積回路を実装することもできる。この場合、半導体ウェハ１００は、半導体チップのパッケージングのための基板の役割をする。半導体チップ（図示せず）がウェハ１００にフリップチップボンディング、ダイアタッチなどの方式で実装された後は、半導体チップ上にウェハ全体にわたってモールディング部３００が形成される。図２は、ウェハ上面に全体的に形成されたモールディング部を示したもので、このようにウェハレベルで大面積のモールディング部を形成することで、半導体パッケージング工程をさらに効果的に行なうことができる。
ところが、ウェハレベルで形成された大面積のモールディング部３００は、基板である半導体ウェハ１００と異種材質であることに起因する熱膨脹係数差、弾性係数差などによってストレスを受ける。図３は、モールディング部３００に発生するストレスを模式的に示したもので、矢印方向のようにモールディング部の外側から中央に向かって圧縮力が発生する。
その結果、図４に示したようにウェハの中央が凹型に変形する凹型反り（ｃｏｎｃａｖｅ ｔｙｐｅ ｗａｒｐａｇｅ）が発生する。このような反りは、後続のパッケージング工程でウェハの変形によって、装備の互換性を阻害し、研磨工程、テスト工程などを不可能にする。大面積のウェハにおいて反りは、特に深刻な問題を発生させ、ウェハレベル半導体パッケージング工程の大きな障害になっている。
ウェハレベルパッケージ技術が工程信頼性を確保して、より安定的な半導体パッケージを生産するためには、改善すべき点が多くあり、特に反りの問題を解決するためにウェハレベルでのモールディング工程に対する新しい方法が求められている。
一方、複数の半導体チップを相互に積層させる半導体パッケージにおいて、物性が異なる異種材料、例えば半導体チップとモールディング材料間の接合部分は、ストレスに脆弱であり、特にパッケージ外郭表面や角から熱及び機械的ストレスによってクラックや剥離が発生する。このようなクラックや剥離は、ウェハレベル半導体パッケージの物理的な耐久性を減少させ、パッケージが軽薄短小化されればされるほど、さらに深刻になる。
本発明は、前述の技術的背景下で創案されたもので、本発明の目的は、半導体パッケージの異種材料間接合部分で発生するクラック及び剥離現象を防止してパッケージの信頼性を高めることである。
本発明の他の目的は、ウェハレベル工程で軽薄短小なチップサイズパッケージを製造することである。
本発明のまた他の目的は、ウェハレベル工程時のウェハの撓みを防止して、信頼性が向上した半導体パッケージを提供することである。
その他、本発明のまた他の目的及び技術的特徴は、以下の詳細な説明でより具体的に提示される。
前記目的を達成するために、本発明は、第１再配置導電層が形成されている第１半導体チップと、第１半導体チップよりサイズが小さく、第１半導体チップの上部に実装される第２半導体チップと、前記第２半導体チップ周辺に第１半導体チップ上に形成されたモールディング部と、前記第１再配置導電層と電気的に接続して、前記モールディング部を貫通する導電性ポストと、前記第１半導体チップ上面で第２半導体チップ外郭に配置された反りコントロール障壁ラインと、前記モールディング部上面に形成されて前記導電性ポストと電気的に接続する第２再配置導電層と、前記第２再配置導電層と電気的に接続する外部接続端子を含み、前記反りコントロール障壁ラインは、前記モールディング部を構成する物質と弾性係数が異なる物質で形成されることを特徴とする半導体パッケージを提供する。
本発明は、また第１再配置導電層が形成されている第１半導体チップと、第１半導体チップよりサイズが小さく、第１半導体チップの上部に実装される第２半導体チップと、前記第２半導体チップ周辺に第１半導体チップ上に形成されたモールディング部と、前記第１再配置導電層と電気的に接続して、前記モールディング部を貫通する導電性ポストと、前記モールディング部上面に形成されて前記導電性ポストと電気的に接続する第２再配置導電層と、前記第２再配置導電層と電気的に接続する外部接続端子を含み、前記第１半導体チップの縁で、第１半導体チップとモールディング部の接触界面が、第１半導体チップの他の部分より拡張されていることを特徴とする半導体パッケージを提供する。
本発明によると、半導体パッケージにおいて半導体チップとモールド材料間の接合部外郭に集中するストレスを分散させ、界面及び角で発生する不良現象を減少させる。その結果、物理的な耐久性に優れかつ軽薄短小なチップサイズパッケージを完成することができる。特に、ウェハレベル工程で信頼性に優れた複数のパッケージを製造することができ、製造過程でウェハの撓みを抑制することができる。
ウェハレベル半導体パッケージを示した平面図である。 モールディング部を含むウェハレベル半導体パッケージを示した平面図である。 モールディング部に発生するストレスを示した模式図である。 モールディング部のストレスによってウェハに発生する反りを示した模式図である。 本発明による反りコントロール障壁ラインが形成されたウェハの一部分を示した断面図である。 本発明の一実施例によるウェハレベル半導体パッケージを示した断面図である。 本発明の一実施例によるウェハレベル半導体パッケージを示した平面図である。 本発明の反りコントロール障壁ラインが形成された個別半導体パッケージを示した断面図である。 本発明の他の実施例による半導体パッケージを示した断面図である。 本発明のまた他の実施例による半導体パッケージを示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明の好ましい実施例によるウェハレベル半導体パッケージ製造工程を示した断面図である。 本発明のまた他の実施例による半導体パッケージを示した断面図である。 半導体パッケージの応力分布テスト結果を示したグラフである。 本発明の一実施例による半導体パッケージの応力分布テスト結果を示したグラフである。 本発明の他の実施例による半導体パッケージの応力分布テスト結果を示したグラフである。
以下に、添付した図面を参照して好ましい実施例を通じて本発明をさらに詳細に説明する。
本発明は、ウェハレベル工程による半導体パッケージ、特にシステムインパッケージに関するもので、反りコントロール障壁ラインを含む半導体パッケージ及びベースチップの外郭切断ラインに沿って段差を形成した半導体パッケージを提案する。
図５は、本発明による反りコントロール障壁ラインが形成されたウェハレベル半導体パッケージの一部分を示した断面図である。ウェハ１００上面には半導体チップまたは薄膜素子などを実装することができる。ウェハ上面に形成されたモールディング部３００の中間には、反りコントロール障壁ライン１６２が形成されている。
反りコントロール障壁ライン１６２は、ウェハ面を複数の領域（Ｉ、ＩＩ、ＩＩＩ）に分割して各領域でモールディング部３００を孤立させる。分割された個別モールディング部では、周辺から内部中心方向（図５における矢印の方向）に独立的なストレスが発生する。すなわち、分割されたモールディング部それぞれの領域で凹型反りを発生させる。
モールディング部の分割によって、ウェハを全体的に見た時、逆方向の反り成分が発生したようにみることができ、反りコントロール障壁ラインを中心に見る時、引張力が発生する結果をもたらす。したがって、モールディング部全体的に見る時、圧縮力と引張力が同時に発生して全体的なストレスは低減される。その結果、ウェハに発生する反りは大きく減少する。
この反りコントロール障壁ライン１６２は、モールディング部を構成する材質と異なる物質で形成される。特に、モールディング部の材質と弾性係数の差が大きい物質で反りコントロール障壁ライン１６２を形成することが、モールディング部の内部でストレスが発生することを補ってウェハでの反り発生を抑制するのに効果的である。
図６は、本発明の一実施例によるウェハレベル半導体パッケージを示した断面図である。複数の半導体チップ（または集積回路ユニット）２１０は、半導体ウェハ表面に実装されている。反りコントロール障壁ライン１６２は、単位半導体チップ（または集積回路領域）周辺の切断ライン１０２に隣接した領域に形成されている。
図７を参照すると、半導体ウェハにおいて、個別半導体チップ周辺にまたは複数のチップ周辺に反りコントロール障壁ラインが連続的に形成されている様子が見られる。
本発明において、反りコントロール障壁ラインの厚さ、幅、及び高さは、半導体パッケージにおける半導体チップまたは集積回路ユニットの大きさ、モールディング部の厚さなどによって変えることができる。
パッケージング工程を完了しながら個別半導体パッケージ単位に分割するようにすると、図８に示したように個別パッケージのモールディング部（３００ａ、３００ｂ）に反りコントロール障壁ライン（１６２ａ、１６２ｂ）が残存する。このような反りコントロール障壁ライン（１６２ａ、１６２ｂ）は、半導体パッケージのモールディング部（３００ａ、３００ｂ）で後続的に発生し得るストレスを抑制して半導体チップの信頼性を向上させる結果をもたらし得る。
前記反りコントロール障壁ライン（１６２ａ、１６２ｂ）に、誘電体、フォトレジスト、接着性テープなどを使用することもでき、これとは異なりＣｕ、Ａｌなどの金属を使用して反りコントロール障壁ラインを形成することもできる。
前記反りコントロール障壁ラインに金属材質を使用すると、半導体チップ周辺で導電性構造物を形成する工程で反りコントロール障壁ラインを一緒に形成することができるので、別途の工程が必要なくなるという長所がある。
本発明によるウェハレベル半導体パッケージにおいて、前記反りコントロール障壁ラインとともに、ウェハ裏面に別途の反りコントロール障壁層を追加で形成することもできる。
図９を参照すると、ウェハ１００裏面に薄膜または厚膜形態の反りコントロール障壁層３１０が形成されている。この障壁層は、反りコントロール障壁ラインと同一材質を使用することもでき、異種材質を使用して形成することもできる。
また、反りコントロール障壁層３１０は、連続的な一つの層であることも可能で、反りコントロール障壁ラインと同一または類似にパターン化して形成することもできる。反りコントロール障壁層３１０は、モールディング部３００に発生するストレスと同一な圧縮力を発生させてウェハに惹起する反りを相殺させることができ、反りコントロール障壁ラインと類似の機能によってモールディング部でのストレスを撹乱させて全体的な反りを抑制させることもできる。
前記反りコントロール障壁層３１０は、ウェハレベルパッケージング工程が完了する前に除去することができ、ウェハ裏面に残留させて半導体パッケージの一部分として存在することもできる。
図１０を参照すると、本発明の他の実施例によるウェハレベル半導体パッケージが示されている。この半導体パッケージは、ベースチップに該当する第１半導体チップ１１０と第１半導体チップに電気的に接続されて積層された第２半導体チップ２１０を含む。第１半導体チップ１１０と第２半導体チップ２１０は、集積回路が形成された面（上面）が互いに向かい合う対面タイプでバンプ１５０によって互いに電気的に接続されている。
図１０に示したのとは異なり、本発明の半導体パッケージは、第２半導体チップの裏面が第１半導体チップの上面と向かい合うように接続することもできる。この場合、第２半導体チップをダイアタッチ方式で第１半導体チップ上部に実装することができる。
第１半導体チップ１１０の上面には、第１誘電層１２０及び第２誘電層１４０が形成されていて、第１誘電層１２０と第２誘電層１４０の間に第１再配置導電層１３０が形成されている。第１再配置導電層１３０は、バンプ１５０と第１半導体チップ１１０を電気的に接続する配線の役割をし、また第１半導体チップ１１０を、導電性ポスト１６０を通じて外部接続端子と接続する配線の役割をする。第１再配置導電層１３０形成時に、第１誘電層１２０と第２誘電層１４０の間に薄膜型受動素子（図示せず）を一緒に形成することもできる。このような受動素子は、第１半導体チップ及び第２半導体チップとともにシステムインパッケージを構成する。
第１半導体チップ１１０と第２半導体チップ２１０との間には、モールディング部３００が形成され、各チップに形成された集積回路及び各種配線を外部から保護すると同時に二つの半導体チップ（１１０、２１０）と一体化させて一つの物理的な構造物を形成する。モールディング部３００は、第１半導体チップ１１０の長さ分だけ形成され、全体的なパッケージの大きさは、第１半導体チップの大きさに制限される。したがって、チップサイズのパッケージを具現することができる。
モールディング部３００は、第２半導体チップ２１０を完全にカバーする一方、第１半導体チップ１１０とは、上部表面に対して主に水平に（平行に）接触している。しかし、第１半導体チップ１１０の縁（Ａ部分）が部分的に除去されてモールディング部３００と第１半導体チップ１１０の界面縁部では、接触表面積が拡張されている。
本実施例で第１半導体チップは、縁に沿って段差を有する構造に形成されていて、この段差のある部分では、モールディング部がさらに深く第１半導体チップの方に浸透している。第１半導体チップ縁の段差のある部分にモールディング部がぴったり合うように充填され、パッケージ全体的には断面構造で見ると長方形、３次元的に見ると六面体の構造を形成する。
また、第１半導体チップ１１０の縁が段差を有するように形成することによって、モールディング部と第１半導体チップの外郭部分では、接触界面の位置が他の部分と比較すると、変わったようにみることができる。すなわち、縁での接触界面が第１半導体チップの配線（例えば第１再配置導電層）位置よりチップ内部の方に移動している。
このように、全体パッケージから外部に露出する第１半導体とモールディング部の接触面積を増加させることで、パッケージの機械的強度及び外部衝撃に対する耐久性を増加させることができる。また、第１半導体とモールディング部の接触界面の位置を変化させて、クラック発生及びクラック伝播に対する抵抗性を大きく高めることができる。特に、別途の基板を使用したりモールディング部の形態を大きく変化させたりしないまま、軽薄短小な半導体パッケージを具現することができる。
第１半導体チップ１１０の段差を有する縁（Ａ部分）は、後述のように第１半導体チップとモールディング部の接触界面を増加させることができれば、他の形態（例えば、二重段差構造、傾斜した構造など）に変形することもできる。
モールディング部３００表面には、第３誘電層２２０及び第４誘電層２４０が形成されていて、第３誘電層２２０と第４誘電層２４０の間に第２再配置導電層２３０が形成されている。第２再配置導電層２３０は、導電性ポスト１６０と電気的に接続される一方、一部分が第４誘電層２４０の表面に露出して外部接続端子２５０と電気的に接続される。複数の外部接続端子２５０は、第２再配置導電層２３０と接続され、第２半導体チップ２１０の周辺部にファンアウトタイプで配置されている。
前記モールディング部３００は、第２半導体チップ２１０を完全にカバーすることもでき、第２半導体チップの表面が外部に露出するように第２半導体チップの周辺に形成することもできる。この場合、第３誘電層２２０及び第４誘電層２４０も第２半導体チップの露出する表面から除去することが好ましい。
本実施例の半導体パッケージは、第１半導体チップがベースチップとして基板の役割を遂行し、別途の基板を必要としないので、厚さが薄くてサイズが小さなパッケージを実現することができる。また、第１半導体チップ及び第２半導体チップの配線の長さが短く、高速信号伝達が可能である。
以下では、本発明の好ましい実施例によるウェハレベル半導体パッケージの製造方法を説明する。
図１に示したように、複数の第１半導体チップ１１０が形成されたウェハを準備する。第１半導体チップの上面には、第１誘電層１２０を形成して、第１誘電層上には第１再配置導電層１３０を形成して、第１再配置導電層の上に第２誘電層１４０を形成して第１再配置導電層１３０を局所的に露出させる。
ウェハレベルで第１半導体チップ１１０上面に導電性ポスト１６０を形成する（図１１）。この導電性ポスト１６０は、第１半導体チップ１１０上面に形成された第１再配置導電層と電気的に接続する。導電性ポストは、例えば、金属材質のバンプに該当し、第１半導体チップ１１０の電気的通路の役割をする。導電性ポスト１６０は、第１半導体チップ上面に複数に形成することができる。導電性ポスト形成のためのフォトレジスト、蝕刻などの工程は、当業者によく知られているので詳細な説明は省略する。
導電性ポスト１６０形成時に反りコントロール障壁ライン１６２を同時にまたは順次に形成することができる。この反りコントロール障壁ライン１６２は、第１半導体チップ１１０の集積回路領域周辺に形成し、連続的なリング（図１２）または不連続的なリング（図１３）の形態に形成することができる。
前記反りコントロール障壁ライン１６２は、ウェハレベル工程で大面積のウェハ上にモールディング部を形成する時、チップとモールド間の界面ストレスを分散させてモールドカバー領域をパッケージング単位に断絶させる障壁の役割をし、ウェハの撓みを低減させる。半導体ウェハ上に実装される個別半導体チップの大きさ、モールディング部の材質、各半導体パッケージ内に形成される他の薄膜要素の形態などによって、ウェハに発生し得る反りを最小化させる形態に反りコントロール障壁ライン１６２の構造を変化させることができる。
次に、ウェハレベルで各々の単位ユニット、すなわち第１半導体チップ１１０周辺に湾入部１１５を形成する（図１４）。この湾入部は、第１半導体チップ周辺で連続的な堀形態で形成し、ウェハ全体的にみる時は、格子柄に配置される。前記湾入部１１５は、ウェハ上の切断ラインに形成され、機械的切断または蝕刻などの方法で形成することができる。
次に、ウェハレベルで第２半導体チップ２１０を第１半導体チップ１１０の上部に実装する（図１５）。第２半導体チップ２１０は、第１半導体チップ１１０より大きさが小さく、バンプ１５０を通じて第１半導体チップ１１０の第１再配置導電層１３０と電気的に接続される。第２半導体チップの実装は、前記湾入部形成の前に行なうこともできる。
第２半導体チップの実装後、ウェハレベルで第１半導体チップ上部にモールディング部３００を形成する（図１６）。このモールディング部は、前記湾入部１１５に充填され湾入部を完全に満たし、第２半導体チップ２１０を全体的にカバーして外部から保護する。モールディング部形成後、モールディング部上面を研いて導電性ポスト１６０表面が露出するようにする（図１７）。
このような研磨過程を通じて導電性ポストだけでなく、前述の反りコントロール障壁ライン１６２や第２半導体チップ２１０の上面を露出させることもできる。モールディング部の研磨後、または研磨の前にウェハレベルで第１半導体チップ１１０の裏面を研いて薄型化させることができる。
次に、ウェハレベルでモールディング部３００上面に、第３誘電層２２０、第２再配置導電層２３０及び第４誘電層２４０をそれぞれ形成する（図１８）。第２再配置導電層２３０は、導電性ポスト１６０と電気的に接続するようにパターン化する。必要によって、第２半導体チップ２１０上面の第３誘電層２２０、第２再配置導電層２３０及び第４誘電層２４０を局所的に除去して第２半導体チップ表面を外部に露出させることもできる。第２再配置導電層形成後、ウェハレベルで各パッケージ別にテストを実施して良好な製品を選別することができる。
最後に、ウェハレベルで外部接続端子２５０を第２再配置導電層２３０と電気的に接続するように形成した後、各パッケージ別に湾入部が形成された地点を切断して個別パッケージを完成する（図１９）。完成されたパッケージは、図１０の実施例と同一な形態を有する。第１半導体チップとモールディング部の接合部外郭は、段差を有する構造に形成してこの部分に集中するストレスを分散させてチップとモールディング間の界面不良を抑制する。
基板の役割をする第１半導体チップ１１０の裏面は、外部に露出して熱放出が容易で、熱分散体との結合が容易である。
このようなウェハレベル工程を通じて、耐久性が優秀で軽薄短小な半導体パッケージを製造することができる。
図２０は、本発明のまた他の実施例に関する半導体パッケージを示したもので、前述の実施例とは異なり、パッケージ縁部分で第１半導体チップ１１０とモールディング部３００間の接触界面（Ａ）が傾斜した形態に形成されている。傾斜した形態の接触界面（Ａ）は、前記の図１４の工程で湾入部１１５を長方形形態ではないスリットや傾斜したトレンチ構造に形成して得ることができる。この場合にも、第１半導体チップとモールディング部接触界面面積が増加して接触位置が変わってパッケージの耐久性を高めることができる。
図２１〜図２３は、本発明による半導体パッケージの耐久性をテストしたシミュレーション結果である。図２１は、第１半導体チップとモールディング部間の接触界面に変化を与えないパッケージに対する応力分布テスト結果を示している。図２２は、図１０と関連した実施例によるパッケージの応力分布テスト結果を示している。図２３は、図２０と関連した実施例によるパッケージの応力分布テスト結果を示している。
本発明の実施例によるパッケージは、応力分布が良好で、特に、パッケージ縁のチップとモールディング部の界面で応力が低減され、耐久性に優れていることが分かる。
以上に、好ましい実施例を通じて本発明を例示的に説明したが、本発明はこのような特定実施例にのみ限定されるのではなく、本発明で提示した技術的思想、具体的には特許請求の範囲に記載した範疇内で多様な形態で修正、変更、または改善することができるであろう。
１１０：第１半導体チップ
１１５：湾入部
１５０：バンプ
１６０：導電性ポスト
１６２：反りコントロール障壁ライン
２１０：第２半導体チップ
３００：モールディング部

Claims (15)

  1. 第１再配置導電層が形成されている第１半導体チップと、
    前記第１半導体チップよりサイズが小さく、該第１半導体チップの上部に実装される第２半導体チップと、
    前記第２半導体チップ周辺に前記第１半導体チップの上に形成されたモールディング部と、
    前記第１再配置導電層と電気的に接続して、前記モールディング部を貫通する導電性ポストと、
    前記第１半導体チップ上面で前記第２半導体チップ外郭に配置された反りコントロール障壁ラインと、
    前記モールディング部上面に形成されて前記導電性ポストと電気的に接続する第２再配置導電層と、
    前記第２再配置導電層と電気的に接続する外部接続端子とを含み、
    前記反りコントロール障壁ラインは、前記モールディング部を構成する物質と弾性係数が異なる物質で形成されることを特徴とする半導体パッケージ。
  2. 前記反りコントロール障壁ラインが、金属障壁であることを特徴とする、請求項１に記載の半導体パッケージ。
  3. 前記第１半導体チップの裏面に形成された反りコントロール障壁層をさらに含む、請求項１に記載の半導体パッケージ。
  4. 前記反りコントロール障壁ラインが、前記第１半導体チップの縁近くに配置されることを特徴とする、請求項１に記載の半導体パッケージ。
  5. 前記反りコントロール障壁ラインが、連続的なリング形態に形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  6. 前記反りコントロール障壁ラインが、不連続的なリング形態に形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  7. 第１再配置導電層が形成されている第１半導体チップと、
    前記第１半導体チップよりサイズが小さく、該第１半導体チップの上部に実装される第２半導体チップと、
    前記第２半導体チップ周辺に前記第１半導体チップの上に形成されたモールディング部と、
    前記第１再配置導電層と電気的に接続して、前記モールディング部を貫通する導電性ポストと、
    前記モールディング部上面に形成されて前記導電性ポストと電気的に接続する第２再配置導電層と、
    前記第２再配置導電層と電気的に接続する外部接続端子とを含み、
    前記第１半導体チップの縁で、該第１半導体チップと前記モールディング部の接触界面が、該第１半導体チップの他の部分より拡張されていることを特徴とする半導体パッケージ。
  8. 前記第１半導体チップの縁で該第１半導体チップと前記モールディング部の接触界面が、該第１半導体チップ表面より下に形成されていることを特徴とする、請求項７に記載の半導体パッケージ。
  9. 前記第１半導体チップと前記第２半導体チップは、上面が相互に対向してバンプで相互に電気的に接続されることを特徴とする、請求項１に記載の半導体パッケージ。
  10. 前記第２半導体チップの裏面が、前記第１半導体チップの上部にダイアタッチされることを特徴とする、請求項１に記載の半導体パッケージ。
  11. 前記第２半導体チップの一方の表面が外部に露出していることを特徴とする、請求項１に記載の半導体パッケージ。
  12. 前記第１半導体チップと前記第２半導体チップの間には、薄膜型受動素子が形成されていることを特徴とする、請求項１に記載の半導体パッケージ。
  13. 前記第１半導体チップの縁が、段差を有する構造に形成され、該段差を有する部位に前記モールディング部が完全に充填されていることを特徴とする、請求項１に記載の半導体パッケージ。
  14. 前記第１半導体チップの縁が、傾斜した構造に形成され、傾斜した部位に前記モールディング部が完全に充填されていることを特徴とする、請求項１に記載の半導体パッケージ。
  15. 前記第１半導体チップ上面に、前記第２半導体チップ外郭に配置されたリング形態の前記反りコントロール障壁ラインをさらに含む、請求項１に記載の半導体パッケージ。
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