JP2001257310A - 半導体装置およびその製造方法およびその試験方法 - Google Patents

半導体装置およびその製造方法およびその試験方法

Info

Publication number
JP2001257310A
JP2001257310A JP2000071027A JP2000071027A JP2001257310A JP 2001257310 A JP2001257310 A JP 2001257310A JP 2000071027 A JP2000071027 A JP 2000071027A JP 2000071027 A JP2000071027 A JP 2000071027A JP 2001257310 A JP2001257310 A JP 2001257310A
Authority
JP
Japan
Prior art keywords
chip
package
largest
semiconductor device
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000071027A
Other languages
English (en)
Other versions
JP3772066B2 (ja
Inventor
Yoshikazu Takahashi
高橋　　義和
Takuji Osumi
卓史 大角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2000071027A priority Critical patent/JP3772066B2/ja
Priority to US09/797,907 priority patent/US6765299B2/en
Publication of JP2001257310A publication Critical patent/JP2001257310A/ja
Priority to US10/856,933 priority patent/US7528005B2/en
Application granted granted Critical
Publication of JP3772066B2 publication Critical patent/JP3772066B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

(57)【要約】 【課題】 インターポーザーを内蔵しないＣＳＰにおい
てＭＣＰ化が可能な半導体装置，その製造方法，その試
験方法を提供すること。 【解決手段】 １つのパッケージに複数のＩＣチップを
内蔵し，その中で最大のＩＣチップ１０１のサイズをパ
ッケージのサイズとする。ＩＣチップ１０１上に，ＩＣ
チップ１０１の内部集積回路と電気的に接続されたパッ
ド１０２，パッド１０２上に開口部を有する２層の表面
保護膜１０３，１０４を設ける。パッド１０２からパッ
ケージ外部へ接続できるよう導体１０５，導体１０６，
接続材料１０７を設ける。表面保護膜１０４上に別のＩ
Ｃチップ１１１をダイボンディング材料１０８にてダイ
ボンディングする。ＩＣチップ１１１上にも同様に，パ
ッド１１２，表面保護膜１１３，１１４，導体１１５，
導体１１６，接続材料１１７を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，チップサイズパッ
ケージを用い，マルチチップ化した半導体装置およびそ
の製造方法およびその試験方法に関するものである。
【０００２】
【従来の技術】近年の電子機器の小型化に伴い，半導体
装置を実装する際，高密度実装を可能にするさまざまな
方法が検討されている。そのなかで，半導体装置の小型
化と，複数の部品実装の高密度化を進める方法がある。
半導体装置の小型化については，ＩＣチップを内蔵する
半導体パッケージの小型化が検討され，ＩＣチップとほ
ぼ同一のサイズをもつチップサイズパッケージ（以下，
ＣＳＰと略す）と称する半導体パッケージがある。複数
の部品実装の高密度化については，複数のＩＣチップや
その他の部品を単一のモジュールあるいはパッケージに
内蔵した，マルチチップモジュール（以下，ＭＣＭと略
す）あるいはマルチチップパッケージ（以下，ＭＣＰと
略す）がある。
【０００３】従来のＣＳＰの構造の一例を図１７に示
す。ＩＣチップ１上にはアルミ電極パッド２が形成され
ている。アルミ電極パッド２は，ＩＣチップ１の内部集
積回路と電気的に接続されている。アルミ電極パッド２
に接続して，その上には，柱状の導体である銅ポスト５
が形成されている。樹脂３０は，上記導体およびＩＣチ
ップ１の少なくとも集積回路形成面を封止している。
【０００４】銅ポスト５上および，樹脂３０上の所定位
置には，表面に金，スズ等のメッキが施された再配線パ
ターン６が間隔をおいて複数形成されている。再配線パ
ターン６上には，外部接続端子用のハンダボール７が形
成されている。アルミ電極パッド２，銅ポスト５，再配
線パターン６，ハンダボール７は電気的に接続されてい
る。これにより，ＩＣチップ１の内部集積回路は外部基
板と電気的に接続可能となっている。このようにして，
ＩＣチップ１とほぼ同一サイズのパッケージを構成して
いる。
【０００５】
【発明が解決しようとする課題】しかしながら，上記の
ＣＳＰの中でも，特にインターポーザーと称する中間基
板を内蔵しないＣＳＰは，その外形サイズと構造から複
数のＩＣチップを内蔵できず，ＭＣＰ化するのが困難で
あった。そのため，実装基板上の複数の半導体パッケー
ジを電気的に配線する場合，配線長が長くなり，高密度
実装のみならず最終的な電子機器の高速化という点にお
いても障害になっていた。
【０００６】一方，インターポーザーを内蔵する半導体
パッケージにおいては，複数のＩＣチップをインターポ
ーザー上に実装可能であるが，パッケージサイズがＩＣ
チップより大きくなり，さらにインターポーザーを内蔵
するためパッケージのコストが高価になるという問題が
あった。
【０００７】本発明は，このような問題に鑑みてなされ
たもので，その目的とするところは，インターポーザー
を内蔵しないＣＳＰにおいてＭＣＰ化が可能な半導体装
置およびその製造方法およびその試験方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に，本発明は，請求項1に記載のように，半導体集積回
路が形成された複数のＩＣチップを１つのパッケージの
中に内蔵し，前記パッケージのサイズは内蔵される前記
複数のＩＣチップの中で最大のＩＣチップのサイズと同
等であることを特徴とする半導体装置を提供する。これ
により，高密度実装が可能になり，また，複数のＩＣチ
ップを同時に実装できるので，実装加工工程が少なくな
りコストを低減できる。
【０００９】その際に，請求項２に記載のように，前記
最大のＩＣチップを支持基板として，前記内蔵されるそ
の他のＩＣチップの少なくとも１つをダイボンディング
し，前記最大のＩＣチップおよびダイボンディングされ
た前記ＩＣチップから前記パッケージ外部へ導体を形成
し，前記パッケージ内において前記最大のＩＣチップと
前記ダイボンディングされたＩＣチップは電気的に絶縁
されているように構成すれば，本半導体装置を外部基板
に実装した際に，その外部基板を経由して本半導体装置
の支持基板とその他の内蔵されるＩＣチップを接続する
ことができる。
【００１０】あるいは，請求項３に記載のように，前記
最大のＩＣチップを支持基板として，前記内蔵されるそ
の他のＩＣチップの少なくとも１つをダイボンディング
し，前記最大のＩＣチップからパッケージ外部へ少なく
とも１つの導体を形成し，前記パッケージ内において前
記導体のうちの少なくとも１つおよび前記最大のＩＣチ
ップおよび前記ダイボンディングされたＩＣチップは電
気的に接続されているように構成することも可能であ
る。この場合，ダイボンディングされたＩＣチップの裏
面が接続されるようにすれば，そのＩＣチップの裏面電
位を固定することができ，半導体装置の安定した機能が
得られる。もしくは，ダイボンディングされたＩＣチッ
プの内部集積回路が接続されるようにすれば，パッケー
ジ内部の複数のＩＣチップ間の電気的接続を短い配線に
より行うことが可能になり，半導体装置の高速化が図れ
る。
【００１１】その際に，請求項４に記載のように，前記
支持基板上に絶縁物質を設け，前記絶縁物質に前記内蔵
されるその他のＩＣチップと同等サイズの孔を設け，前
記内蔵されるその他のＩＣチップは，前記孔内に埋め込
まれるよう構成すれば，支持基板となるＩＣチップにダ
イボンディングされるＩＣチップの厚みによって生じる
段差を低減することができる。この絶縁物質は絶縁性の
ある表面保護膜であってもよい。これより，個片化され
たＩＣチップを個片化される前のウエハ状態のＩＣへ搭
載する製造方法を選択する際，一括して導体形成および
そのパターニングを施すことができ，導体の形成が容易
になる。また，半導体パッケージの内部の樹脂封止され
る面がより平坦化されるため樹脂封止が容易になる。
【００１２】また，請求項５に記載のように，前記最大
のＩＣチップを支持基板として，前記内蔵されるその他
のＩＣチップの少なくとも１つをフェイスダウン実装
し，前記最大のＩＣチップから前記パッケージ外部へ少
なくとも１つの導体を形成し，前記パッケージ内におい
て前記導体のうちの少なくとも１つおよび前記最大のＩ
Ｃチップおよび前記フェイスダウン実装されたＩＣチッ
プは電気的に接続されているよう構成すれば，支持基板
以外の内蔵されるＩＣチップに対する加工が簡素化でき
る。
【００１３】さらに，請求項６に記載のように，前記最
大のＩＣチップを支持基板として，前記内蔵されるその
他のＩＣチップの少なくとも１つをフェイスダウン実装
し，前記最大のＩＣチップから前記パッケージ外部へ少
なくとも１つの導体を形成し，前記パッケージ内におい
て前記最大のＩＣチップおよび前記フェイスダウン実装
されたＩＣチップは電気的に接続されるように構成すれ
ば，パッケージ内において，内蔵される複数のＩＣチッ
プを接続でき，特に支持基板以外の内蔵される複数のチ
ップ間を支持基板となるＩＣチップを介して接続するこ
とができる。
【００１４】さらに，請求項７に記載のように，前記最
大のＩＣチップを支持基板として，前記内蔵されるその
他のＩＣチップの少なくとも１つを実装し，前記実装さ
れるＩＣチップにおいてその半導体基板を貫通する貫通
電極を形成し，前記実装されるＩＣチップの一方の側に
は前記貫通電極から前記支持基板に接続する導体，他方
の側には前記貫通電極からパッケージ外部への導体を形
成するように構成すれば，支持基板以外の内蔵されるＩ
Ｃチップから直接パッケージ外部へ接続することがで
き，より多ピン化された半導体装置を提供できる。
【００１５】本発明の別の観点によれば，請求項８に記
載のように，半導体集積回路が形成された複数のＩＣチ
ップを１つのパッケージの中に内蔵し，前記パッケージ
のサイズは内蔵される前記複数のＩＣチップの中で最大
のＩＣチップのサイズと同等である半導体装置の製造方
法であって，前記内蔵される複数のＩＣチップに外部接
続用の導体を形成し，内蔵される前記複数のＩＣチップ
の中で最大のＩＣチップを支持基板とし，前記支持基板
となるＩＣチップの上に内蔵されるその他のＩＣチップ
を搭載し，樹脂封止し，研磨あるいはエッチングにより
半導体パッケージの同一表面に前記外部接続用の導体を
露出させることを特徴とする半導体装置の製造方法が提
供される。これにより，個片化されたＩＣチップ上に別
の個片化されたＩＣチップを搭載するので，個片化され
る前に隣接していたＩＣチップに傷をつけるなどの不具
合がなくなる。また，樹脂封止後，研磨あるいはエッチ
ングを行うことで半導体パッケージの同一表面に外部接
続用の導体を均一に露出させることが容易になる。
【００１６】また，本発明の別の観点によれば，請求項
９に記載のように，半導体集積回路が形成された複数の
ＩＣチップを１つのパッケージの中に内蔵し，前記パッ
ケージのサイズは内蔵される前記複数のＩＣチップの中
で最大のＩＣチップのサイズと同等である半導体装置の
製造方法であって，前記最大のＩＣチップとなるＩＣが
形成されたウエハ上に外部接続用の導体を形成し，前記
最大のＩＣチップ以外の前記内蔵されるＩＣチップに外
部接続用の導体を形成し，前記ウエハ上に前記最大のＩ
Ｃチップ以外の前記内蔵されるＩＣチップを搭載し，樹
脂封止し，研磨あるいはエッチングにより半導体パッケ
ージの同一表面に前記外部接続用の導体を露出させ，前
記ウエハを切断してＩＣチップを個片化することを特徴
とする半導体装置の製造方法が提供される。これによ
り，製造工程がウエハ単位で一括して行えるので，製造
が容易になる。なお，最大のＩＣチップ以外の内蔵され
るＩＣチップを搭載する際，請求項１０に記載のよう
に，フェイスダウン実装にて搭載してもよい。
【００１７】さらにまた，本発明の別の観点によれば，
請求項１１に記載のように，半導体集積回路が形成され
た複数のＩＣチップを１つのパッケージの中に内蔵し，
前記パッケージのサイズは内蔵される前記複数のＩＣチ
ップの中で最大のＩＣチップのサイズと同等である半導
体装置の製造方法であって，前記最大のＩＣチップとな
るＩＣが形成されたウエハ上に，前記最大のＩＣチップ
以外の前記内蔵されるＩＣチップを搭載し，前記ウエハ
および前記搭載されたＩＣチップの表面に同時に導体形
成およびそのパターニングを施す工程を含むことを特徴
とする半導体装置の製造方法が提供される。
【００１８】さらにまた，本発明の別の観点によれば，
請求項１２に記載のように，半導体集積回路が形成され
た複数のＩＣチップを１つのパッケージの中に内蔵し，
前記パッケージのサイズは内蔵される前記複数のＩＣチ
ップの中で最大のＩＣチップのサイズと同等である半導
体装置の試験方法であって，１つのパッケージ内に複数
のＩＣチップが内蔵された状態で電気的検査を行う半導
体装置の試験方法が提供される。ＭＣＰ化された半導体
装置で電気的試験を行うことにより，内蔵される複数の
ＩＣ間の電気的接続，および組み合わせて初めて確認可
能な機能の試験が可能になる。また，この方法によれ
ば，不良品が発生した場合は直ちに良品と分別できる。
【００１９】さらにまた，本発明の別の観点によれば，
請求項１３に記載のように，半導体集積回路が形成され
た複数のＩＣチップを１つのパッケージの中に内蔵し，
前記パッケージのサイズは内蔵される前記複数のＩＣチ
ップの中で最大のＩＣチップのサイズと同等である半導
体装置の試験方法であって，前記最大のＩＣチップとな
るＩＣが形成されたウエハ上に，前記最大のＩＣチップ
以外の前記内蔵されるＩＣチップを搭載し，樹脂封止し
た後，ＩＣチップを個片化する前に電気的検査を行う半
導体装置の試験方法が提供される。この方法では，いわ
ゆるブロービング方式が応用可能で，特殊な治具の準備
を必要としない。
【００２０】
【発明の実施の形態】以下，図面に基づいて本発明の実
施の形態を詳細に説明する。なお，以下の説明および添
付図面において，略同一の機能および構成を有する構成
要素については，同一符号を付すことにより重複説明を
省略する。
【００２１】図１は本発明の第１の実施の形態を示す構
造断面図である。支持基板となるＩＣチップ１０１上に
別のＩＣチップ１１１がダイボンディングされてパッケ
ージに内蔵されている。支持基板となるＩＣチップ１０
１とパッケージのサイズは同等である。
【００２２】ＩＣチップ１０１上にはパッド１０２と，
２層の表面保護膜１０３，１０４が形成されている。パ
ッド１０２はＩＣチップ１０１の内部集積回路と電気的
に接続されている。表面保護膜１０３および１０４は，
集積回路の表面保護のためのものであり，パッド１０２
上に開口部を有する。さらに，パッド１０２に接続し表
面保護膜１０４上に導体１０５，導体１０５に接続して
柱状の導体１０６，導体１０６上に接続材料１０７が形
成されている。
【００２３】導体１０５，１０６によりパッド１０２か
らパッケージの外部端子へ電気的に接続でき，接続材料
１０７により，パッケージを外部基板（図示せず）に接
続できる。すなわち，一連の接続されたパッド１０２，
導体１０５，１０６，接続材料１０７により，ＩＣチッ
プ１０１の内部集積回路と外部基板とを電気的に接続で
きる。
【００２４】表面保護膜１０４上には，ダイボンディン
グ材料１０８を介してＩＣチップ１１１がダイボンディ
ングされている。ＩＣチップ１１１は，支持基板となる
ＩＣチップ１０１とは別のチップであり，ＩＣチップ１
０１より小さく，かつ同一パッケージに内蔵できる程薄
く研削されている。
【００２５】ＩＣチップ１１１上にはパッド１１２と，
２層の表面保護膜１１３，１１４が形成されている。パ
ッド１１２はＩＣチップ１１１の内部集積回路と電気的
に接続されている。表面保護膜１１３および１１４は，
集積回路の表面保護のためのものであり，パッド１１２
上に開口部を有する。さらに，パッド１１２に接続し表
面保護膜１１４上に導体１１５，導体１１５に接続して
柱状の導体１１６，導体１１６上に接続材料１１７が形
成されている。そして，樹脂１３０は全てのＩＣチップ
の少なくとも集積回路形成面を封止している。
【００２６】導体１１５，１１６によりパッド１１２か
らパッケージの外部端子へ電気的に接続でき，接続材料
１１７により，パッケージを外部基板へ接続できる。す
なわち，一連の接続されたパッド１１２，導体１１５，
１１６，接続材料１１７により，ＩＣチップ１１１の内
部集積回路とパッケージの外部基板とを電気的に接続で
きる。
【００２７】表面保護膜１０３，１０４および１１３，
１１４は，それぞれＩＣチップ１０１および１１１の表
面保護膜である。ここでは表面保護膜１０３および１１
３はシリコン酸化膜もしくはシリコン窒化膜とし，表面
保護膜１０４および１１４はポリイミドなどの高分子樹
脂からなる膜とする。これらの表面保護膜は単層構成で
もよいが複合層構成にすることにより，ＩＣチップ上の
導体形成やダイボンディングなどの加工の影響，および
パッケージを基板へ接続した後の熱応力の影響から集積
回路をより保護できる。
【００２８】導体１０５，１１５は，それぞれパッド１
０２と導体１０６，パッド１１２と導体１１６を結ぶ導
体配線である。ここではチタンおよび銅からなる複合層
構成の金属材料によるものとする。この場合，チタン層
はパッドや表面保護膜との密着性や拡散防止機能のため
に形成され，銅層は主として電気的な接続材料としての
機能のために形成する。無論，単層構成でもよいし材料
構成を問うものではない。複合層構成の場合の材料構成
例については，クロム−銅，クロム−金，ニッケル−
銅，ニッケル−金，チタン／タングステン−銅，チタン
／タングステン−金等さまざまなものが考えられる。
【００２９】導体１０６，１１６は，それぞれ導体１０
５，１１５からパッケージ外部へ電気的接続を施すため
の導体で，少なくも樹脂１３０よりその一部が露出して
いる必要がある。材料としては電気抵抗の低い材料が好
ましく銅，金，アルミニウムなどが挙げられる。
【００３０】なお，図１では支持基板となるＩＣチップ
以外の内蔵ＩＣチップは，ＩＣチップ１１１の１つしか
示していないが，複数のＩＣチップであってもよい。こ
の点は，以下に述べる実施の形態についても同様であ
る。ここで，支持基板となるＩＣチップ１０１をロジッ
ク系チップとし，内蔵されるＩＣチップ１１１をメモリ
系チップとすれば，ロジック系とメモリ系の混載が可能
となる。またＩＣチップの組み合わせは上記に限定され
るものではなく，メモリ系の半導体素子同士，ロジック
系半導体素子同士でも可能である。
【００３１】図８は，図１に示した構造の半導体パッケ
ージを実装基板に実装した図である。ＩＣチップ１０
１，１１１を内蔵した半導体装置１００が，実装基板１
５０に実装基板上配線１５１により実装されている。な
お，図８では半導体装置１００の上下は図１とは逆にな
っている。半導体装置１００を実装基板１５０に実装す
ることにより，ＩＣチップ１０１，１１１が実装基板上
配線１５１に電気的に接続される。半導体装置１００単
体の状態ではＩＣチップ１０１，１１１間は電気的には
直接接続されていないが，実装基板１５０に実装した状
態では実装基板上配線１５１を介して，ＩＣチップ１０
１とＩＣチップ１１１は接続されている。
【００３２】以下に，図９を参照しながら，ＩＣチップ
１０１にＩＣチップ１１１を搭載する方法を説明する。
まず，ＩＣチップ１０１においては，パッド１０２，表
面保護膜１０３，１０４，導体１０５，１０６が形成さ
れた状態，ＩＣチップ１１１においては，パッド１１
２，表面保護膜１１３，１１４，導体１１５，１１６が
形成された状態のものを準備する。ここで，ＩＣチップ
１０１は既にダイシングされ個片化されたものでもダイ
シング前のウエハ状態でもかまわない。
【００３３】ＩＣチップ１０１へＩＣチップ１１１をダ
イボンディングする際，ＩＣチップ１０１が個片化され
たＩＣチップの場合は，図９（１）に示すように，個片
化されたＩＣチップ１９９を個片化されたＩＣチップ１
９１上にダイボンディング材料１０８でボンディングす
ることになる。ＩＣチップ１０１がダイシング前のウエ
ハ状態であれば図９（２）に示すように，個片化された
ＩＣチップ１９９をウエハ１８１上にダイボンディング
材料１０８でボンディングすることになる。
【００３４】半導体パッケージには可能限界までの小型
化が要求されるので，ＩＣチップ１０１とＩＣチップ１
１１は可能な限り薄く並行にダイボンディングされるこ
とが望まれる。したがって，ダイボンディング材料１０
８は薄くかつ均一な厚さが得られるものが好ましい。ダ
イボンディング材料１０８は，銀を主材料とする導電性
ペーストや液状ポリイミド，シート状接着剤などさまざ
まなものが考えられる。
【００３５】個片化されたＩＣチップを支持基板となる
ＩＣチップへ搭載する場合は，これら２つのＩＣチップ
に傷が生じるなどの心配がない。一方，個片化されたＩ
Ｃチップを個片化される前のウエハ状態のＩＣへ搭載す
る場合は，以後の工程をウエハ単位で一括処理できるの
で製造が容易になるという利点がある。
【００３６】次に，図１０を参照しながら，半導体パッ
ケージの外部へ電気的接続を施すための柱状の導体１０
６および１１６において，パッケージの同一表面に導体
を露出させる方法について述べる。前述したＩＣチップ
１０１にＩＣチップ１１１を搭載すると，その上に形成
されている導体１０６および１１６は，一般に図１０に
示すように高さが不揃いとなる。柱状の導体１０６およ
び１１６の形成は，厚膜レジストでパターンを形成しメ
ッキにより行うか，既存の微細な柱状部品を接着・固定
することにより行われる。しかし，ＩＣチップ１０１に
ＩＣチップ１１１を搭載した時に導体１０６および１１
６の最上面が同一表面に均一に露出するように，上記の
導体形成時に導体１０６および１１６の高さをあらかじ
め調整するのは困難である。
【００３７】よって，ＩＣチップ１０１にＩＣチップ１
１１を搭載し，導体１０６および１１６の高さが不揃い
の状態で，両者の最上面より高い面１００１まで樹脂１
３０により封止する。次に，樹脂１３０を１００２の面
まで研磨もしくはエッチングする。この時，導体１０６
および１１６も同時に研磨もしくはエッチングする。こ
れにより，各ＩＣ上に形成された柱状の導体１０６およ
び１１６を，パッケージの同一表面に露出することがで
きる。
【００３８】次に，本発明で提供するＭＣＰ化された半
導体装置の電気的試験方法について説明する。これに
は，半導体装置の状態により２つの方法が考えられる。
１つは，ＭＣＰ化された半導体装置が個片化された状態
であり，その個片化された１つのパッケージ毎に試験す
る方法である。もう１つの方法は，支持基板となるＩＣ
がウエハの状態であり，かつ内蔵されるＩＣチップが搭
載され樹脂封止され柱状導体が露出した時点で試験する
方法である。
【００３９】前者の試験方法は，個別に試験を行うこと
ができるので，確実に試験が行われ，不良品については
判明した時点で良品と分別可能である。後者の試験方法
は，いわゆるブロービング方式が応用可能で，前者の試
験方法と比較すると特別な試験用ソケットなどの特殊な
治具を準備する必要がない。いずれにしても，内蔵され
る各ＩＣを個々に試験した後組み合わせるだけではな
く，ＭＣＰ化された半導体装置で電気的試験を行うこと
により，内蔵される複数のＩＣ間の電気的接続，および
組み合わせて初めて確認可能な機能の試験が可能にな
る。
【００４０】以上より，本実施の形態によれば，以下に
述べる多数の効果が得られる。インターポーザーを使用
することなく，複数のＩＣチップを内蔵できるＭＣＰで
あり，かつそのパッケージサイズは内蔵されるＩＣチッ
プの中で最大のものと同サイズでよいため，実装基板上
に高密度実装が可能になる。また，複数のＩＣチップが
半導体パッケージに内蔵され，全て樹脂封止されている
ので，パッケージ外部に別のＩＣチップを装着したもの
に比較して耐湿性等における信頼性が高い。複数のＩＣ
チップを同時に実装できるので，実装基板に対する実装
加工工程が少なくなりコストが低減できる。実装基板に
１つのＭＣＰを実装することにより，内蔵された複数の
ＩＣチップを同時に電気的に接続することができる。
【００４１】また，支持基板となるＩＣが個片化された
状態の場合は，個片化されたＩＣチップ上に別の個片化
されたＩＣチップを搭載するので，個片化される前に隣
接していたＩＣチップに傷をつけるなどの不具合がなく
なる。支持基板となるＩＣがウエハ状態の場合は，ウエ
ハ上に複数の個片化されたＩＣチップを搭載し，以後の
工程となる樹脂封止および導体露出，端子処理をウエハ
単位で一括処理できるので，製造が容易になる。
【００４２】支持基板となるＩＣ上に複数の個片化され
たＩＣチップを搭載し，樹脂封止後各ＩＣ上に形成され
た柱状の導体を樹脂とともに研磨しあるいはエッチング
することにより，容易に半導体パッケージの同一表面に
柱状の導体を均一に露出させることができる。
【００４３】１つの半導体パッケージに複数のＩＣチッ
プが内蔵された状態で電気的検査を行う試験方法を採用
することにより，確実に試験が行われるとともに不良品
についてはその時点で良品と分別することが可能であ
る。支持基板となるＩＣがウエハの状態であり，他の個
片化されたＩＣチップを搭載し，樹脂封止し，支持基板
となるＩＣを個片化する前に電気的検査を行う試験方法
の場合は，いわゆるブロービング方式が応用可能で前者
の試験方法と比較して特別に試験用ソケットなど特殊な
治具の準備を必要としない。ＭＣＰ化された半導体装置
で電気的試験を行うことにより，内蔵される複数のＩＣ
間の電気的接続，および組み合わせて初めて確認可能な
機能の試験が可能になる。
【００４４】図２は，本発明の第２の実施の形態を示す
構造断面図である。本実施の形態では，導体１０５の１
つが導体２０５に代替されている。導体２０５はＩＣチ
ップ１１１のダイボンディング領域まで延長され，その
上にＩＣチップ１１１がダイボンディング材料２０８に
よりボンディングされている。ダイボンディング材料２
０８は導電性を有する。
【００４５】このような構造により，ＩＣチップ１１１
の裏面は，接続材料１０７およびＩＣチップ１０１の内
部集積回路と，ダイボンディング材料２０８，導体２０
５を介して電気的に接続されている。よって，図２で示
す半導体装置を実装基板に接続すると，接続材料１０
７，導体２０５，ダイボンディング材料２０８を介して
ＩＣチップ１１１の裏面電位を固定できる。
【００４６】本実施の形態によれば，第１の実施の形態
の効果に加えて，半導体パッケージに内蔵されるＩＣチ
ップの裏面電位を固定することができ，半導体装置の安
定した機能が得られる。
【００４７】図３は，本発明の第３の実施の形態を示す
構造断面図である。本実施の形態では，第１の実施の形
態における導体１０５および１１５に代わり，導体３０
５および３１５が設けられ，そして新たにＩＣチップ１
１１の側面に絶縁材料３０９が設けられている。導体３
０５および３１５は延長され絶縁材料３０９の表面を介
して接続されている。
【００４８】導体３０５および３１５が接続されたこと
により，支持基板となるＩＣチップ１０１と内蔵される
ＩＣチップ１１１がパッケージ内部で電気的に接続され
る。また，ＩＣチップ１０１上に複数のＩＣチップをダ
イボンディングする場合，それらのＩＣチップにも導体
３０５および３１５と同様の導体を設け，適宜配置する
ことにより，支持基板以外の内蔵される複数のＩＣチッ
プ間を電気的に接続することができる。なお，本実施の
形態においては導体１１６，接続材料１１７は必ずしも
必要ではない。
【００４９】本実施の形態によれば，第１の実施の形態
の効果に加えて，半導体パッケージに内蔵される複数の
ＩＣチップ間の電気的接続を半導体パッケージ内部で施
すことが可能である。これにより，内蔵されるＩＣチッ
プ間の電気的接続を考慮した配線を，半導体装置を接続
する接続基板上に形成する必要がない。また，半導体パ
ッケージに内蔵される複数のＩＣチップ間の電気的接続
がより短い配線を使用し施すことが可能になるため，半
導体装置の高速化が図れる。
【００５０】図４は，本発明の第４の実施の形態を示す
構造断面図である。本実施の形態ではさらに，表面保護
膜１０４に代わり表面保護膜１０４よりも厚みを増した
表面保護膜４０４を設けている。そして，表面保護膜４
０４は，ＩＣチップ１１１と同等サイズの孔部，および
パッド１０２上に設けられた開口部を有する。ＩＣチッ
プ１１１は，孔部に埋め込まれてダイボンディングされ
る。導体４０５はパッド１０２に接続した後は表面保護
膜４０４の表面上を延長し，導体４１５と接続してい
る。ここで，表面保護膜４０４の材料としてはポリイミ
ドなどの高分子樹脂を用いている。
【００５１】導体４０５および４１５が接続されたこと
により，支持基板となるＩＣチップ１０１と内蔵される
ＩＣチップ１１１がパッケージ内部で電気的接続され
る。また，ＩＣチップ１０１上に複数のＩＣチップをダ
イボンディングする場合，それら複数の内蔵されるＩＣ
チップ間も，支持基板となるＩＣチップの表面に形成さ
れる導体を介して電気的に接続される。さらに，厚みを
増した表面保護膜４０４に孔部を設けその中にＩＣチッ
プ１１１を埋め込むようにしたことにより，支持基板と
なるＩＣチップ１０１にダイボンディングされるＩＣチ
ップ１１１の厚さによって生じる段差を少なくとも第３
の実施の形態に比較して改善できる。
【００５２】このような構造は，個片化されたＩＣチッ
プを個片化される前のウエハ状態のＩＣへ搭載する製造
方法を選択する場合に有利となる。というのは，ウエハ
およびＩＣチップ１１１の表面に同時に導体形成および
そのパターニングを施すことができ，導体４０５と４１
５を電気的に接続する構造の形成が一括して行えるから
である。また，半導体パッケージの内部の樹脂封止され
る面がより平坦化されるため，樹脂１３０による封止も
容易になる。なお，本実施の形態においては導体１１
６，接続材料１１７は必ずしも必要ではない。
【００５３】本実施の形態によれば，第３の実施の形態
の効果に加えて，支持基板となるＩＣチップにダイボン
ディングされるＩＣチップの厚さによって生じる段差が
改善されているため，支持基板となるＩＣチップ上の導
体と内蔵されるそれ以外のＩＣチップ上の導体を電気的
に接続する構造の形成が容易になる。また，樹脂封止も
容易になる。
【００５４】図５は，本発明の第５の実施の形態を示す
構造断面図である。本実施の形態が前述の実施の形態と
大きく異なる点は，支持基板となるＩＣチップ１０１上
に，別のＩＣチップ５１１がフェイスダウンボンディン
グされてパッケージに内蔵されている点である。ＩＣチ
ップ５１１は，支持基板となるＩＣチップ１０１とは別
のチップであり，ＩＣチップ１０１より小さく，かつ同
一パッケージに内蔵できる程薄く研削されている。
【００５５】ＩＣチップ５１１にはパッド５１２と，表
面保護膜５１３が形成されている。パッド５１２はＩＣ
チップ５１１の内部集積回路と電気的に接続されてい
る。表面保護膜５１３は，集積回路の表面保護のための
ものであり，ＩＣチップ５１２表面を覆い，パッド５１
２上に開口部を有する。さらに，パッド５１２に接続し
表面保護膜５１３の外側に電極接続材料５１８が形成さ
れている。電極接続材料５１８としては，例えばバンプ
電極や印刷などで形成される導電性樹脂などを用いるこ
とができる。ＩＣチップ１０１のパッド１０２に接続し
ている導体５０５は，第１の実施の形態の導体１０５に
比べ延長されて形成され，電極接続材料５１８と電気的
に接続されている。
【００５６】導体５０５と電極接続材料５１８が接続さ
れたことにより，支持基板となるＩＣチップ１０１と内
蔵されるＩＣチップ５１１がパッケージ内部で電気的接
続される。また，支持基板となるＩＣチップ１０１以外
の複数の内蔵されるチップ間も，支持基板となるＩＣチ
ップの表面に形成される導体を介して電気的接続され
る。また，ＩＣチップ５１１は，電極接続材料５１８に
より外部端子と接続するため，前述の実施の形態で用い
た導体１１５，１１６，接続材料１１７等が不要にな
る。また，導体１１５，１１６がないため，1層の表面
保護膜５１３だけで十分となり，表面保護膜１１４も不
要になる。
【００５７】本実施の形態によれば，第１の実施の形態
の効果に加えて，半導体パッケージに内蔵される複数の
ＩＣチップ間の電気的接続を半導体パッケージ内部で施
すことが可能である。これにより，内蔵されるＩＣチッ
プ間の電気的接続を考慮した配線を，半導体装置を接続
する接続基板上に形成する必要がない。また，半導体パ
ッケージに内蔵される複数のＩＣチップ間の電気的接続
をより短い配線で行うことが可能になるため，半導体装
置の高速化が図れる。さらに，前述の実施の形態に比
べ，半導体パッケージに内蔵される，支持基板になるＩ
Ｃチップ以外のＩＣチップに対する加工が簡素化でき
る。
【００５８】図６は，本発明の第６の実施の形態を示す
構造断面図である。本実施の形態も，第５の実施の形態
と同様に，支持基板となるＩＣチップ１０１上に，別の
ＩＣチップ５１１がフェイスダウンボンディングされて
パッケージに内蔵されている。ただし，本実施の形態で
は，ＩＣチップ１０１上に新たに，パッド６０２，パッ
ド６０２に接続して表面保護膜１０４上に導体６０５が
形成されている。パッド６０２はＩＣチップ１０１の内
部集積回路と電気的に接続されている。表面保護膜１０
３および１０４は，パッド６０２上に開口部を有する。
導体６０５は，ここではＩＣチップ１０１とＩＣチップ
５１１の間に形成されており，ＩＣチップ５１１の電極
接続材料５１８と電気的に接続されている。導体６０５
は，導体１０５とは異なり，外部端子に接続可能な導体
１０６および接続材料１０７とは接続されていない。パ
ッド６０２は，導体６０５と電極接続材料５１８が接続
されるのに好適な位置に配置される。
【００５９】パッド６０２，導体６０５を設け，導体６
０５と電極接続材料５１８が接続されたことにより，支
持基板となるＩＣチップ１０１と内蔵されるＩＣチップ
５１１がパッケージ内部で電気的接続される。さらに，
ＩＣチップ１０１上に複数のＩＣチップをボンディング
する場合，それら複数の内蔵されるＩＣチップ間を，導
体６０５を介して電気的に接続することができる。
【００６０】本実施の形態によれば，第５の実施の形態
の効果に加えて，支持基板になるＩＣチップとそれ以外
の半導体パッケージに内蔵されるＩＣチップの間でそれ
ぞれの内部集積回路の電気的接続が可能であり，配線の
自由度が高まり，より高密度な内部配線構造を提供でき
る。
【００６１】図７は，本発明の第７の実施の形態を示す
構造断面図である。本実施の形態も，第５，第６の実施
の形態と同様に，支持基板となるＩＣチップ１０１上
に，別のＩＣチップ７１１がフェイスダウンボンディン
グされてパッケージに内蔵されている。ただし，本実施
の形態では，第５の実施の形態の構造に加えて，ＩＣチ
ップ７１１内部に，新たに貫通電極７１９を設ける。貫
通電極７１９はＩＣチップ７１１を貫通し，内部に導体
７２０を有する。導体７２０は，ＩＣチップ７１１の半
導体基板とは絶縁されている。ここでは貫通電極７１９
は貫通孔と貫通孔側壁に設けた導体７２０からなるもの
として図示しているが，上記以外の構造であってもよ
い。例えば，ＩＣチップ７１１を貫通する柱状の導体を
設け，ＩＣチップ７１１の半導体基板と絶縁するよう構
成してもよい。
【００６２】ＩＣチップ１０１に対向するＩＣチップ７
１１の表面には，パッド７１２，表面保護膜５１３，電
極接続材料５１８が形成されている。パッド７１２は，
貫通電極７１９に接続し，かつＩＣチップ１０１の内部
集積回路と電気的に接続されている。表面保護膜５１３
は，ＩＣチップ７１１表面を覆い，パッド７１２上に開
口部を有する。電極接続材料５１８は，パッド７１２に
接続し，かつＩＣチップ１０１上の導体５０５にも接続
している。
【００６３】また，ＩＣチップ７１１の裏面には，裏面
電極７２２と，２層の表面保護膜７１３，７１４が形成
されている。裏面電極７２２は，貫通電極７１９に電気
的に接続されている。表面保護膜７１３，７１４は，Ｉ
Ｃチップ７１１の裏面の形成された配線の表面保護のた
めのものであり，裏面電極７２２上に開口部を有する。
さらに，裏面電極７２２に接続し表面保護膜７１４上に
導体７１５，導体７１５に接続して柱状の導体１１６，
導体１１６上に接続材料１１７が形成されている。
【００６４】上記のような構成により，貫通電極７１９
の一端は電極接続材料５１８，導体５０５を介してＩＣ
チップ１０１に接続されており，他端はパッケージ外部
への導体と接続されている。これより，ＩＣチップ７１
１から貫通電極７１９を通して直接パッケージ外部へ電
気的接続が可能になる。
【００６５】本実施の形態によれば，第５の実施の形態
の効果に加えて，支持基板になるＩＣチップとそれ以外
の半導体パッケージに内蔵されるＩＣチップの間でそれ
ぞれのＩＣの電気的接続が可能である。また，支持基板
以外の内蔵されるＩＣチップから，半導体パッケージ外
部へ直接電気的接続が可能になる。これより，多ピン化
された半導体パッケージを提供することができ，配線の
自由度が高まる。
【００６６】上記では，接続材料１０７，１１７を設け
た例について説明したが，導体１０６，１１６の表面
は，樹脂１３０表面に露出しているため，接続材料１０
７，１１７を省略した場合においても外部との電気的接
続は可能である。本発明の効果は得られる。接続材料１
０７，１１７を省略した場合には，より低コストの半導
体装置を提供できるという利点がある。
【００６７】図１１は本発明の第８の実施の形態を示す
構造断面図である。これは，図１７に示した従来のＣＳ
Ｐに本発明を適用した例の１つである。支持基板となる
ＩＣチップ８０１上に別のＩＣチップ８１１がダイボン
ディングされてパッケージに内蔵されている。支持基板
となるＩＣチップ８０１とパッケージのサイズは同等で
ある。
【００６８】ＩＣチップ８０１上にはアルミ電極パッド
８０２が形成されている。アルミ電極パッド８０２は，
ＩＣチップ８０１の内部集積回路と電気的に接続されて
いる。アルミ電極パッド８０２に接続して，柱状の導体
である銅ポスト８０５が形成されている。さらに，ＩＣ
チップ８０１上には，接着シート８０８を介してＩＣチ
ップ８１１が固定されている。ＩＣチップ８１１は，支
持基板となるＩＣチップ８０１とは別のチップであり，
ＩＣチップ８０１より小さく，かつ同一パッケージに内
蔵できる程薄く研削されている。ＩＣチップ８１１上に
はアルミ電極パッド８１２が形成されている。アルミ電
極パッド８１２は，ＩＣチップ８１１の内部集積回路と
電気的に接続されている。アルミ電極パッド８１２に接
続して，金バンプ８１５が形成されている。
【００６９】樹脂８３０は，全てのＩＣチップの少なく
とも集積回路形成面を封止している。樹脂８３０上の所
定位置，および銅ポスト８０５上，金バンプ８１５上に
は，表面に金，スズ等のメッキが施された再配線パター
ン８０６が間隔をおいて複数形成されている。再配線パ
ターン８０６上には，外部接続端子用のハンダボール８
０７が形成されている。
【００７０】銅ポスト８０５によりアルミ電極パッド８
０２からパッケージの外部端子へ電気的に接続でき，ハ
ンダボール８０７により，パッケージを外部基板へ接続
できる。すなわち，一連の接続されたアルミ電極パッド
８０２，銅ポスト８０５，再配線パターン８０６，ハン
ダボール８０７により，ＩＣチップ８０１の内部集積回
路とパッケージの外部基板とを電気的に接続できる。
【００７１】同様に，金バンプ８１５によりアルミ電極
パッド８１２からパッケージの外部端子へ電気的に接続
でき，ハンダボール８０７により，パッケージを外部基
板へ接続できる。すなわち，一連の接続されたアルミ電
極パッド８１２，金バンプ８１５，再配線パターン８０
６，ハンダボール８０７により，ＩＣチップ８１１の内
部集積回路とパッケージの外部基板とを電気的に接続で
きる。また，再配線パターン８０６，ハンダボール８０
７により，ＩＣチップ８０１とＩＣチップ８１１を接続
することもできる。以上より，本実施の形態によれば，
第１の実施の形態と同様の効果が得られる。
【００７２】以下に，図１５を参照しながら，第８の実
施の形態の製造方法の一例を示す。まず，ＩＣチップ８
０１においては，アルミ電極パッド８０２が形成された
状態，ＩＣチップ８１１においては，アルミ電極パッド
８１２と，その上に金バンプ８１５が形成された状態の
ものを準備する。ここでは，ＩＣチップ８０１について
は，個片化される前のウエハ状態の場合について説明す
る。図１５（ａ）において，ウエハ８８１はＩＣチップ
８０１となる半導体素子が形成されたウエハであり，そ
の上にはアルミ電極パッド８０２が形成されている。
【００７３】次に図１５（ｂ）に示すように，アルミ電
極パッド８０２上に銅ポスト８０５を形成する。銅ポス
ト８０５の形成は，ウエハ８８１全面への金属膜の蒸
着，感光性レジストの塗布，パターニング，銅メッキ，
感光性レジスト除去，余分な金属膜の剥離の工程を順に
行うことにより得られる。次に図１５（ｃ）に示すよう
に，アルミ電極パッド８１２，金バンプ８１５が形成さ
れたＩＣチップ８１１を，接着シート８０８を用いてウ
エハ８８１に搭載する。
【００７４】その後，図１５（ｄ）に示すように，ウエ
ハ８８１上の全てを樹脂８３０で封止し，保護する。こ
の状態では，銅ポスト８０５，金バンプ８１５とも，樹
脂８３０内部に埋まっている。次に図１５（ｅ）に示す
ように，樹脂８３０の上面を銅ポスト８０５，金バンプ
８１５が露出するまで削る。
【００７５】次に図１５（ｆ）に示すように，樹脂８３
０，銅ポスト８０５，金バンプ８１５上に再配線パター
ン８０６を形成する。再配線パターン８０６の形成は，
樹脂８３０全面への金属膜の蒸着，感光性レジストの塗
布，パターニング，銅メッキ，感光性レジスト除去，余
分な金属膜の剥離，無電解スズ（あるいは金）メッキの
工程を順に行うことにより得られる。
【００７６】次に図１５（ｇ）に示すように，再配線パ
ターン８０６上にハンダボール８０７を形成する。最後
にウエハをダイシングし，図１５（ｈ）に示すように個
片化して第8の実施の形態のＣＳＰが完成する。
【００７７】図１２は本発明の第９の実施の形態を示す
構造断面図である。これも，図１７に示した従来のＣＳ
Ｐに本発明を適用した例の１つである。第８の実施の形
態と大きく異なる点は，支持基板となるＩＣチップ８０
１上に別のＩＣチップ９１１がフェイスダウンボンディ
ングされてパッケージに内蔵されている点である。支持
基板となるＩＣチップ８０１とパッケージのサイズは同
等である。ＩＣチップ９１１は，支持基板となるＩＣチ
ップ８０１とは別のチップであり，ＩＣチップ８０１よ
り小さく，かつ同一パッケージに内蔵できる程薄く研削
されている。
【００７８】本実施の形態では，第８の実施の形態と比
べ，アルミ電極パッド８０２に加え，アルミ電極パッド
９０２が，ＩＣチップ８０１上のＩＣチップ９１１と対
向する位置に形成されている。そして，アルミ電極パッ
ド８１２に代わり，アルミ電極パッド９１２が，ＩＣチ
ップ９１１のＩＣチップ８０１と対向する面に形成され
ている。アルミ電極パッド９０２とアルミ電極パッド９
１２の間には，両者と接続して金バンプ９１５が形成さ
れている。このように，ＩＣチップ９１１をボンディン
グするにあたり，接着シート８０８を用いない構成とな
っている。また，ＩＣチップ９１１と再配線パターン８
０６を直接接続する導体はない。その他の構成は第8の
実施の形態と同じである。
【００７９】アルミ電極パッド８０２，９０２は，ＩＣ
チップ８０１の内部集積回路と電気的に接続されてい
る。アルミ電極パッド９１２は，ＩＣチップ９１１の内
部集積回路と電気的に接続されている。よって，ＩＣチ
ップ８０１とＩＣチップ９１１の内部集積回路は，パッ
ケージ内部で電気的に接続される。ＩＣチップ９１１を
外部基板に接続したい場合は，ＩＣチップ８０１および
再配線パターン８０６，ハンダボール８０７を介して接
続することが可能である。本実施の形態では，接着シー
ト８０８を用いないため，安価なＣＳＰを提供すること
ができる。以上より，本実施の形態によれば，第５の実
施の形態と同様の効果が得られる。
【００８０】以下に，図１６を参照しながら，第９の実
施の形態の製造方法の一例を示す。まず，ＩＣチップ８
０１においては，アルミ電極パッド８０２，９０２が形
成された状態，ＩＣチップ９１１においては，アルミ電
極パッド９１２と，その上に金バンプ９１５が形成され
た状態のものを準備する。ここでは，ＩＣチップ８０１
については，個片化される前のウエハ状態の場合につい
て説明する。図１６（ａ）において，ウエハ８８１はＩ
Ｃチップ８０１となる半導体素子が形成されたウエハで
あり，その上にはアルミ電極パッド８０２，９０２が形
成されている。
【００８１】次に図１６（ｂ）に示すように，アルミ電
極パッド８０２上に銅ポスト８０５を形成する。銅ポス
ト８０５の形成は，図１５（ｂ）での説明と同様に行
う。次に図１６（ｃ）に示すように，アルミ電極パッド
９１２，金バンプ９１５が形成されたＩＣチップ９１１
を，フェイスダウンボンディングによりウエハ８８１に
搭載する。その後，図１６（ｄ）に示すように，ウエハ
８８１上の全てを樹脂８３０で封止する。次に図１６
（ｅ）に示すように，樹脂８３０の上面を銅ポスト８０
５が露出するまで削る。
【００８２】次に図１６（ｆ）に示すように，樹脂８３
０，銅ポスト８０５上に再配線パターン８０６を形成す
る。再配線パターン８０６の形成は，図１５（ｆ）での
説明と同様に行う。その後の図１６（ｇ），図１６
（ｈ）に示す工程は，図１５（ｇ），図１５（ｈ）で説
明したものと同じである。以上のようにして，第９の実
施の形態のＣＳＰが完成する。
【００８３】図１３は本発明の第１０の実施の形態を示
す構造断面図である。これは，第９の実施の形態からハ
ンダボール８０７を無くしたものである。その他の構成
は第９の実施の形態と同じである。ハンダボール８０７
を省くことにより，更なる低コストのＣＳＰを提供する
ことができる。
【００８４】図１４は本発明の第１１の実施の形態を示
す構造断面図である。これは，フェイスダウンボンディ
ングにより内蔵されるＩＣチップの数を２つにしたもの
である。その他の構成は第９の実施の形態と同じであ
る。内蔵されるＩＣチップ９２１，９３１は，同一のも
のでも，別のものでも構わない。また，内蔵されるＩＣ
チップの数は，２つではなく，３つ以上でも構わない。
内蔵されるＩＣチップの数を増やすことにより，更なる
高機能なＣＳＰを提供することができる。
【００８５】以上，添付図面を参照しながら本発明にか
かる好適な実施形態について説明したが，本発明はかか
る例に限定されないことは言うまでもない。当業者であ
れば，特許請求の範囲に記載された技術的思想の範疇内
において，各種の変更例または修正例に想到し得ること
は明らかであり，それらについても当然に本発明の技術
的範囲に属するものと了解される。
【００８６】
【発明の効果】以上，詳細に説明したように本発明によ
れば，インターポーザーを内蔵しないＣＳＰにおいてＭ
ＣＰ化が可能な半導体装置とその製造方法を提供でき
る。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態を示す構造断面図
である。
【図２】 本発明の第２の実施の形態を示す構造断面図
である。
【図３】 本発明の第３の実施の形態を示す構造断面図
である。
【図４】 本発明の第４の実施の形態を示す構造断面図
である。
【図５】 本発明の第５の実施の形態を示す構造断面図
である。
【図６】 本発明の第６の実施の形態を示す構造断面図
である。
【図７】 本発明の第７の実施の形態を示す構造断面図
である。
【図８】 本発明の第１の実施の形態に係る半導体パッ
ケージを実装基板に実装した図である。
【図９】 本発明の第１の実施の形態に係る半導体装置
の製造方法を説明する図である。
【図１０】 本発明の第１の実施の形態に係る半導体装
置の製造方法を説明する図である。
【図１１】 本発明の第８の実施の形態を示す構造断面
図である。
【図１２】 本発明の第９の実施の形態を示す構造断面
図である。
【図１３】 本発明の第１０の実施の形態を示す構造断
面図である。
【図１４】 本発明の第１１の実施の形態を示す構造断
面図である。
【図１５】 本発明の第８の実施の形態に係る半導体装
置の製造方法を説明する図である。
【図１６】 本発明の第９の実施の形態に係る半導体装
置の製造方法を説明する図である。
【図１７】 従来の半導体装置を示す構造断面図であ
る。
【符号の説明】
１００ 半導体装置 １０１，１１１ ＩＣチップ １０２，１１２ パッド １０３，１０４，１１３，１１４ 表面保護膜 １０５，１０６，１１５，１１６ 導体 １０７，１１７ 接続材料 １０８ ダイボンディング材料 １３０ 樹脂

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路が形成された複数のＩＣ
    チップを１つのパッケージの中に内蔵し，前記パッケー
    ジのサイズは内蔵される前記複数のＩＣチップの中で最
    大のＩＣチップのサイズと同等であることを特徴とする
    半導体装置。
  2. 【請求項２】 前記最大のＩＣチップを支持基板とし
    て，前記内蔵されるその他のＩＣチップの少なくとも１
    つをダイボンディングし，前記最大のＩＣチップおよび
    ダイボンディングされた前記ＩＣチップから前記パッケ
    ージ外部へ導体を形成し，前記パッケージ内において前
    記最大のＩＣチップと前記ダイボンディングされたＩＣ
    チップは電気的に絶縁されていることを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】 前記最大のＩＣチップを支持基板とし
    て，前記内蔵されるその他のＩＣチップの少なくとも１
    つをダイボンディングし，前記最大のＩＣチップからパ
    ッケージ外部へ少なくとも１つの導体を形成し，前記パ
    ッケージ内において前記導体のうちの少なくとも１つお
    よび前記最大のＩＣチップおよび前記ダイボンディング
    されたＩＣチップは電気的に接続されていることを特徴
    とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記支持基板上に絶縁物質を設け，前記
    絶縁物質に前記内蔵されるその他のＩＣチップと同等サ
    イズの孔を設け，前記内蔵されるその他のＩＣチップ
    は，前記孔内に埋め込まれるよう構成されることを特徴
    とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記最大のＩＣチップを支持基板とし
    て，前記内蔵されるその他のＩＣチップの少なくとも１
    つをフェイスダウン実装し，前記最大のＩＣチップから
    前記パッケージ外部へ少なくとも１つの導体を形成し，
    前記パッケージ内において前記導体のうちの少なくとも
    １つおよび前記最大のＩＣチップおよび前記フェイスダ
    ウン実装されたＩＣチップは電気的に接続されているこ
    とを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】 前記最大のＩＣチップを支持基板とし
    て，前記内蔵されるその他のＩＣチップの少なくとも１
    つをフェイスダウン実装し，前記最大のＩＣチップから
    前記パッケージ外部へ少なくとも１つの導体を形成し，
    前記パッケージ内において前記最大のＩＣチップおよび
    前記フェイスダウン実装されたＩＣチップは電気的に接
    続されていることを特徴とする請求項１に記載の半導体
    装置。
  7. 【請求項７】 前記最大のＩＣチップを支持基板とし
    て，前記内蔵されるその他のＩＣチップの少なくとも１
    つを実装し，前記実装されるＩＣチップにおいてその半
    導体基板を貫通する貫通電極を形成し，前記実装される
    ＩＣチップの一方の側には前記貫通電極から前記支持基
    板に接続する導体，他方の側には前記貫通電極からパッ
    ケージ外部への導体を形成したことを特徴とする請求項
    １に記載の半導体装置。
  8. 【請求項８】 半導体集積回路が形成された複数のＩＣ
    チップを１つのパッケージの中に内蔵し，前記パッケー
    ジのサイズは内蔵される前記複数のＩＣチップの中で最
    大のＩＣチップのサイズと同等である半導体装置の製造
    方法であって，前記内蔵される複数のＩＣチップに外部
    接続用の導体を形成し，内蔵される前記複数のＩＣチッ
    プの中で最大のＩＣチップを支持基板とし，前記支持基
    板となるＩＣチップの上に内蔵されるその他のＩＣチッ
    プを搭載し，樹脂封止し，研磨あるいはエッチングによ
    り半導体パッケージの同一表面に前記外部接続用の導体
    を露出させることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 半導体集積回路が形成された複数のＩＣ
    チップを１つのパッケージの中に内蔵し，前記パッケー
    ジのサイズは内蔵される前記複数のＩＣチップの中で最
    大のＩＣチップのサイズと同等である半導体装置の製造
    方法であって，前記最大のＩＣチップとなるＩＣが形成
    されたウエハ上に外部接続用の導体を形成し，前記最大
    のＩＣチップ以外の前記内蔵されるＩＣチップに外部接
    続用の導体を形成し，前記ウエハ上に前記最大のＩＣチ
    ップ以外の前記内蔵されるＩＣチップを搭載し，樹脂封
    止し，研磨あるいはエッチングにより半導体パッケージ
    の同一表面に前記外部接続用の導体を露出させ，前記ウ
    エハを切断してＩＣチップを個片化することを特徴とす
    る半導体装置の製造方法。
  10. 【請求項１０】 前記最大のＩＣチップ以外の前記内蔵
    されるＩＣチップの少なくとも１つをフェイスダウン実
    装にて搭載することを特徴とする請求項８，９のいずれ
    か１項に記載の半導体装置の製造方法。
  11. 【請求項１１】 半導体集積回路が形成された複数のＩ
    Ｃチップを１つのパッケージの中に内蔵し，前記パッケ
    ージのサイズは内蔵される前記複数のＩＣチップの中で
    最大のＩＣチップのサイズと同等である半導体装置の製
    造方法であって，前記最大のＩＣチップとなるＩＣが形
    成されたウエハ上に，前記最大のＩＣチップ以外の前記
    内蔵されるＩＣチップを搭載し，前記ウエハおよび前記
    搭載されたＩＣチップの表面に同時に導体形成およびそ
    のパターニングを施す工程を含むことを特徴とする半導
    体装置の製造方法。
  12. 【請求項１２】 半導体集積回路が形成された複数のＩ
    Ｃチップを１つのパッケージの中に内蔵し，前記パッケ
    ージのサイズは内蔵される前記複数のＩＣチップの中で
    最大のＩＣチップのサイズと同等である半導体装置の試
    験方法であって，１つのパッケージ内に複数のＩＣチッ
    プが内蔵された状態で電気的検査を行う半導体装置の試
    験方法。
  13. 【請求項１３】 半導体集積回路が形成された複数のＩ
    Ｃチップを１つのパッケージの中に内蔵し，前記パッケ
    ージのサイズは内蔵される前記複数のＩＣチップの中で
    最大のＩＣチップのサイズと同等である半導体装置の試
    験方法であって，前記最大のＩＣチップとなるＩＣが形
    成されたウエハ上に，前記最大のＩＣチップ以外の前記
    内蔵されるＩＣチップを搭載し，樹脂封止した後，ＩＣ
    チップを個片化する前に電気的検査を行う半導体装置の
    試験方法。
JP2000071027A 2000-03-09 2000-03-09 半導体装置 Expired - Fee Related JP3772066B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000071027A JP3772066B2 (ja) 2000-03-09 2000-03-09 半導体装置
US09/797,907 US6765299B2 (en) 2000-03-09 2001-03-05 Semiconductor device and the method for manufacturing the same
US10/856,933 US7528005B2 (en) 2000-03-09 2004-06-01 Method of manufacturing chip size package semiconductor device without intermediate substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000071027A JP3772066B2 (ja) 2000-03-09 2000-03-09 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2003323553A Division JP3999720B2 (ja) 2003-09-16 2003-09-16 半導体装置およびその製造方法
JP2004003385A Division JP3923944B2 (ja) 2004-01-08 2004-01-08 半導体装置

Publications (2)

Publication Number Publication Date
JP2001257310A true JP2001257310A (ja) 2001-09-21
JP3772066B2 JP3772066B2 (ja) 2006-05-10

Family

ID=18589678

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000071027A Expired - Fee Related JP3772066B2 (ja) 2000-03-09 2000-03-09 半導体装置

Country Status (2)

Country Link
US (2) US6765299B2 (ja)
JP (1) JP3772066B2 (ja)

Cited By (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274317A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体装置の実装方法
JP2002170918A (ja) * 2000-12-01 2002-06-14 Nec Corp 半導体装置及びその製造方法
WO2002050898A1 (fr) * 2000-12-18 2002-06-27 Hitachi, Ltd. Dispositif a circuit integre semi-conducteur
JP2003017654A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004193224A (ja) * 2002-12-09 2004-07-08 Sony Corp 半導体装置の製造方法および半導体装置
JP2004342738A (ja) * 2003-05-14 2004-12-02 Fujitsu Ltd 半導体装置とその製造方法、および半導体装置前駆体とその製造方法
US6852570B2 (en) 2002-07-12 2005-02-08 Oki Electric Industry Co., Ltd. Method of manufacturing a stacked semiconductor device
JP2005175319A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法
JP2005216989A (ja) * 2004-01-28 2005-08-11 Hitachi Maxell Ltd マルチチップモジュールの製造方法
US7045899B2 (en) 2002-10-15 2006-05-16 Oki Electric Industry Co., Ltd. Semiconductor device and fabrication method of the same
KR100583491B1 (ko) * 2000-04-07 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
JP2006147869A (ja) * 2004-11-19 2006-06-08 Oki Electric Ind Co Ltd 素子内蔵基板およびその製造方法
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
KR100595885B1 (ko) * 2002-11-08 2006-06-30 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법
JP2007005808A (ja) * 2005-06-24 2007-01-11 Megic Corp 線路デバイスの製造方法
JP2007059950A (ja) * 2006-12-04 2007-03-08 Oki Electric Ind Co Ltd 半導体装置内蔵基板及びその製造方法
US7195935B2 (en) 2003-10-17 2007-03-27 Seiko Epson Corporation Selective packaging of tested semiconductor devices
JP2007103714A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP2007184654A (ja) * 2007-04-09 2007-07-19 Rohm Co Ltd 半導体装置
JP2007184438A (ja) * 2006-01-10 2007-07-19 Casio Comput Co Ltd 半導体装置
US7321163B2 (en) 2004-05-19 2008-01-22 Oki Electric Industry Co., Ltd. Semiconductor device including a plurality of circuit element chips and a manufacturing method thereof
JP2008159805A (ja) * 2006-12-22 2008-07-10 Toshiba Corp プリント配線板、プリント配線板の製造方法および電子機器
JP2008288481A (ja) * 2007-05-21 2008-11-27 Casio Comput Co Ltd 半導体装置およびその製造方法
US7462511B2 (en) 2003-12-12 2008-12-09 Sony Corporation Semiconductor device and the method of producing the same
JP2008300817A (ja) * 2007-05-29 2008-12-11 Headway Technologies Inc 電子部品パッケージの製造方法、電子部品パッケージ用ウェハの製造方法ならびに電子部品パッケージ用基礎構造物の製造方法
JP2009246397A (ja) * 2009-07-27 2009-10-22 Oki Semiconductor Co Ltd 半導体装置内蔵基板の製造方法
US7667315B2 (en) 2005-03-02 2010-02-23 Oki Semiconductor Co., Ltd. Semiconductor device having a frame portion and an opening portion with mountable semiconductor chips therein
JP2010118679A (ja) * 2010-01-25 2010-05-27 Casio Computer Co Ltd 半導体装置の製造方法
US7745258B2 (en) 2004-12-21 2010-06-29 Renesas Technology Corp. Manufacturing method of semiconductor device
US7759246B2 (en) 2001-12-07 2010-07-20 Fujitsu Semiconductor Limited Semiconductor device having a plurality of semiconductor chips and method for manufacturing the same
JP2010263208A (ja) * 2009-04-30 2010-11-18 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造
WO2011122228A1 (ja) * 2010-03-31 2011-10-06 日本電気株式会社 半導体内蔵基板
JP2011233854A (ja) * 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
JP2012248754A (ja) * 2011-05-30 2012-12-13 Lapis Semiconductor Co Ltd 半導体装置の製造方法、及び半導体装置
US8367466B2 (en) 2007-09-14 2013-02-05 Spansion Llc Manufacturing stacked semiconductor device
US8461045B2 (en) 2008-10-09 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
KR101332916B1 (ko) * 2011-12-29 2013-11-26 주식회사 네패스 반도체 패키지 및 그 제조 방법
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
JP2014175662A (ja) * 2013-03-06 2014-09-22 Intel Mobile Communications GmbH 半導体装置
US8884433B2 (en) 2005-06-24 2014-11-11 Qualcomm Incorporated Circuitry component and method for forming the same
JP2014220443A (ja) * 2013-05-10 2014-11-20 株式会社ディスコ パッケージ基板の加工方法
KR20150048364A (ko) * 2013-10-28 2015-05-07 삼성디스플레이 주식회사 구동 집적회로 패드부 및 이를 포함하는 평판 표시 패널
JP2016063017A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体装置
JP2016152260A (ja) * 2015-02-16 2016-08-22 ローム株式会社 電子装置
WO2016199437A1 (ja) * 2015-06-12 2016-12-15 株式会社ソシオネクスト 半導体装置
JP2017022228A (ja) * 2015-07-09 2017-01-26 ローム株式会社 半導体装置およびその製造方法
JP2017037983A (ja) * 2015-08-11 2017-02-16 ローム株式会社 半導体装置およびその製造方法
JP2017069580A (ja) * 2016-12-28 2017-04-06 ラピスセミコンダクタ株式会社 半導体装置
CN111146099A (zh) * 2019-12-31 2020-05-12 中芯集成电路（宁波）有限公司 半导体结构及其制作方法

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
JP2002252318A (ja) * 2001-02-27 2002-09-06 Nec Kansai Ltd チップ型半導体装置
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6613606B1 (en) 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
TW550997B (en) 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
TWI255001B (en) * 2001-12-13 2006-05-11 Matsushita Electric Ind Co Ltd Metal wiring substrate, semiconductor device and the manufacturing method thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW577160B (en) 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6867500B2 (en) * 2002-04-08 2005-03-15 Micron Technology, Inc. Multi-chip module and methods
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
CN1568546B (zh) * 2002-08-09 2010-06-23 卡西欧计算机株式会社 半导体器件及其制造方法
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
JP2004193404A (ja) * 2002-12-12 2004-07-08 Alps Electric Co Ltd 回路モジュール、及びその製造方法
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
DE10320579A1 (de) * 2003-05-07 2004-08-26 Infineon Technologies Ag Halbleiterwafer, Nutzen und elektronisches Bauteil mit gestapelten Halbleiterchips, sowie Verfahren zur Herstellung derselben
KR20050001159A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
US20040264148A1 (en) * 2003-06-27 2004-12-30 Burdick William Edward Method and system for fan fold packaging
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US20050133933A1 (en) * 2003-12-19 2005-06-23 Advanpack Solutions Pte. Ltd. Various structure/height bumps for wafer level-chip scale package
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
JP2006005101A (ja) 2004-06-16 2006-01-05 Rohm Co Ltd 半導体装置
US7129572B2 (en) * 2004-08-18 2006-10-31 Chung-Cheng Wang Submember mounted on a chip of electrical device for electrical connection
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP4731191B2 (ja) * 2005-03-28 2011-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
TWI290375B (en) * 2005-07-15 2007-11-21 Via Tech Inc Die pad arrangement and bumpless chip package applying the same
CN100447997C (zh) * 2005-09-28 2008-12-31 王忠诚 一种电子装置
JP4876618B2 (ja) * 2006-02-21 2012-02-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
TWI335658B (en) * 2006-08-22 2011-01-01 Advanced Semiconductor Eng Stacked structure of chips and wafer structure for making same
KR100770934B1 (ko) * 2006-09-26 2007-10-26 삼성전자주식회사 반도체 패키지와 그를 이용한 반도체 시스템 패키지
JP2008091795A (ja) * 2006-10-04 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US8133762B2 (en) 2009-03-17 2012-03-13 Stats Chippac, Ltd. Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core
US8193034B2 (en) 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US8174119B2 (en) * 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
JP2008159820A (ja) * 2006-12-22 2008-07-10 Tdk Corp 電子部品の一括実装方法、及び電子部品内蔵基板の製造方法
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
GB0711676D0 (en) * 2007-06-16 2007-07-25 Rf Module And Optical Design L Improvements relating to semiconductor packages
JP5081578B2 (ja) * 2007-10-25 2012-11-28 ローム株式会社 樹脂封止型半導体装置
KR20090055316A (ko) * 2007-11-28 2009-06-02 삼성전자주식회사 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US7767496B2 (en) * 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US9318441B2 (en) 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
JP5690466B2 (ja) * 2008-01-31 2015-03-25 インヴェンサス・コーポレイション 半導体チップパッケージの製造方法
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
US8093711B2 (en) * 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
JP5746151B2 (ja) * 2009-05-14 2015-07-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ システムインパッケージ
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8169058B2 (en) * 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8446017B2 (en) * 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
US9922955B2 (en) * 2010-03-04 2018-03-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming package-on-package structure electrically interconnected through TSV in WLCSP
US20110291264A1 (en) 2010-06-01 2011-12-01 Daesik Choi Integrated circuit packaging system with posts and method of manufacture thereof
US8343810B2 (en) 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
GB2485830A (en) * 2010-11-26 2012-05-30 Cambridge Silicon Radio Ltd Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
KR101817159B1 (ko) 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US8829684B2 (en) 2011-05-19 2014-09-09 Microsemi Semiconductor Limited Integrated circuit package
GB201108425D0 (en) * 2011-05-19 2011-07-06 Zarlink Semiconductor Inc Integrated circuit package
US20120299150A1 (en) * 2011-05-26 2012-11-29 Primarion, Inc. Power Semiconductor Module with Embedded Chip Package
KR20130007049A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US20130069230A1 (en) * 2011-09-16 2013-03-21 Nagesh Vodrahalli Electronic assembly apparatus and associated methods
US8860222B2 (en) * 2011-12-27 2014-10-14 Maxim Integrated Products, Inc. Techniques for wafer-level processing of QFN packages
TWI488281B (zh) * 2012-05-18 2015-06-11 Universal Scient Ind Co Ltd 適形屏蔽封裝模組
US8896060B2 (en) 2012-06-01 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trench power MOSFET
US20140210106A1 (en) * 2013-01-29 2014-07-31 Apple Inc. ULTRA THIN PoP PACKAGE
US8970023B2 (en) * 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
CN104051393A (zh) * 2013-03-13 2014-09-17 马克西姆综合产品公司 具有高支护外围焊料凸块的晶片级封装器件
DE102013211613B4 (de) 2013-06-20 2023-01-12 Robert Bosch Gmbh Bauteil in Form eines Waferlevel-Packages und Verfahren zu dessen Herstellung
US9478485B2 (en) * 2013-06-28 2016-10-25 STATS ChipPAC Pte. Ltd. Semiconductor device and method of stacking semiconductor die on a fan-out WLCSP
TWI582913B (zh) * 2013-08-02 2017-05-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US20150035163A1 (en) * 2013-08-02 2015-02-05 Siliconware Precision Industries Co., Ltd. Semiconductor package and method of fabricating the same
US9293440B2 (en) * 2013-12-19 2016-03-22 The Charles Stark Draper Laboratory, Inc. Method for interconnecting die and substrate in an electronic package
CN103730379A (zh) * 2014-01-16 2014-04-16 苏州晶方半导体科技股份有限公司 芯片封装方法及结构
US9653442B2 (en) 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
US9704841B2 (en) 2014-03-26 2017-07-11 United Microelectronics Corp. Method of packaging stacked dies on wafer using flip-chip bonding
US9978700B2 (en) 2014-06-16 2018-05-22 STATS ChipPAC Pte. Ltd. Method for building up a fan-out RDL structure with fine pitch line-width and line-spacing
US20160049383A1 (en) * 2014-08-12 2016-02-18 Invensas Corporation Device and method for an integrated ultra-high-density device
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
US9461018B1 (en) * 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9786599B2 (en) 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9666539B1 (en) * 2015-12-03 2017-05-30 International Business Machines Corporation Packaging for high speed chip to chip communication
US20170178990A1 (en) * 2015-12-17 2017-06-22 Intel Corporation Through-mold structures
US10257925B2 (en) * 2017-04-10 2019-04-09 Tactotek Oy Method for manufacturing an electronic assembly
CN107527887B (zh) * 2017-08-22 2020-03-10 华进半导体封装先导技术研发中心有限公司 一种堆叠封装方法及结构
US11410918B2 (en) 2017-11-15 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a carrier
DE102018106038A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltkreis-packages und verfahren zu deren herstellung
US10504835B1 (en) * 2018-07-16 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, semiconductor chip and method of fabricating the same
US11063019B2 (en) * 2019-07-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, chip structure and method of fabricating the same
CN110610952B (zh) * 2019-09-30 2020-06-30 上海剧浪影视传媒有限公司 一种图像传感器装置及其制造方法
CN110783327A (zh) * 2019-10-24 2020-02-11 中芯集成电路（宁波）有限公司 晶圆级系统封装方法及封装结构
CN111341755A (zh) * 2020-03-09 2020-06-26 上海朕芯微电子科技有限公司 功率器件埋入式基板封装结构及制备方法
US11495557B2 (en) * 2020-03-20 2022-11-08 Advanced Semiconductor Engineering, Inc. Semiconductor device and method of manufacturing the same
GB2618627A (en) * 2022-05-06 2023-11-15 Cirrus Logic Int Semiconductor Ltd Electronic circuit fabrication

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61259533A (ja) * 1985-05-13 1986-11-17 Mitsubishi Electric Corp 半導体装置
JPH0563137A (ja) * 1991-08-30 1993-03-12 Fujitsu Ltd 半導体装置
JPH1084076A (ja) * 1996-09-05 1998-03-31 Hitachi Ltd 半導体装置およびその製造方法
JPH11288977A (ja) * 1998-03-31 1999-10-19 Nippon Steel Corp 複数チップ混載型半導体装置
JP2001060658A (ja) * 1999-08-23 2001-03-06 Rohm Co Ltd 半導体装置およびその製造方法
JP2001217381A (ja) * 2000-01-28 2001-08-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2003504849A (ja) * 1999-07-01 2003-02-04 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン マルチチップモジュール及びマルチチップモジュールの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206379A (ja) 1991-10-04 1993-08-13 Internatl Business Mach Corp <Ibm> マルチチップモジュールおよびその製造方法
JPH06151701A (ja) 1992-11-09 1994-05-31 Sharp Corp 半導体装置の製造方法
US6002177A (en) * 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6380755B1 (en) * 1998-09-14 2002-04-30 Tokyo Electron Limited Testing apparatus for test piece testing method contactor and method of manufacturing the same
KR100470386B1 (ko) * 1998-12-26 2005-05-19 주식회사 하이닉스반도체 멀티-칩패키지
US6201302B1 (en) * 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
US6204562B1 (en) * 1999-02-11 2001-03-20 United Microelectronics Corp. Wafer-level chip scale package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61259533A (ja) * 1985-05-13 1986-11-17 Mitsubishi Electric Corp 半導体装置
JPH0563137A (ja) * 1991-08-30 1993-03-12 Fujitsu Ltd 半導体装置
JPH1084076A (ja) * 1996-09-05 1998-03-31 Hitachi Ltd 半導体装置およびその製造方法
JPH11288977A (ja) * 1998-03-31 1999-10-19 Nippon Steel Corp 複数チップ混載型半導体装置
JP2003504849A (ja) * 1999-07-01 2003-02-04 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン マルチチップモジュール及びマルチチップモジュールの製造方法
JP2001060658A (ja) * 1999-08-23 2001-03-06 Rohm Co Ltd 半導体装置およびその製造方法
JP2001217381A (ja) * 2000-01-28 2001-08-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Cited By (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274317A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体装置の実装方法
KR100583491B1 (ko) * 2000-04-07 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
JP2002170918A (ja) * 2000-12-01 2002-06-14 Nec Corp 半導体装置及びその製造方法
JP4505983B2 (ja) * 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
US6963136B2 (en) 2000-12-18 2005-11-08 Renesas Technology Corporation Semiconductor integrated circuit device
WO2002050898A1 (fr) * 2000-12-18 2002-06-27 Hitachi, Ltd. Dispositif a circuit integre semi-conducteur
US7808107B2 (en) 2000-12-18 2010-10-05 Renesas Electronics Corporation Semiconductor integrated circuit device
US7547971B2 (en) 2000-12-18 2009-06-16 Renesas Technology Corp. Semiconductor integrated circuit device
US7982314B2 (en) 2000-12-18 2011-07-19 Renesas Electronics Corporation Semiconductor integrated circuit device
JP2003017654A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4593835B2 (ja) * 2001-07-04 2010-12-08 パナソニック株式会社 半導体装置およびその製造方法
US7759246B2 (en) 2001-12-07 2010-07-20 Fujitsu Semiconductor Limited Semiconductor device having a plurality of semiconductor chips and method for manufacturing the same
US7247949B2 (en) 2002-07-12 2007-07-24 Oki Electric Industry Co., Ltd. Semiconductor device with stacked chips
US6852570B2 (en) 2002-07-12 2005-02-08 Oki Electric Industry Co., Ltd. Method of manufacturing a stacked semiconductor device
US7045899B2 (en) 2002-10-15 2006-05-16 Oki Electric Industry Co., Ltd. Semiconductor device and fabrication method of the same
KR100595885B1 (ko) * 2002-11-08 2006-06-30 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법
US7285867B2 (en) 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
JP2004193224A (ja) * 2002-12-09 2004-07-08 Sony Corp 半導体装置の製造方法および半導体装置
JP2004342738A (ja) * 2003-05-14 2004-12-02 Fujitsu Ltd 半導体装置とその製造方法、および半導体装置前駆体とその製造方法
US7195935B2 (en) 2003-10-17 2007-03-27 Seiko Epson Corporation Selective packaging of tested semiconductor devices
JP2005175319A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法
JP4599834B2 (ja) * 2003-12-12 2010-12-15 ソニー株式会社 半導体装置およびその製造方法
US7462511B2 (en) 2003-12-12 2008-12-09 Sony Corporation Semiconductor device and the method of producing the same
JP4527991B2 (ja) * 2004-01-28 2010-08-18 株式会社日立製作所 マルチチップモジュールの製造方法
JP2005216989A (ja) * 2004-01-28 2005-08-11 Hitachi Maxell Ltd マルチチップモジュールの製造方法
US7321163B2 (en) 2004-05-19 2008-01-22 Oki Electric Industry Co., Ltd. Semiconductor device including a plurality of circuit element chips and a manufacturing method thereof
US7482202B2 (en) 2004-05-19 2009-01-27 Oki Electric Industry Co., Ltd. Semiconductor device including a plurality of circuit element chips and a manufacturing method thereof
US7989706B2 (en) 2004-11-19 2011-08-02 Oki Semiconductor Co., Ltd. Circuit board with embedded component and method of manufacturing same
US8381394B2 (en) 2004-11-19 2013-02-26 Oki Semiconductor Co., Ltd. Circuit board with embedded component and method of manufacturing same
JP2006147869A (ja) * 2004-11-19 2006-06-08 Oki Electric Ind Co Ltd 素子内蔵基板およびその製造方法
US7550833B2 (en) 2004-12-14 2009-06-23 Casio Computer Co., Ltd. Semiconductor device having a second semiconductor construction mounted on a first semiconductor construction and a manufacturing method thereof
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
US7745258B2 (en) 2004-12-21 2010-06-29 Renesas Technology Corp. Manufacturing method of semiconductor device
US7667315B2 (en) 2005-03-02 2010-02-23 Oki Semiconductor Co., Ltd. Semiconductor device having a frame portion and an opening portion with mountable semiconductor chips therein
JP2013232671A (ja) * 2005-06-24 2013-11-14 Megica Corp 線路デバイスの製造方法
US8884433B2 (en) 2005-06-24 2014-11-11 Qualcomm Incorporated Circuitry component and method for forming the same
JP2007005808A (ja) * 2005-06-24 2007-01-11 Megic Corp 線路デバイスの製造方法
JP2007103714A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
US8293574B2 (en) 2006-01-10 2012-10-23 Teramikros, Inc. Semiconductor device having a plurality of semiconductor constructs
JP2007184438A (ja) * 2006-01-10 2007-07-19 Casio Comput Co Ltd 半導体装置
JP2007059950A (ja) * 2006-12-04 2007-03-08 Oki Electric Ind Co Ltd 半導体装置内蔵基板及びその製造方法
US8134841B2 (en) 2006-12-22 2012-03-13 Kabushiki Kaisha Toshiba Printed-wiring board, method of manufacturing printed-wiring board, and electronic equipment
JP2008159805A (ja) * 2006-12-22 2008-07-10 Toshiba Corp プリント配線板、プリント配線板の製造方法および電子機器
JP2007184654A (ja) * 2007-04-09 2007-07-19 Rohm Co Ltd 半導体装置
JP2008288481A (ja) * 2007-05-21 2008-11-27 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008300817A (ja) * 2007-05-29 2008-12-11 Headway Technologies Inc 電子部品パッケージの製造方法、電子部品パッケージ用ウェハの製造方法ならびに電子部品パッケージ用基礎構造物の製造方法
US8367466B2 (en) 2007-09-14 2013-02-05 Spansion Llc Manufacturing stacked semiconductor device
US8461045B2 (en) 2008-10-09 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US9349699B2 (en) 2008-12-11 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
JP2010263208A (ja) * 2009-04-30 2010-11-18 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造
US8759949B2 (en) 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
JP2009246397A (ja) * 2009-07-27 2009-10-22 Oki Semiconductor Co Ltd 半導体装置内蔵基板の製造方法
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
JP2010118679A (ja) * 2010-01-25 2010-05-27 Casio Computer Co Ltd 半導体装置の製造方法
WO2011122228A1 (ja) * 2010-03-31 2011-10-06 日本電気株式会社 半導体内蔵基板
JP2011233854A (ja) * 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
JP2012248754A (ja) * 2011-05-30 2012-12-13 Lapis Semiconductor Co Ltd 半導体装置の製造方法、及び半導体装置
KR101332916B1 (ko) * 2011-12-29 2013-11-26 주식회사 네패스 반도체 패키지 및 그 제조 방법
JP2014175662A (ja) * 2013-03-06 2014-09-22 Intel Mobile Communications GmbH 半導体装置
JP2014220443A (ja) * 2013-05-10 2014-11-20 株式会社ディスコ パッケージ基板の加工方法
KR20150048364A (ko) * 2013-10-28 2015-05-07 삼성디스플레이 주식회사 구동 집적회로 패드부 및 이를 포함하는 평판 표시 패널
KR102120817B1 (ko) 2013-10-28 2020-06-10 삼성디스플레이 주식회사 구동 집적회로 패드부 및 이를 포함하는 평판 표시 패널
US9972600B2 (en) 2014-09-17 2018-05-15 Toshiba Memory Corporation Semiconductor device including protective film over a substrate
JP2016063017A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体装置
US10096574B2 (en) 2014-09-17 2018-10-09 Toshiba Memory Corporation Semiconductor device including protective film over a substrate
JP2016152260A (ja) * 2015-02-16 2016-08-22 ローム株式会社 電子装置
JPWO2016199437A1 (ja) * 2015-06-12 2018-03-29 株式会社ソシオネクスト 半導体装置
US10269774B2 (en) 2015-06-12 2019-04-23 Socionext Inc. Semiconductor device
WO2016199437A1 (ja) * 2015-06-12 2016-12-15 株式会社ソシオネクスト 半導体装置
JP2017022228A (ja) * 2015-07-09 2017-01-26 ローム株式会社 半導体装置およびその製造方法
JP2017037983A (ja) * 2015-08-11 2017-02-16 ローム株式会社 半導体装置およびその製造方法
JP2017069580A (ja) * 2016-12-28 2017-04-06 ラピスセミコンダクタ株式会社 半導体装置
CN111146099A (zh) * 2019-12-31 2020-05-12 中芯集成电路（宁波）有限公司 半导体结构及其制作方法
CN111146099B (zh) * 2019-12-31 2021-12-24 中芯集成电路（宁波）有限公司 半导体结构及其制作方法

Also Published As

Publication number Publication date
US20040219717A1 (en) 2004-11-04
JP3772066B2 (ja) 2006-05-10
US20010038151A1 (en) 2001-11-08
US7528005B2 (en) 2009-05-05
US6765299B2 (en) 2004-07-20

Similar Documents

Publication Publication Date Title
JP3772066B2 (ja) 半導体装置
JP3999720B2 (ja) 半導体装置およびその製造方法
US7198980B2 (en) Methods for assembling multiple semiconductor devices
US7573136B2 (en) Semiconductor device assemblies and packages including multiple semiconductor device components
US6326697B1 (en) Hermetically sealed chip scale packages formed by wafer level fabrication and assembly
US7545048B2 (en) Stacked die package
US6559528B2 (en) Semiconductor device and method for the fabrication thereof
US7074696B1 (en) Semiconductor circuit module and method for fabricating semiconductor circuit modules
US11848294B2 (en) Semiconductor device
US20110209908A1 (en) Conductor package structure and method of the same
JP2002170918A (ja) 半導体装置及びその製造方法
JP3651346B2 (ja) 半導体装置およびその製造方法
US6911737B2 (en) Semiconductor device package and method
US20080258306A1 (en) Semiconductor Device and Method for Fabricating the Same
JP2005026363A (ja) 半導体装置とその製造方法
JP4498336B2 (ja) 半導体装置および半導体装置の製造方法
JP4649792B2 (ja) 半導体装置
US20070281393A1 (en) Method of forming a trace embedded package
JP3923944B2 (ja) 半導体装置
JP2000091339A (ja) 半導体装置およびその製造方法
JP2002261192A (ja) ウエハレベルｃｓｐ
JP2000133742A (ja) パッケージ基板およびそれを用いた半導体装置ならびにその製造方法
JP2003133509A (ja) 半導体パッケージ及びその製造方法
JP2003017655A (ja) 半導体実装体およびそれを用いた半導体装置
CN116207053A (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20031209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040108

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040218

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20040423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060213

R150 Certificate of patent or registration of utility model

Ref document number: 3772066

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090217

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100217

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100217

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110217

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110217

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120217

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120217

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130217

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130217

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140217

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees