JPS61259533A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61259533A JPS61259533A JP60103107A JP10310785A JPS61259533A JP S61259533 A JPS61259533 A JP S61259533A JP 60103107 A JP60103107 A JP 60103107A JP 10310785 A JP10310785 A JP 10310785A JP S61259533 A JPS61259533 A JP S61259533A
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- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor
- semiconductor device
- substrate
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路（ＩＣ）などの半導体装置に
係り、特にその半導体素子の実装構造に関するものであ
る。
係り、特にその半導体素子の実装構造に関するものであ
る。
第４図は従来の半導体装置を示す破断面図である。同図
において、１はリードフレーム、２は半導体素子、３は
リードフレーム】と半導体素子２を接続するワイヤーと
しての金線であり、４は半導体素子２を包装するエポキ
シ樹脂である。
において、１はリードフレーム、２は半導体素子、３は
リードフレーム】と半導体素子２を接続するワイヤーと
しての金線であり、４は半導体素子２を包装するエポキ
シ樹脂である。
次に、上記半導体装置の製造工程について説明する。ま
ず、半導体素子２を、銀メッキを施したリードフレーム
］のグイパットｌ＆に銀入りペーストを介して接着させ
、加熱硬化させる。次いで、この半導体素子２およびリ
ードフレーム１を例えば２５０℃に加熱した状態で直径
２５μｍ程度の金線３を熱圧着ボールボンドし、半導体
素子２の各々の電極とリードフレーム１のインナーリー
ドを接続する。次いで、例えば１７０℃に加熱された金
型に半導体素子２およびリードフレーム１をセットし、
熱硬化性のエポキシ樹脂４を圧入後、硬化させる。しか
る後、リードフレームｌの外部を所定形状に切断して、
第４図に示す構造の半導体装置が完成する。
ず、半導体素子２を、銀メッキを施したリードフレーム
］のグイパットｌ＆に銀入りペーストを介して接着させ
、加熱硬化させる。次いで、この半導体素子２およびリ
ードフレーム１を例えば２５０℃に加熱した状態で直径
２５μｍ程度の金線３を熱圧着ボールボンドし、半導体
素子２の各々の電極とリードフレーム１のインナーリー
ドを接続する。次いで、例えば１７０℃に加熱された金
型に半導体素子２およびリードフレーム１をセットし、
熱硬化性のエポキシ樹脂４を圧入後、硬化させる。しか
る後、リードフレームｌの外部を所定形状に切断して、
第４図に示す構造の半導体装置が完成する。
しかし、従来の半導体装置は、以上のように構成されて
いるので、製造工程が多く、工数も大であり、かつ外形
が大きく、プリント基板等に搭載できる数も少なくなる
。また、半導体素子自体の集積度も低いなどの欠点があ
った。
いるので、製造工程が多く、工数も大であり、かつ外形
が大きく、プリント基板等に搭載できる数も少なくなる
。また、半導体素子自体の集積度も低いなどの欠点があ
った。
この発明は、上記のようが従来のものの欠点を除去する
ためになされたもので、半導体素子を対向させて刺止す
ることによシ、小型にして低価格。
ためになされたもので、半導体素子を対向させて刺止す
ることによシ、小型にして低価格。
高集積度の半導体装置を提供するものである。
この発明に係る半導体装置は、２個の半導体素子を互い
の回路面が対向するように接続し、これら半導体素子の
互いの背面を封止壁の一部としだものである。
の回路面が対向するように接続し、これら半導体素子の
互いの背面を封止壁の一部としだものである。
この発明の半導体装置においては、２個の半導体素子を
対向させ相互に接続して封止壁の一部とすることによシ
、グイボンドやワイヤボンドが不要になシ、また封止構
造も簡易化されるとともに、半導体素子の集積度を高め
ることができる。
対向させ相互に接続して封止壁の一部とすることによシ
、グイボンドやワイヤボンドが不要になシ、また封止構
造も簡易化されるとともに、半導体素子の集積度を高め
ることができる。
以下、この発明を図に示す実施例に基づいて説明する。
第１図はこの発明の一実施例による半導体装置を示す概
略断面図、第２図は第１図の各半導体素子を分解したと
きの斜視図で、各半導体素子に形成される配線用電極部
を概念的に示したものである。これらの図において、１
１ は所定の回路が集積化して形成された半導体素子
でアシ、この半導体素子１１ は、その主面に第２図に
示すように、例えばアルミニウムからなる内部配線の電
極１２ａ〜１２゜が形成されている。また、１１ は
前−宜 起生導体素子１１ の電極１２１〜１２．を含む回路面
と対向して電気的に接続される該半導体素子１１ と同
様の第２の半導体素子であシ、この半導体素子１１ の
主表面には、第２図に示すように、第１の半導体素子１
１ の各々の電極１２ａ〜１２゜とそれぞれ対応して
アルミニウムからなる内部配線の電極１３．〜１３ｅが
形成されるとともに、その外周面には外部配線としての
リード電極１４が配列して形成されている。そして、こ
れら配線用の電極１３．〜１３゜、１４には例えば金か
らなるバンプ１５および１６がそれぞれ形成されている
。
略断面図、第２図は第１図の各半導体素子を分解したと
きの斜視図で、各半導体素子に形成される配線用電極部
を概念的に示したものである。これらの図において、１
１ は所定の回路が集積化して形成された半導体素子
でアシ、この半導体素子１１ は、その主面に第２図に
示すように、例えばアルミニウムからなる内部配線の電
極１２ａ〜１２゜が形成されている。また、１１ は
前−宜 起生導体素子１１ の電極１２１〜１２．を含む回路面
と対向して電気的に接続される該半導体素子１１ と同
様の第２の半導体素子であシ、この半導体素子１１ の
主表面には、第２図に示すように、第１の半導体素子１
１ の各々の電極１２ａ〜１２゜とそれぞれ対応して
アルミニウムからなる内部配線の電極１３．〜１３ｅが
形成されるとともに、その外周面には外部配線としての
リード電極１４が配列して形成されている。そして、こ
れら配線用の電極１３．〜１３゜、１４には例えば金か
らなるバンプ１５および１６がそれぞれ形成されている
。
これにより、第１の半導体素子１１ と第２の半導体
素子１１ を対向させて接続する際に、各々の電極１３
．〜１３゜上のバンプ１５によって第１の半導体素子１
１ の各電極１２１〜１２゜とそれぞれ接続できる。な
お、上記各リード電極１４上のバンプ１６は外部接続端
子としているものである。まえ、１７は第１の半導体素
子１１ 、と第２の半導体素子１１−１との隙間を封止
するためのエポキシ樹脂である。
素子１１ を対向させて接続する際に、各々の電極１３
．〜１３゜上のバンプ１５によって第１の半導体素子１
１ の各電極１２１〜１２゜とそれぞれ接続できる。な
お、上記各リード電極１４上のバンプ１６は外部接続端
子としているものである。まえ、１７は第１の半導体素
子１１ 、と第２の半導体素子１１−１との隙間を封止
するためのエポキシ樹脂である。
次に、上記実施例構成の半導体装置の製造工程について
説明する。まず、第２の半導体素子１１゜を例えば２５
０℃に加熱した状態で、金線を利用しその半導体素子１
１−１上の各電極１３．〜１３゜および１４面に熱圧着
ボールボンドを行ないポール部分を残すように金線を切
断しバンプ１５，１６を形成する。次いで、第１の半導
体素子１１ と第２の半導体素子１１ 、を対向するよ
うに、かつ互いの位置が合致するように形成されている
電極１２、〜１２・および１３ａ〜１３゜を互いに合致
するように位置決めした状態で、第２の半導体素子１１
−１を例えば２５０℃に加熱しかつ第１の半導体素子１
１−３を熱圧着する。しかる後、第１の半導体装１１−
１ と第２の半導体素子１１−２の隙間にエポキシ樹脂
１７を塗布し加熱硬化させると、第１図に示す構造の半
導体装置ＩＯが完成する。
説明する。まず、第２の半導体素子１１゜を例えば２５
０℃に加熱した状態で、金線を利用しその半導体素子１
１−１上の各電極１３．〜１３゜および１４面に熱圧着
ボールボンドを行ないポール部分を残すように金線を切
断しバンプ１５，１６を形成する。次いで、第１の半導
体素子１１ と第２の半導体素子１１ 、を対向するよ
うに、かつ互いの位置が合致するように形成されている
電極１２、〜１２・および１３ａ〜１３゜を互いに合致
するように位置決めした状態で、第２の半導体素子１１
−１を例えば２５０℃に加熱しかつ第１の半導体素子１
１−３を熱圧着する。しかる後、第１の半導体装１１−
１ と第２の半導体素子１１−２の隙間にエポキシ樹脂
１７を塗布し加熱硬化させると、第１図に示す構造の半
導体装置ＩＯが完成する。
このようにして製造された半導体装置１０は、第３図に
示すように、第１の半導体素子１１□を下側にしてプリ
ント基板２１の空間部ｚ２に配置し、そのプリント基板
２１上に所定パターンで形成した回路２３の各々の端子
と第２の半導体素子１１−８上に設けた外部接続端子を
なすバンプ１６とを電気的に接続することにより、プリ
ント基板２１上に任意の数だけ搭載することができる。
示すように、第１の半導体素子１１□を下側にしてプリ
ント基板２１の空間部ｚ２に配置し、そのプリント基板
２１上に所定パターンで形成した回路２３の各々の端子
と第２の半導体素子１１−８上に設けた外部接続端子を
なすバンプ１６とを電気的に接続することにより、プリ
ント基板２１上に任意の数だけ搭載することができる。
なお、この搭載基板としてはプリント基板に限らず、任
意の実装基板が使用できることはいうまでもない。
意の実装基板が使用できることはいうまでもない。
なお、上記実施例では第１の半導体素子と第２の半導体
素子の隙間に封止用エポキシ樹脂を塗布したが、このエ
ポキシ樹脂を塗布するかわシに基板対の接着シートを利
用してもよい。
素子の隙間に封止用エポキシ樹脂を塗布したが、このエ
ポキシ樹脂を塗布するかわシに基板対の接着シートを利
用してもよい。
以上のように、この発明によれば、２個の半導体素子を
相互に接続しかつ封止壁の一部として構成したことによ
シ、グイボンドやワイヤボンドが不要になり、また封止
構造も簡易化されるとともに、半導体素子の集積度が高
められるので、小型で、低価格、高集積度の半導体装置
が得られる効果がある。
相互に接続しかつ封止壁の一部として構成したことによ
シ、グイボンドやワイヤボンドが不要になり、また封止
構造も簡易化されるとともに、半導体素子の集積度が高
められるので、小型で、低価格、高集積度の半導体装置
が得られる効果がある。
第１図はこの発明の一実施例による半導体装置を示す概
略断面図、第２図は第１図の各半導体素子の分解斜視図
、第３図は上記実施例による半導体装置をプリント基板
に搭載したときの概略断面図、第４図は従来の半導体装
置の破断面図である。 １１ １１ −−−−半導体素子、１２ａ〜−Ｉｔ
−２ １２，１１＋１・・電極、１３ａ〜１３． ・・−・
電極、１４・・書・リード電極、１５，１６・・・・バ
ンプ、１７・・・・エポキシ樹脂。
略断面図、第２図は第１図の各半導体素子の分解斜視図
、第３図は上記実施例による半導体装置をプリント基板
に搭載したときの概略断面図、第４図は従来の半導体装
置の破断面図である。 １１ １１ −−−−半導体素子、１２ａ〜−Ｉｔ
−２ １２，１１＋１・・電極、１３ａ〜１３． ・・−・
電極、１４・・書・リード電極、１５，１６・・・・バ
ンプ、１７・・・・エポキシ樹脂。
Claims (1)
- ２個の半導体素子を互いの回路面が対向するように接続
し、これら半導体素子の互いの背面を封止壁の一部とし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103107A JPS61259533A (ja) | 1985-05-13 | 1985-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103107A JPS61259533A (ja) | 1985-05-13 | 1985-05-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259533A true JPS61259533A (ja) | 1986-11-17 |
Family
ID=14345393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103107A Pending JPS61259533A (ja) | 1985-05-13 | 1985-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259533A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257310A (ja) * | 2000-03-09 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法およびその試験方法 |
| JP2002083925A (ja) * | 2000-09-11 | 2002-03-22 | Rohm Co Ltd | 集積回路装置 |
| US6376915B1 (en) | 1999-02-26 | 2002-04-23 | Rohm Co., Ltd | Semiconductor device and semiconductor chip |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102466A (ja) * | 1975-03-06 | 1976-09-09 | Suwa Seikosha Kk | Handotaisoshinojitsusohoho |
| JPS6080232A (ja) * | 1983-10-11 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｌｓｉチツプ実装用カ−ド |
-
1985
- 1985-05-13 JP JP60103107A patent/JPS61259533A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102466A (ja) * | 1975-03-06 | 1976-09-09 | Suwa Seikosha Kk | Handotaisoshinojitsusohoho |
| JPS6080232A (ja) * | 1983-10-11 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｌｓｉチツプ実装用カ−ド |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376915B1 (en) | 1999-02-26 | 2002-04-23 | Rohm Co., Ltd | Semiconductor device and semiconductor chip |
| JP2001257310A (ja) * | 2000-03-09 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法およびその試験方法 |
| US6765299B2 (en) | 2000-03-09 | 2004-07-20 | Oki Electric Industry Co., Ltd. | Semiconductor device and the method for manufacturing the same |
| US7528005B2 (en) | 2000-03-09 | 2009-05-05 | Oki Semiconductor Co., Ltd. | Method of manufacturing chip size package semiconductor device without intermediate substrate |
| JP2002083925A (ja) * | 2000-09-11 | 2002-03-22 | Rohm Co Ltd | 集積回路装置 |
| JP4497683B2 (ja) * | 2000-09-11 | 2010-07-07 | ローム株式会社 | 集積回路装置 |
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