JPH03236245A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03236245A JPH03236245A JP3292090A JP3292090A JPH03236245A JP H03236245 A JPH03236245 A JP H03236245A JP 3292090 A JP3292090 A JP 3292090A JP 3292090 A JP3292090 A JP 3292090A JP H03236245 A JPH03236245 A JP H03236245A
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- bonding
- semiconductor chip
- pads
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装1に関する。
従来の半導体装置は第3図及び第4図に示したように、
一方の面に素子領域を設けた半導体チップ1の裏面を金
、銀等のろう材12を使用してアイランド6にマウント
し、半導体チップ1の上に設けたボンディングパッド2
と内部リード4との開をボンディング線3で接続し、ア
イランド6及び内部リード4を含んで樹脂体5により封
止されていた。
一方の面に素子領域を設けた半導体チップ1の裏面を金
、銀等のろう材12を使用してアイランド6にマウント
し、半導体チップ1の上に設けたボンディングパッド2
と内部リード4との開をボンディング線3で接続し、ア
イランド6及び内部リード4を含んで樹脂体5により封
止されていた。
上述した従来の半導体装置は、半導体チップの片面のみ
に素子領域を形成しているため、電子機器を構成する場
合、各種の半導体装置を組み合わせて使用する必要が有
り、実装する半導体装置の数が増加し、プリント配線基
板の面積が増加して電子機器の大きさの縮小化を妨げる
等の欠点が有る。
に素子領域を形成しているため、電子機器を構成する場
合、各種の半導体装置を組み合わせて使用する必要が有
り、実装する半導体装置の数が増加し、プリント配線基
板の面積が増加して電子機器の大きさの縮小化を妨げる
等の欠点が有る。
本発明の半導体装1は、アイランド上に設けな絶縁層と
、前記絶縁層上に設けたバンプ用パッド及び前記バンプ
用パッドと電気的に接続して前記絶縁層の周縁部に設け
たボンディングパッドと、前記アイランドの周囲に設け
たリードと、両面に素子領域を形成し一方の面にバンプ
と他方の面にボンディングパッドを設け前記バンプ用パ
ッドと前記バンプを接続して設けた半導体チップと、前
記半導体チップのボンディングパッド及び前記絶縁層上
のボンディングパッドと前記リードとの間を接続するボ
ンディング線とを有する。
、前記絶縁層上に設けたバンプ用パッド及び前記バンプ
用パッドと電気的に接続して前記絶縁層の周縁部に設け
たボンディングパッドと、前記アイランドの周囲に設け
たリードと、両面に素子領域を形成し一方の面にバンプ
と他方の面にボンディングパッドを設け前記バンプ用パ
ッドと前記バンプを接続して設けた半導体チップと、前
記半導体チップのボンディングパッド及び前記絶縁層上
のボンディングパッドと前記リードとの間を接続するボ
ンディング線とを有する。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す模式的断面図、第2図
は第1図の部分切欠平面図である。
は第1図の部分切欠平面図である。
第1図及び第2図に示すように、アイランド6の上に絶
縁層7(又は絶縁基板)を設け、絶縁層7の上にバンプ
用パッド9及びバンプ用パッド9に接続したボンディン
グパッド9aを設け、アイランド6の周囲に内部リード
4を配置して設ける。上面及び下面に素子領域を形成し
た半導体チップ1の下面に形成した回路の入出力端に接
続されたバンプ8をバンプ用パッド9に接続して半導体
チップ1をアイランド6上にマウントし、半導体チップ
1の上面に形成した回路の入出力端に接続して設けたボ
ンディングパッド2と内部リード4との間及びボンディ
ングパッド9aと内部リード4との間の夫々をボンディ
ング線3,10で接続する。次に、アイランド6及び内
部リード4を含んで樹脂体5により封止し、内部リード
4に接続した外部リード4aを樹脂体5の外部へ導出す
る。
縁層7(又は絶縁基板)を設け、絶縁層7の上にバンプ
用パッド9及びバンプ用パッド9に接続したボンディン
グパッド9aを設け、アイランド6の周囲に内部リード
4を配置して設ける。上面及び下面に素子領域を形成し
た半導体チップ1の下面に形成した回路の入出力端に接
続されたバンプ8をバンプ用パッド9に接続して半導体
チップ1をアイランド6上にマウントし、半導体チップ
1の上面に形成した回路の入出力端に接続して設けたボ
ンディングパッド2と内部リード4との間及びボンディ
ングパッド9aと内部リード4との間の夫々をボンディ
ング線3,10で接続する。次に、アイランド6及び内
部リード4を含んで樹脂体5により封止し、内部リード
4に接続した外部リード4aを樹脂体5の外部へ導出す
る。
以上説明したように本発明は、上下両面に素子領域を形
成した半導体チップを用いることにより、今までハイブ
リッドIC等で半導体チップを並べ夫々ボンディング線
で接続していたものに対して同一半導体パッケージの中
に組立が出来、又、ボンディング線の接続本数も少くて
済み信頼性の向上も望める。
成した半導体チップを用いることにより、今までハイブ
リッドIC等で半導体チップを並べ夫々ボンディング線
で接続していたものに対して同一半導体パッケージの中
に組立が出来、又、ボンディング線の接続本数も少くて
済み信頼性の向上も望める。
又本発明の手法は半導体回路の集積度の向上、メモリー
等の容量の増加、電気回路に体する別の回路での補間、
1パツケージ内でのシステム化が可能に成る等の効果が
出来るばかりではなく更にはシステム設計上プリント基
板の面積の縮小化、多層基板の省略化、外部部品・IC
等の省略化、設計工数の削減にもつながり設計上のトー
タルコストの削減にも寄与出来るという効果が有る。
等の容量の増加、電気回路に体する別の回路での補間、
1パツケージ内でのシステム化が可能に成る等の効果が
出来るばかりではなく更にはシステム設計上プリント基
板の面積の縮小化、多層基板の省略化、外部部品・IC
等の省略化、設計工数の削減にもつながり設計上のトー
タルコストの削減にも寄与出来るという効果が有る。
第1図は本発明の一実施例を示す模式的断面図、第2図
は第1図の部分切欠平面図、第3図は従来の半導体装置
の一例を示す模式的断面図、第4図は第3図の部分切欠
平面図である。 1・・・半導体チップ、2・・・ボンディングパッド、
3・・・ボンディング線、4・・・内部リード、4a・
・・外部リード、5・・・樹脂体、6・・・アイランド
、7・・・絶縁層、8・・・バンプ、9・・・バンプ用
パッド、10・・・ボンディング線、12・・・ろう材
。
は第1図の部分切欠平面図、第3図は従来の半導体装置
の一例を示す模式的断面図、第4図は第3図の部分切欠
平面図である。 1・・・半導体チップ、2・・・ボンディングパッド、
3・・・ボンディング線、4・・・内部リード、4a・
・・外部リード、5・・・樹脂体、6・・・アイランド
、7・・・絶縁層、8・・・バンプ、9・・・バンプ用
パッド、10・・・ボンディング線、12・・・ろう材
。
Claims (1)
- アイランド上に設けた絶縁層と、前記絶縁層上に設けた
バンプ用パッド及び前記バンプ用パッドと電気的に接続
して前記絶縁層の周縁部に設けたボンディングパッドと
、前記アイランドの周囲に設けたリードと、両面に素子
領域を形成し一方の面にバンプと他方の面にボンディン
グパッドを設け前記バンプ用パッドと前記バンプを接続
して設けた半導体チップと、前記半導体チップのボンデ
ィングパッド及び前記絶縁層上のボンディングパッドと
前記リードとの間を接続するボンディング線とを有する
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3292090A JPH03236245A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3292090A JPH03236245A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03236245A true JPH03236245A (ja) | 1991-10-22 |
Family
ID=12372338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3292090A Pending JPH03236245A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03236245A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198603A (ja) * | 1992-01-21 | 1993-08-06 | Fujitsu Ltd | Icチップの実装構造 |
JPH07130792A (ja) * | 1993-11-08 | 1995-05-19 | Nec Corp | 半導体装置 |
-
1990
- 1990-02-13 JP JP3292090A patent/JPH03236245A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198603A (ja) * | 1992-01-21 | 1993-08-06 | Fujitsu Ltd | Icチップの実装構造 |
JPH07130792A (ja) * | 1993-11-08 | 1995-05-19 | Nec Corp | 半導体装置 |
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