JP2003504849A - マルチチップモジュール及びマルチチップモジュールの製造方法 - Google Patents
マルチチップモジュール及びマルチチップモジュールの製造方法Info
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- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
Description
と呼ばれている。マルチチップモジュールの場合、通常、複数のチップがそれら
全チップに配線路を確保するための基板の上に配置されている。電気接続を確立
するために、通常、ワイヤボンディング及び/又はフリップチップ実装技術が用
いられる。その後、この組み立てられたマルチチップモジュールは、通常、外部
端子を有する比較的大きなハウジング内に載置される。マルチチップモジュール
の内部接続部と外部接続部との間の配線は、通常、再びワイヤボンディングを行
うことにより実現される。
て著しいローパス特性を有しているので、一般的に高周波用には不向きであると
いう不利点を有している。更に、特に多くのワイヤボンディングが必要な場合に
は、非常に時間を要し、従って高価なものとなる。
る高い処理温度を必要とする。更に、比較的長い周期が必要である。また、望ま
しくないことであるが、この高温のために、合成チップにも高い加工熱応力が発
生する。つまり、最終的にはフリップチップ実装技術は複数層から成るチップ積
層体に応用できないことになる。
積技術は、基板の回路設計、又は複数層のチップ積層体の場合には、個々のチッ
プの回路設計の段階で考慮されなければならない。これは、相当する接続部の配
置を保障するのに必要である。この前もっての条件設定は、マルチチップモジュ
ール全体がいわゆる第2根本必要条件を満たさなければならない場合に特に不利
である。
る特定の機能のために使用し、別の製造者のチップを別の機能のために使用する
ことができるように、異なる機能性が集積されたチップを互いに接続することで
ある。この概念により、一つの製造者又は異なる製造者の妥当な価格の標準的な
チップを使用することが可能になる。多様な応用のためにずっと複雑で高価な方
法である全ての機能性を一つのチップに統合する必要がなくなる。
、個々のチップの製造者に対する依存が問題である。マルチチップモジュールの
例えば10のチップのうちの一つのチップがもはや入手不可能になった場合、一
つのベース基板が全ての配線路と接続部を提供している公知のマルチチップモジ
ュールでは、異なる製造者のチップの異なる接続部位置に対応するために完全に
設計をやり直すことになる。
者が製造した場合も、同じ不利益が発生する。従って、公知のマルチチップモジ
ュールにおいては、マルチチップモジュールの設計の完全なやり直しを避けるた
めに、より高価なチップが使用され続けたことがしばしばあった。このような設
計のやり直しのためのコストは、より安価なチップの使用で達成されるコスト削
減をはるかに超えていた。
多様な応用のために使用できるものであることを意味する。これは、一つのチッ
プ製造者からの独立を可能にし、競争相手のチップ製造者のより安価なチップを
選択することができるという融通性を与える。調査によると、例えば単純なシリ
コン回路チップの場合、後の製品の付加価値の90%までが組立及び接続技術面
に存在し、それをダイシングすることによって個々のチップを作成するウエハの
製造に存在するわけではないことが分かっている。最後に、調和したマルチチッ
プモジュールの概念は、回路設計者は多種のチップの個々の機能性にさほど専念
する必要はなくなり、様々なチップ部品の相互接続にのみ専念すればよいという
効果をもたらす。
可能な限りの低価格で製造できることである。これは、つまり複雑な新しい製造
方法を開発する必要がなく、公知の標準的な製造工程を極力使用できることを意
味する。
ルチチップモジュール概念を提供することである。
チップモジュールの製造方法によって達成される。
を有するベースチップに、接着層を使用して、厚さ100μm未満の薄いトップ
チップを少なくとも一つ載置することにより実現できるという発見に基づいてい
る。好ましくは、50μm未満の厚さのものがトップチップとして使用され、特
に20μm程度又はそれ以下でもよい。
に、薄いトップチップがベースチップの不活性部に載置され、これにより、ベー
スチップとトップチップは互いに独立した設計が可能であり、位置的に一致する
接続部を設置する必要がないので第2根本必要条件に従って随意に交換可能であ
る。極薄チップの使用により、トップチップがベースチップに接着される際に平
面化層を使用して合成チップの平面化が可能になる。また、トップチップとベー
スチップとの間及び/又はトップチップ又はベースチップから外部への全ての接
続が、この平面化層を貫通し、導電材料を充填された適当なスルーホールによっ
て実現する。
なスルーホールによっていわゆる最上部まで延在することができ、周知のリソグ
ラフィ技術を使用して任意の接続構造が形成できる。この接続構造により、トッ
プチップとベースチップの相互接続が可能になり、また、この接続構造はトップ
チップと外部の接続及びベースチップと外部の接続のために使用できる。
、平らな表面に適する全ての処理技術工程が使用可能である。他方、薄いトップ
チップの使用は、平面化層を貫通するスルーホールが限られた経費で形成でき、
さらに接続部を最上部まで延長するための金属の充填を確実に行うことができる
という効果をもたらす。トップチップの厚さが100μm未満であり、20μm
以下であり得るので、必要なスルーホールの縦横比は周知の技術による処理が確
実に行われ得るようなものである。
に薄いフィルムを部品の容量に加えるだけである。完成されたマルチチップモジ
ュールは、最終分析では、標準的なICよりも大きくはならない。この特性は更
なる利点につながる。即ち、マルチチップモジュールは、フリップチップ技術、
ワイヤボンディング等のあらゆる公知の相互接続技術を用いて更なる処理を受け
ることができる。
としてのベースウエハ上で行われることである。このベースウエハの一部がベー
スチップとなる。故に、ほとんどの組立て及び接続工程がウエハ工場で非常に妥
当なコストで実行され得る。モジュール自体のチップ間の接続又はモジュールの
チップと外部接続部間の接続には大変な手間と時間がかかるが、これはもはや必
要ではない。
チチップモジュールのそれぞれの薄いトップチップの搭載は単純で速い組み立て
工程で好ましくは室温で行われる。接続、つまりトップチップの下の接着層を固
くすることは30〜130℃の間の低温で行われる。全域均質の接着が行われる
。従って、搭載と接続の分離は低応力の組み立てモードを可能にし、さらにこの
場合の周期は、フリップチップ技術やワイヤボンディング技術の場合に必要とさ
れるよりもずっと短いものでよい。
ず、複数層の配線面形成のためにも応用できる。
ジュール技術は、配線全体が平面化層、つまりトップチップと並んで行われる場
合、個々のチップ部品からは独立している。従って、任意の製造所で作られてい
る現存の回路ウエハが、それら回路ウエハ自身の再設計の必要なく、即座にこの
集積技術に供され得る。
チチップモジュールは、半導体基板10a及び本発明の好ましい実施形態ではC
MOS領域である活性領域10bを含むベースチップ10を有している。ベース
チップ10の表面上には不活性化層12が設けられ、この不活性化層12は、そ
れぞれの使用形態に応じてベースチップ10と接続するための接続部14によっ
て中断されている。
実施形態においてはCMOS領域16bを含むトップチップ16を有している。
トップチップ16の上面にはさらに、接続部20によって中断されている不活性
化層18が配置されている。トップチップ16とベースチップ10が接着層22
を介して機械的に接続されるように、トップチップ16はベースチップの不活性
化層12に接着層22を介して接続されている。トップチップ16は電気的に絶
縁性の平面化層24内に埋設されている。電気的に絶縁性の平面化層24は、不
活性化層12のトップチップ16が配置されない領域を覆う。平面化層24は、
最初はベースチップ10の接続部全体に広がっている。
設されている。これは、平面化層24がトップチップ16を横切って延在してい
ることを意味する。しかし、平面化層24は、それがトップチップの不活性化層
18と同一面になるように配設されていてもよい。この場合、トップチップの接
続部20は直接露出し、平面化層24によって覆われることはない。
のスルーホール26a,26bが平面化層24に形成されており、これらのスル
ーホール26a,26bには導電材料が充填されている。
、ベースチップまでは下方に延びてはいないが、トップチップ16の接続部20
までそのトップチップ上部の平面化層24を通って延びている他のスルーホール
28が形成されている。このスルーホール28にもまた導電材料が充填され、接
続部20を上面まで延長している。
ゼーション30が配設され、これは導電材料を充填されたスルーホール26aか
ら導電材料を充填されたスルーホール28まで延びている。
スルーホール26bの場合、接続のために使用される接続部は図1の横断面図に
は描かれていない。
24内に埋設されなくてもよいように見えるが、平面化層がトップチップと同一
面である場合、メタライゼーション30はトップチップ16の接続部20に直接
延びることになる。
のマルチチップモジュールは、メタライゼーション30の接着のために設計され
たものではなく、フリップチップ実装のための接続構造を有するものである。こ
の目的のために、別のメタライゼーション領域32が配設され、これは、一方で
はスルーホール26a,28を相互接続しているメタライゼーション30に導電
状態に接続され、他方では絶縁層36を貫通しているスルーホール34の下まで
延びている。このスルーホール34にもまた導電材料が充填されている。導電材
料を充填されたこれらの更なるスルーホール34の上には、フリップチップ実装
のための半田球38が置かれている。他の部分に関しては、図2に示されている
実施形態であるマルチチップモジュールは図1のマルチチップモジュールと異な
るところはない。
それがハウジングに収納され、外部接続部との接続が確立された場合、あたかも
個々のICのように扱われ得ることが明らかである。非常に薄いトップチップを
考えると、マルチチップモジュール全体の高さでも、最終的な分析では、周知の
IC1個の高さに比べてさほど大きいわけではない。この点に関して、図1及び
図2は、ベースチップ及びトップチップの厚さに関しては正確な縮尺ではないと
いうことを指摘しておかなければならない。実際、従来のベースチップは680
〜800μmの厚さであるが、トップチップの厚さとしては約20μmが好まし
い。これは、ベースチップの厚さが実際トップチップの厚さの約35倍であるこ
とを意味している。
設けることで、CSP(チップサイズパッケージ)処理により形成することも可
能である。
である。つまり、図3は個々のマルチチップモジュールを得るためにダイシング
される前の複数のマルチチップモジュールを示している。しかし明白を期するた
めに、図3では1つのマルチチップモジュールを詳細に示しているが、ベースチ
ップ10に隣接する部分には任意の数の更なるマルチチップモジュールが配設さ
れている。
ュールを示している。これらの2個のトップチップはチップ間接続構造42によ
って相互接続されている。トップチップ1はさらにベースチップの接続部14に
接続構造30を介して接続されている。さらに、図3は配線44に基づいて、ベ
ースチップの接続部14がマルチチップモジュールの外部接続部46に直接接続
される場合を示している。図3の接続構造44は、図1に示されていないメタラ
イゼーションだけでなく図1のスルーホール26bも含んでいる。
製造方法を説明する。
を利用する。複数の極薄の回路チップをベースウエハ、例えば図3ではウエハ4
0に接着する。スピンコーティング処理により、接着層22は非常に薄く形成さ
れ得る。接着層の厚さとして3μmを考慮すれば十分である。
プ10を含んでいる。薄いトップチップ16を備えたベースウエハは、好ましく
はポリイミド、BCB(ベンゾシクロブテン)、スピンオンガラス等の高分子材
料のスピンコーティング処理を施される。これにより、薄いチップは平面化層2
4である高分子フィルム内に好ましくは埋設される。
26b,28が高分子フィルム24に形成され、これらスルーホールのそれぞれ
は、トップチップ16及びベースチップ10のメタライゼーション面20,14
まで延びている。そしてこれらのスルーホールに、例えばニッケルを使用した無
電界めっき、電着又はCVD処理によって、金属が充填される。さらに、ウエハ
上全体に金属面が形成される。これは薄肉フィルムメタライゼーションと呼ばれ
、好ましくはスパッタリングにより形成される。
タリングの代わりに、電界めっきによって形成される導電性トラックを使用する
ことも可能である。
とも一回のリソグラフィ工程でパターン化される。もちろん、絶縁層36がメタ
ライゼーション面の間に配置されるなら、複数のメタライゼーション面を連続的
に形成してもよい。メタライゼーション30は、図3中塗りつぶされた四角で表
され符号46が付されているように、チップ、ベースチップ及びマルチチップモ
ジュールの接続部の間の電気接続のための配線層として機能する。
は、外見上、ただ一つのチップを含む標準的な1個のICと変りがない。従って
、このマルチチップモジュールは、何らかの標準的な接続技術によって、例えば
図1の場合にはワイヤボンディング又は図2の場合にはフリップチップ実装によ
って、プリント基板等の外部の回路や部品と電気的に接続され得る。
点は、フリップチップ実装工程によって達成される。この目的のために、図2に
示されているように、薄肉メタライゼーション面30が電気接続部を再配線する
ために使用される。この再配線のために、通常チップの境界部に位置する接続部
がチップ全域に分布する。このようにして分散された接続部は、半田球38がそ
れらに載せられると、フリップチップ実装のための電気接続点として機能する。
製造するためのいくつかの可能な方法を説明する。
薄くするためには、最初のウエハは、活性表面を有し、ガラス又はシリコンのウ
エハである支持基板上に接着されなければならない。この接着技術のための最も
重要な必要条件は、全域へのへこみの無い接続であり、また支持基板から再び離
脱可能であることである。この目的に適する材料は、ホットメルト接着剤や粘着
フィルム等の熱可塑性材料である。現在、両側に粘着性のある粘着フィルムが好
ましく使用されている。この粘着フィルムの片側には、90〜140℃の間の温
度になった際にはその粘着力を失う特別なコーティングが施されている。別の可
能性は、紫外線の照射によって粘着力を失う粘着フィルムを使用することである
。この場合、支持基板としてガラスウエハを使用しなければならない。
の目的のための標準的な方法は研磨又は湿式化学エッチングである。薄肉エッチ
ングの特別な形態はスピンエッチングであり、この場合、ウエハが回転するディ
スク上に載せられ、エッチング媒体が上部からディスクに流れ、ディスクから振
り落とされる。特に研磨とエッチングの組み合わせによって、支持基板を使用し
た場合、ウエハは最終的に数マイクロメータの厚さにまで薄くされ得る。
ければならない。ダイシングの一つの方法は、ウエハを支持基板上に固定したま
まで、薄いウエハをダイシングソーでカットすることである。薄いウエハが接着
層までカットされると、切り離し条件が満たされ、それぞれの薄いチップが粘着
フィルムから離脱可能となる。あるいは、薄いウエハを支持基板とともにチップ
に切り分けることも可能である。このカット例では、薄いチップは支持基板上に
載せられ接着されている。支持基板は後で離される。
、トップチップの厚さがここで使用されているようなものの場合、生産性を上げ
るのに有利である。そのために、前処理されたトップチップを含むウエハの上面
に、例えばソーイングや乾式エッチングでトレンチを形成してもよい。トレンチ
が形成されたこのウエハが粘着フィルム上に接着されると、ウエハの底面が特定
のレベルにまで湿式化学的にエッチングされる。より念入りであるが時間のかか
る乾式エッチングは、このウエハをトレンチが届くまで底面からエッチングする
ために採用され、これにより個々のトップチップ16を得るためのウエハの化学
的ダイシングが達成される。また、トレンチが乾式エッチングで形成された場合
、トップチップの端面は機械的欠損とは無縁であり、故にトップチップは高い生
産性で製造され、そしてベースチップ上に接着される。
に示している。マルチチップモジュールのあるチップを交換しなければならない
場合、同様の機能を有し別の製造者によって提供される他のチップを有するウエ
ハを単純に使用することができる。このウエハは個々のトップチップを得るため
に薄くされる。各トップチップを接着し、平面化層を形成すれば、周知のリソグ
ラフィ表面処理技術を用いて、新しい一つのチップ部品のための配線が変更され
るだけである。他のベースチップやトップチップに対する変更は必要ない。
電子部品及び電子システムとして使用できる。このような部品及びシステムは例
えば移動携帯通信システムや、補聴器、心臓ペースメーカーや身につけるモニタ
ー及び診断ユニットを含む医療用モニター及び補助システムに使用される。使用
可能な他の分野は、高周波部品のような電気信号通信に適した電子部品である。
本発明に係るマルチチップモジュールの使用によって達成される特別な利点は、
特にワイヤボンディングが不要であるという事実に由来するものである。多様な
チップ間の配線長さが最小化され、本発明が矛盾なく使用された場合、ワイヤボ
ンディングは全く不要である。更に、電気接続路は設計段階で確定され、製造さ
れる。このことは、導電体の幅及び厚さに関して、高周波への使用に適している
。
ウォーツ等の異なる基本材料から成る個々の部品が使用される限り、また、異な
る製造技術から生産されるチップが組み合わされる限り、融通性がある。これは
、例えばシステムがメモリーチップ、論理チップ、センサ部品、チップカードチ
ップ、電源部品又は高周波通信チップ(トランスポンダー)から成る場合である
。各素子は、例えば異なるウエハ径のものを使用することによって可能な限りの
最低コストで製造することができ、マルチチップモジュールのシステム内でのみ
、全体の機能が達成されるものである。
プモジュールは接着部を有する。
プモジュールはフリップチップ実装のための半田球を有する。
り、個々のマルチチップモジュールを得るためにベースウエハをダイシングする
前の状態である。
Claims (15)
- 【請求項1】 以下のものを含むマルチチップモジュール、 一面に、不活性化層(12)及び少なくとも一つの接続部(14)を有するベ
ースチップ(10)、 上面及び下面を有するトップチップ(16)であり、その上面には不活性化層
(18)及び少なくとも一つの接続部(20)を有し、トップチップの厚さは1
00μm未満である、 ベースチップ(10)の不活性化層(12)とトップチップ(16)の下面の
間に配置され、トップチップ(16)とベースチップ(10)を機械的に相互接
続する接着層(22)、 ベースチップ(10)の表面に設けられた電気的絶縁性の平面化層(24)で
あり、この層(24)内にトップチップ(16)が実質的に埋設されている、 平面化層(24)を貫通し、導電材料を充填されたスルーホール(26a)で
あり、この導電材料はベースチップ(10)の接続部(14)と電気的に接続し
ている、 スルーホール(26a)内の導電材料をトップチップ(16)の接続部(20
)に接続するための接続構造(28,30)。 - 【請求項2】 請求項1記載のマルチチップモジュールであり、 平面化層(24)はトップチップ(16)の表面を横切って延び、 接続構造(28,30)は以下のものを含む、 平面化層(24)を貫通し、導電材料を充填された更なるスルーホール(28
)であり、この導電材料はトップチップ(16)の接続部(20)に導電状態で
接続されている、 平面化層(24)のベースチップ(10)の表面とは接していない面に設けら
れたメタライゼーション(30)であり、このメタライゼーション(30)は導
電材料を充填された前記第1スルーホール(26a)を導電材料を充填された前
記第2スルーホール(28)に接続する。 - 【請求項3】 請求項1又は請求項2記載のマルチチップモジュールであり、
さらに以下のものを含む、 平面化層(24)のベースチップ(10)の表面とは接していない面に設けら
れた再配線構造(32)であり、この再配線構造(32)は接続構造(30)に
電気的に接続している、 絶縁層(36)であり、再配線構造(32)はこの絶縁層(36)と平面化層
(24)の間に配置されている、 絶縁層(36)を貫通する接続スルーホール(34)であり、この接続スルー
ホール(34)は導電材料を充填され、接続構造(28,30)への接続のため
に使用されている。 - 【請求項4】 請求項3記載のマルチチップモジュールであり、さらに以下の
ものを含む、 導電材料を充填された接続スルーホール(34)の上に設けられた半田材料(
38)であり、この半田材料(38)はマルチチップモジュールを回路基板にフ
リップチップ実装する際に使用される。 - 【請求項5】 請求項1、請求項2、請求項3又は請求項4記載のマルチチッ
プモジュールであり、接着層(22)はエポキシ樹脂から成り、10μm以下、
好ましくは3μm以下の厚さを有する。 - 【請求項6】 請求項1、請求項2、請求項3、請求項4又は請求項5記載の
マルチチップモジュールであり、平面化層(24)は高分子材料から成る。 - 【請求項7】 請求項1、請求項2、請求項3、請求項4、請求項5又は請求
項6記載のマルチチップモジュールであり、マルチチップモジュールはさらに以
下のものを含む、 ベースチップ(10)にのみ接続する第1接続構造(44)及び/又はトップ
チップ(16)にのみ接続する第2接続構造(30)。 - 【請求項8】 請求項1、請求項2、請求項3、請求項4、請求項5、請求項
6又は請求項7記載のマルチチップモジュールであり、トップチップ及び/又は
ベースチップはCMOS回路構造(16b,10b)を含んでいる。 - 【請求項9】 請求項1、請求項2、請求項3、請求項4、請求項5、請求項
6、請求項7又は請求項8記載のマルチチップモジュールであり、薄いチップ及
びトップチップとベースチップの間の平面化層から成る中間層を含み、この中間
層をベースチップ及びトップチップに接続するために及び/又は外部からこの中
間層に接続するために、複数の更なるスルーホールがこの平面化層に設けられて
いる。 - 【請求項10】 請求項1、請求項2、請求項3、請求項4、請求項5、請求
項6、請求項7、請求項8又は請求項9記載のマルチチップモジュールであり、
ベースチップ(10)の材料はトップチップ(16)の材料とは異なる。 - 【請求項11】 以下のステップを有するマルチチップモジュールの製造方法
、 一面に不活性化層(12)及び少なくとも一つの接続部(14)を有するベー
スチップ(10)を含むベースウェハ(40)を用意する、 上面及び下面を有するトップチップ(16)を用意する、トップチップ(16
)は、その上面に不活性化層(18)及び少なくとも一つの接続部(20)を有
し、100μm未満の厚さである、 ベースチップ(10)の不活性化層(12)に接着層(22)を設ける、 接着層(22)にトップチップ(16)を設ける、 平面化層(24)を使用して、ベースチップとそこに接着されたトップチップ
を平面化する、 平面化層(24)を貫通してベースチップ(10)の接続部(14)に通じる
スルーホール(26a,26b)を形成する、 スルーホールに導電材料を充填する、 スルーホール(26a)内の導電材料をトップチップの接続部(20)に接続
する。 - 【請求項12】 請求項11記載の方法であり、前記平面化ステップは高分子
材料が使用されるスピンコーティング工程である。 - 【請求項13】 請求項11又は請求項12記載の方法であり、前記充填ステ
ップは無電解めっき、電着、CVDコーティングのうちの少なくとも一つを含む
。 - 【請求項14】 請求項11、請求項12又は請求項13記載の方法であり、
前記接続ステップは以下のステップを含む、 平面化層に金属層を設ける、 メタライゼーション(30)を得るために、リソグラフィ技術を用いて金属層
をパターン化する。 - 【請求項15】 請求項11、請求項12、請求項13又は請求項14記載の
方法であり、トップチップ(16)を用意するステップは以下のサブステップを
含む、 前処理された標準的なウエハを用意する、 乾式エッチング工程によってウエハの上面にトレンチをエッチングする、 ウエハを支持台に載せる、 乾式エッチング工程によってウエハを底部からトレンチに届くまで薄くする、 トップチップ(16)を得るために、ダイシングされたチップを支持台から離
す。
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- 2000-03-07 DE DE10011005A patent/DE10011005B4/de not_active Expired - Fee Related
- 2000-06-30 DE DE50003465T patent/DE50003465D1/de not_active Expired - Lifetime
- 2000-06-30 JP JP2001508501A patent/JP3662539B2/ja not_active Expired - Lifetime
- 2000-06-30 AT AT00945856T patent/ATE248436T1/de active
- 2000-06-30 WO PCT/EP2000/006132 patent/WO2001003189A1/de active IP Right Grant
- 2000-06-30 EP EP00945856A patent/EP1192659B1/de not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
DE50003465D1 (de) | 2003-10-02 |
EP1192659A1 (de) | 2002-04-03 |
WO2001003189A8 (de) | 2001-05-17 |
JP3662539B2 (ja) | 2005-06-22 |
EP1192659B1 (de) | 2003-08-27 |
DE10011005A1 (de) | 2001-01-18 |
DE10011005B4 (de) | 2004-03-04 |
ATE248436T1 (de) | 2003-09-15 |
WO2001003189A1 (de) | 2001-01-11 |
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Legal Events
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---|---|---|---|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080401 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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