DE10246728B3

DE10246728B3 - Verfahren zur Herstellung gedünnter Chipstapel z.B. für den Einsatz in einer Chipkarte

Info

Publication number: DE10246728B3
Application number: DE10246728A
Authority: DE
Inventors: Jochen Dr. Müller; Stephan Janka
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-10-07
Filing date: 2002-10-07
Publication date: 2004-05-06
Anticipated expiration: 2022-10-08
Also published as: WO2004034459A2; WO2004034459A3; TW200406054A

Abstract

Ein erster Halbleiterchip (1) und ein zweiter Halbleiterchip (20) werden face to face an einer Bondfläche (4) miteinander verbunden. Dabei freibleibende Bereiche der dem zweiten Halbleiterchip (20) zugewandten Oberseite des ersten Halbleiterchips (1) werden mit einer Planarisierungsschicht (50) bedeckt, so dass die Rückseite von 20 eingeebnet wird. Der Chipstapel wird dann gleichmäßig gedünnt, so dass die gesamte Dicke die jeweilige Anwendung geeignete Abmessung nicht überschreitet. Durch Kontaktlöcher in der gedünnten Planarisierungsschicht können Kontaktflächen (3) des ersten Halbleiterchips (1) nach außen kontaktiert werden.

Description

Verfahren zur Herstellung gedünnter Chipstapel z. B. für den Einsatz in einer Chipkarte.
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung gedünnter Halbleiterchipstapel, die insbesondere zum Einsatz in Chipkarten geeignet sind.
Besonders umfangreiche integrierte Schaltungen können dadurch hergestellt werden, dass mehrere IC-Chips übereinander gestapelt und so vertikal oder kubisch integriert werden. Eine elektrische Kontaktierung und Verdrahtung der verschiedenen Schaltungsebenen wird üblicherweise durch vertikale Kontaktlochfüllungen durch das Halbleitersubstrat hindurch hergestellt. Die jeweils auf einer Oberseite mit Bauelementen und Anschlusskontaktflächen versehenen Halbleiterchips können aber auch mit den betreffenden Oberseiten einander zugewandt miteinander verbunden werden (face to face), so dass die einander zugeordneten Anschlusskontaktflächen direkt dauerhaft elektrisch leitend miteinander verbunden werden können.
Wenn eine derartige Kombination von IC-Chips beispielsweise für den Einsatz in einer Chipkarte vorgesehen ist, sollte die gesamte Dicke des Chipstapels etwa 185 um nicht übersteigen. Die Halbleiterchips des Stapels müssen daher auf eine geringe Dicke gedünnt werden. Wenn die Chips vor dem Verbinden gedünnt werden, treten erhebliche Schwierigkeiten bei der Handhabung der Chips auf, da die gedünnten Chips sehr bruchempfindlich sind. Es wird daher bevorzugt, die Chips zunächst miteinander zu verbinden und anschließend zu dünnen.

Bei einer üblichen Ausgestaltung derartiger Chipstapel befindet sich auf einem größerflächigen unteren Chip, der bereits gedünnt sein kann, ein darauf angebrachter Chip einer wesentlich größeren Dicke, aber einer geringeren lateralen Abmessung. Der untere Chip kann eine typische Dicke von etwa 160 μm besitzen, während der darauf aufgesetzte Chip z. B. eine Dicke von 680 μm aufweisen kann. Ein derart dicker Chip mit einer geringen seitlichen Abmessung kann nach dem Befestigen auf dem dünneren, aber größerflächigen unteren Chip nicht mehr auf die vorgesehene geringe Dicke gedünnt werden. Außerdem ist noch keine praktikable Möglichkeit angegeben worden, seitlich des oberen Halbleiterchips auf dem unteren Halbleiterchip vorhandene Anschlusskontakte mit externen Anschlusskontakten zu verbinden.

In der DE 100 11 005 A1 sind ein Multi-Chip-Modul und ein zugehöriges Herstellungsverfahren beschrieben, bei dem ein gedünnter Top-Chip auf einem Basis-Chip aufgeklebt und in einer Planarisierungsschicht eingebettet wird. Ein Durchgangsloch in der Planarisierungsschicht ist mit einem elektrisch leitfähigen Material gefüllt und einerseits mit einer Anschlussfläche des Basis-Chips in Verbindung und andererseits über. eine Metallisierung mit einer Anschlussfläche des Top-Chips elektrisch leitfähig verbunden.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung gedünnter Chipstapel anzugeben, mit dem Chips unterschiedlicher Flächen bruchsicher in einer Face-to-face-Verbindungstechnik verarbeitet werden können und weitere Anschlusskontakte mit externen elektrischen Verbindungen versehen werden können.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei dem Verfahren wird im Prinzip ein Chip kleinerer Flächenabmessung auf einen unteren Chip, der bereits ausreichend gedünnt sein kann, montiert, wobei die einander zugehörenden Anschlusskontaktflächen direkt dauerhaft elektrisch leitend miteinander verbunden werden. Dann wird die Oberseite des oberen Chips, der über die Vorderseite mit dem größerflächigen Chip verbunden ist, mittels einer aufgebrachten Planarisierungsschicht eingeebnet, so dass die von dem ersten Chip abgewandte Rückseite des darauf aufgebrachten Chips zusammen mit der Planarisierungsschicht eine ebene Oberfläche ergibt. Diese ebene Oberfläche wird dann durch Schleifen, Ätzen, Läppen o. Ä. bearbeitet. Der Chipstapel der miteinander verbundenen Halbleiterchips wird so gedünnt. Es bleibt schließlich ein gedünnter Chipstapel übrig, wobei die mit dem kleineren Chip versehene Oberfläche durch die Anteile der Planarisierungsschicht eingeebnet ist.

Gegebenenfalls auf der nicht mit dem zweiten Chip versehenen Oberseite des ersten Chips vorhandene Kontaktflächen können mittels in der Planarisierungsschicht hergestellter Kontaktlöcher zugänglich gemacht und mit elektrisch leitendem Material angeschlossen werden, wobei vorzugsweise auf der Oberseite der Planarisierungsschicht Kontakthöcker ausgebildet werden, mit denen der Chipstapel nach Bedarf mit einem oder mehreren weiteren Halbleiterchip bzw. weiteren Chipstapeln verbunden werden kann.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der 1 bis 5, die jeweils Querschnitte von Zwischenprodukten zeigen.
In der 1 ist im Querschnitt ein erster Halbleiterchip 1 gezeigt, der sich bei einer bevorzugten Ausführungsform des Verfahrens noch in einem Wafer befindet. Auf dem ersten Halbleiterchip 1 ist ein noch nicht gedünnter zweiter Halbleiterchip 20 in einem an sich bekannten Bondverfahren angebracht. Auch die zweiten Halbleiterchips 20 können noch in ihrem Wafer mit dem Wafer der ersten Halbleiterchips 1 gebondet werden und erst nachträglich z. B. durch Ätzen vereinzelt werden. Diese Maßnahme bringt in der Regel den Nachteil von Flächenverlusten beim oberen Wafer mit sich. Die einander zugewandten Oberseiten der Halbleiterchips weisen Anschlusskontaktflächen auf, die miteinander elektrisch leitend verbunden sind. Das ist an sich bekannt und im Einzelnen in der 1 nicht dargestellt, in der nur die gemeinsame Bondfläche 4 der Halbleiterchips schematisch eingezeichnet ist. Zwei weitere Kontaktflächen 3 sind auf der dem zweiten Halbleiterchip 20 zugewandten Oberseite des ersten Halbleiterchips 1 eingezeichnet.
Es geht bei dem Verfahren darum, die Gesamtdicke des Halbleiterchipstapels zu reduzieren und vorzugsweise außerdem eine Möglichkeit anzugeben, mit der auf einfache Weise die Kontaktflächen 3 des ersten Halbleiterchips 1 mit externen elek trischen Anschlüssen verbunden werden können. Zu diesem Zweck wird die mit dem zweiten Halbleiterchip 20 versehene Oberseite des ersten Halbleiterchips 1 mit einer Planarisierungsschicht eingeebnet, die die noch freien Anteile dieser Oberseite bedeckt.
Die 2 zeigt die Anordnung des ersten Halbleiterchips 1 und des zweiten Halbleiterchips 20 entsprechend dem Querschnitt der 1, wobei jetzt die dem zweiten Halbleiterchip zugewandte Oberseite des ersten Halbleiterchips 1 seitlich des zweiten Halbleiterchips 20 mit der noch nicht gedünnten Planarisierungsschicht 50 bedeckt ist. Diese Planarisierungsschicht 50 ist z. B. Spin-on-Glass und wird bevorzugt so hoch aufgebracht, dass die von dem ersten Halbleiterchip 1 abgewandte Rückseite des zweiten Halbleiterchips zusammen mit der Oberseite der Planarisierungsschicht 50 eine ebene Fläche bildet. Die auf diese Weise eingeebnete Oberseite wird dann durch Rückschleifen und/oder Rückätzen gleichmäßig gedünnt, bis sie etwa zu der in der 2 gestrichelt eingezeichneten Höhe abgetragen ist.
Die Planarisierungsschicht 50 kann zunächst etwas höher aufgebracht werden und insbesondere die Rückseite des zweiten Halbleiterchips 20 bedecken. Die Planarisierungsschicht 50 wird in diesem Fall so weit rückgeätzt und/oder rückgeschliffen, bis die Rückseite des zweiten Halbleiterchips 20 freiliegt. So erhält man ebenfalls die in der 2 dargestellte Anordnung, die nun wie beschrieben gleichmäßig gedünnt wird.
Die 3. zeigt die durch das Dünnen erreichte Anordnung des ersten Halbleiterchips 1 und des gedünnten zweiten Halbleiterchips 2 mit den Anteilen der gedünnten Planarisierungsschicht 5. Die gesamte Dicke D des Chipstapels kann mit diesem Verfahren auf einen ausreichend geringen Wert gebracht werden; z. B. kann der Chipstapel auf 175 μm gedünnt werden, wenn die Ausgangsdicke des ersten Halbleiterchips 1 z. B. 160 μm ist und die Dicke des gedünnten Halbleiterchips 2 z. B. 15 μm beträgt. Über den Kontaktflächen 3 des ersten Halbleiterchips 1 können nun in der gedünnten Planarisierungsschicht 5 Kontaktlöcher 6 hergestellt werden, um eine Kontaktierung der Kontaktflächen 3 zu ermöglichen.
In der 4 ist dargestellt, dass die Kontaktlöcher mit einem elektrisch leitfähigen Material aufgefüllt werden, z. B mit Wolfram, womit die Kontaktflächen 3 elektrisch leitend kontaktiert werden. Es kann weiteres elektrisch leitfähiges Material auf der Oberseite der Kontaktlochfüllungen 7 aufgebracht werden, um die Anschlüsse mit Kontakthöckern auszubilden. Diese Kontakthöcker überragen die ebene Oberfläche der gedünnten Planarisierungsschicht 5 und gestatten so einen einfachen elektrischen Anschluss des Chipstapels. Als Material für die Kontakthöcker ist z. B. Nickel/Gold geeignet. Wird anstelle von Wolfram gleich Nickel/Gold verwendet, so kann dieser Vorgang in einem Schritt durchgeführt werden.
In der 5 ist im Querschnitt ein weiteres Ausführungsbeispiel dargestellt, bei dem ein an einer Oberseite mit Kontaktpads 9 versehener dritter Halbleiterchip 8 mit den Kontaktpads 9 auf den Kontaktlochfüllungen 7, vorzugsweise den Kontakthöckern, des Chipstapels dauerhaft elektrisch leitend angebracht ist. Auch ein mehrere Halbleiterchips umfassender Chipstapel kann daher mit diesem Verfahren hergestellt werden. wenn die Halbleiterchips ausreichend gedünnt werden, kann auch der Halbleiterchipstapel dieses Ausführungsbeispiels so hergestellt werden, dass dessen gesamte Dicke D1 den höchsten vorgesehenen Wert von 185 μm nicht übersteigt.
Dieses Verfahren gibt daher eine Möglichkeit an, wie durch Planarisieren der Topologie der miteinander gebondeten Wafer mit einem Planarisierungsmaterial die oberen Chips beim Schleifen vor Beschädigung geschützt werden. Durch die Einebnung der Oberfläche, die gleichmäßig rückgeschliffen wird, erreicht man eine homogene Druckverteilung auf die gebondeten Wafer und minimiert damit das Risiko des Bruches. Die Ausbeute an funktionsfähigen Chipstapeln wird damit gegenüber herkömmlichen Verfahren deutlich erhöht. Ein ohne wesentlichen zusätzlichen Aufwand mögliches Ätzen bzw. Fototechnik der Planarisierungsschicht zur Ausbildung der Kontaktlöcher gestattet auf einfache Weise die Herstellung der elektrischen Anschlüsse der zusätzlichen Anschlusskontakte des unteren Chips. Wird die Planarisierungsschicht durch ein fotoempfindliches Material ausgebildet, sind die Kontaktlöcher einfach mittels eines Fotoschrittes herstellbar.
Die Vorteile dieses Verfahrens sind vor allem:

1. Durch das Verwenden dicker Top-Chips kann der Die-Bonder schneller arbeiten, so dass ein höherer Durchsatz bei der Produktion erzielt wird.
2. Die Bruchgefahr wird verringert, da der obere Chip erst nach dem Waferbonding gedünnt wird.
3. Es entstehen keine Pick-up-Probleme am Die-Bonder durch die Handhabung extrem dünner Chips.
4. Da der Halbleiterchipstapel in einer gleichmäßigen Dicke hergestellt wird (planarer Stack), ergeben sich Vorteile und Vereinfachungen bei der weiteren Montage des Chipstapels.
5. Durch die Planarisierungsschicht wird eine hermetische Abdichtung des Zwischenraumes und der Verbindungsschicht zwischen den Halbleiterschichten bewirkt.
6. Ferner kann durch das Material der Planarisierungsschicht ein Schutz aktiver Schichten der Bauelemente gegen Alphastrahlung erreicht werden.
7. Die Herstellung von direkt gebondeten Chipstapeln aus drei oder mehreren Halbleiterchips ohne vertikale Durchkontaktierungen durch das Substrat hindurch ist möglich.

Durch die aufgebrachte Planarisierungsschicht wird das Dünnen der bereits gebondeten Chips ermöglicht. Die unteren Halbleiterchips können noch im Waferverbund bleiben, bis das Rückätzen oder Rückschleifen beendet ist; erst danach werden die Halbleiterchipstapel vereinzelt. Die vereinzelten Halbleiter chipstapel besitzen eine gleichmäßige Dicke über die gesamte Fläche hinweg.

1: erster Halbleiterchip
2: gedünnter zweiter Halbleiterchip
3: Kontaktfläche
4: Bondfläche
5: gedünnte Planarisierungsschicht
6: Kontaktloch
7: Kontaktlochfüllung
8: dritter Halbleiterchip
9: Kontaktpad
20: zweiter Halbleiterchip
50: Planarisierungsschicht
D: gesamte Dicke des Chipstapels
D1: gesamte Dicke des Chipstapels

Claims

Verfahren zur Herstellung gedünnter Chipstapel, bei dem auf einem Bereich einer mit Bauelementen und/oder Anschlusskontaktflächen versehenen Oberseite eines ersten Halbleiterchips (1) ein zweiter Halbleiterchip (20) mit einer ebenfalls mit Bauelementen und/oder Anschlusskontaktflächen versehenen Oberseite dauerhaft befestigt wird, wobei die Oberseite des ersten Halbleiterchips (1) von der damit verbundenen Oberseite des zweiten Halbleiterchips (20) nur teilweise abgedeckt wird, dadurch gekennzeichnet, dass auf die nicht von dem zweiten Halbleiterchip (20) abgedeckten Bereiche der Oberseite des ersten Halbleiterchips (1) eine Planarisierungsschicht (50) aufgebracht wird, die mit einer von dem ersten Halbleiterchip (1) abgewandten weiteren Oberseite des zweiten Halbleiterchips (20) eine ebene Fläche bildet, und der zweite Halbleiterchip (20) und die Planarisierungsschicht (50) von der von dem ersten Halbleiterchip (1) abgewandten Seite her gleichmäßig gedünnt werden.
Verfahren nach Anspruch 1, bei dem der erste Halbleiterchip (1) auf der mit dem zweiten Halbleiterchip (20) zu verbindenden Oberseite mit seitlich des zweiten Halbleiterchips (20) angeordneten Kontaktflächen (3) versehen wird, nach dem Anbringen und Dünnen des zweiten Halbleiterchips (20) Kontaktlöcher (6) in der gedünnten Planarisierungsschicht (5) über den Kontaktflächen (3) des ersten Halbleiterchips (1) hergestellt werden und die Kontaktlöcher (6) mit elektrisch leitendem Material gefüllt werden, womit die Kontaktflächen (3) elektrisch leitend kontaktiert werden.
Verfahren nach Anspruch 2, bei dem ein oder mehrere Halbleiterchips bzw. Chipstapel (8) mit ei ner ebenfalls mit Bauelementen und/oder Anschlusskontaktflächen versehenen Oberseite der mit dem gedünnten zweiten Halbleiterchip (2) versehenen Oberseite des ersten Halbleiterchips (1) gegenüber angeordnet wird und auf dieser Oberseite des dritten Halbleiterchips (8) vorhandene Kontaktpads (9) dauerhaft elektrisch leitend mit den Kontaktlochfüllungen (7) des ersten Halbleiterchips (1) verbunden werden.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem ein Halbleiterstapel auf eine individuelle Dicke (D, D1) von höchstens 185 μm gedünnt wird.