DE68918775T2 - Chip-auf-Chip-Verbindungsschema für integrierte Halbleiterschaltungen. - Google Patents

Chip-auf-Chip-Verbindungsschema für integrierte Halbleiterschaltungen.

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

  • Die Erfindung betrifft Bondingkombinationen.
  • Ein IC-Chip aus Halbleitersilicium kann nach heutiger Technik einige Hunderttausend oder sogar eine Million Transistoren enthalten. Elektrischer Zugriff zu diesen Transistoren von einem oder mehreren anderen Siliciumchips ist beschränkt durch die Anzahl von Eingangs/Ausgangs-Ports (I/O), typischerweise in Form von metallischen Anschlußflächen (Pads), die an dem Chip angebracht sind und zuverlässig mittels metallischer Verbindungsdrähte elektrisch an andere Chips angeschlossen werden können. Diese Grenze der Anzahl von I/O-Ports pro Chip beschränkt die Vielfalt der Schaltungskonstruktionen eines IC-Chips auf unerwünschte Weise und erhöht auf unerwünschte Weise die Anzahl von benötigten Chips in der IC-Technologie zum Herstellen einer vorgegebenen elektrischen Schaltung.
  • Eine der zu einem Verfahren zur Herstellung von Chip- zu-Chip-Verbindungen gehörigen Schwierigkeiten besteht darin, daß diese Verbindungen mit fertiggestellten Chips -- d.h. Chips, deren integrierte Schaltung vervollständigt wurde -- erreicht werden müssen, so daß zu der Zeit, zu welcher diese für Chip-zu-Chip-Verbindungen bereit sind, die Chips nicht Temperaturen viel höher als 300ºC widerstehen können, ohne daß deren integrierte Schaltung zerstört wird. In einer Veröffentlichung mit dem Titel Wafer-Chip Assembly for Large-Scale Integration" von P. Kraynak et al., veröffentlicht in IEEE Transactions on Electron Devices, Band ED-15 (1968), Seiten 660-663, wird ein Chip-zu-Chip-Verbindungsverfahren beschrieben, bei welchem die Schaltungsfläche jedes Chips eine Vielzahl glatter, metallischer I/O-Anschlußflächen (Pads) hat, die typischerweise aus Gold oder Aluminium hergestellt sind. Jeder Chip ist mit seiner Schaltungsfläche nach unten weisend orientiert, so daß jede dieser Anschlußflächen (hier nachstehend als "Chip-Pads" oder "Trägeranschlußflächen " bezeichnet, ausgerichtet zu einer entsprechenden Anschlußfläche aus einer Vielzahl glatter metallischer Anschlußflächen (Pads), die auf der oberen Oberfläche eines flachen Siliciumwafers, der als ein Chip- Träger dient (hier nachstehend als "Träger" bezeichnet), angeordnet ist. Die obere Oberfläche des Trägers ist mit einer isolierenden Schicht beschichtet, auf welcher ein Muster von Verbindungsdrähten, typischerweise aus Aluminium, gemäß einem erwünschten elektrischen Chip-zu- Chip-Verbindungsmuster abgeschieden ist. Die Anschlußflächen auf der oberen Oberfläche des Trägers (hier nachstehend als "Träger-Pads" bezeichnet) werden typischerweise einfach durch diejenigen Abschnitte der elektrischen Chip-zu-Chip-Verbindungsverdrahtung auf dem Träger ausgebildet, die direkt unter den Chip-Pads (ausgerichtet zu diesen) liegen. Kontakt-Bonding mit relativ niedrigem Widerstand zwischen jedem Träger-Pad und seinem entsprechenden Chip-Pad (ausgerichtet zueinander) wird durch Ausbilden metallischer Perlen oder Kugeln aus geeignetem Metall -- wie Gold oder Lötmittel -- an jedem Träger-Pad oder an jedem Chip-Pad oder an beiden, gefolgt von Bonden jedes Träger-Pads an seinen entsprechenden Chip- Pad mittels Ultraschall-, Thermokompressions- oder Lötmittelschmelz-Bonding-Techniken erreicht. Der Bereich der oberen Oberfläche des Trägers ist vorteilhafterweise beachtlich größer als der Bereich eines einzelnen Chips. Somit können gleichzeitig mehr als ein derartiger Chip an einen einzelnen Träger gebondet werden. Der Träger dient somit zusammen mit seiner Verbindungsverdrahtung als elektrische Chip-zu-Chip-Verbindungseinrichtung für die Chips sowie als thermische Senke und als mechanisches Halteelement für jeden Chip.
  • Die Offenlegungsschrift DE-A-2 816 328 beschreibt eine Anordnung, in welcher elastische, dendritische Vorsprünge zwischen 10 und 150 um Länge an beiden Oberflächen ausgebildet sind, um zusammen gebondet zu werden.
  • Pat.Abs.Jap., Band 10, Nr. 379 (Ee-465) (2436), 18.12.86, und JP-A-61172362 lehren das Fotoätzen lediglich für den einzig dargelegten Zweck des Erhöhens der Bondbarkeit. Nach dem Texturieren wird das Bonden mit Lötmittel durchgeführt.
  • Ein beim Stand der Technik auftretendes Problem besteht darin, daß die Oberfläche des Chips generell gebogen (gekrümmt) ist und somit nicht ausreichend flach ist, um es allen metallischen Kügelchen zu gestatten, mit den entsprechenden Träger-Pads in Kontakt zu kommen und mit diesen gebondet zu werden, bis nicht derart hohe Druckkräfte aufgebracht werden, bei welchen das Brechen des Chips riskiert wird.
  • Gemäß vorliegender Erfindung wird eine Bonding- Kombination gemäß Anspruch 1 oder ein Verfahren wie in Anspruch 10 definiert bereitgestellt.
  • Das vorstehende, Halbleiter-IC-Chip-zu-Chip- Verbindungen angehörende Problem wird gemäß vorliegender Erfindung durch Verwendung von Chip-Pads gemildert, die direkt an Träger-Pads gebondet sind, deren Oberflächen rauh genug oder mit Strukturgrößen der Größenordnung eines Mikrometers strukturiert sind. Dies bedeutet beispielsweise, daß die texturierten Oberflächen der Träger-Pads Einsenkungen oder Furchen oder vorstehende Bereiche haben, deren Tiefen oder Höhen, vorzugsweise sowie deren Breiten (gemessen an dem obersten Teil der Furchen) ungefähr 1 um oder weniger betragen. Mit dem Ausdruck "direkt gebondet" wird das Bonden ohne Zwischenlegen eines beliebigen Materials zwischen den Träger und die Chip-Pads, die derart zusammengebondet werden, bezeichnet. Die Tiefe der Textur, die ungleich Null ist, mildert das von der Unebenheit der Oberfläche des Chips herrührende Problem.
  • Zum Zwecke der leichten Herstellung werden typischerweise die Oberflächen von lediglich der ersten oder der zweiten metallischen Schicht texturiert, trotzdem wird es bevorzugt, daß die Chip-Pads zusätzlich zu den Schichten ebenfalls texturiert sind.
  • Die bevorzugte Ausführungsform stellt einen integrierten Halbleiterschaltungschip zur Verfügung mit einer integrierten Schaltung, die mit einer Vielzahl metallischer Chip-Pads, welche an einer Hauptoberfläche des Chips angeordnet sind, verbunden ist und einen Träger, auf welchem metallische Verbindungen mit metallischen Trägerpads angeordnet sind, welche an die Chip-Pads gebondet sind, wobei einer von beiden, die Träger-Pads oder die Chip-Pads, jedoch nicht beide, wenigstens einen Anteil haben, der mit einer Strukturgröße in der Größenordnung eines Mikrometers, vorzugsweise 1 oder 2 um oder weniger, texturiert ist.
  • Es wird davon ausgegangen, daß die Fähigkeit, mittels Druck bei Raumtemperatur eine ausreichend starke Gold-zu-Gold-Verbindung zwischen Chip-Pad und entsprechendem Träger-Pad auszubilden, einem Eindringen durch die sehr dünne Schicht (ungefähr 1 nm) von fremder Materie, welche normalerweise die Oberflächen des Goldes bedeckt, mittels erzwungenen Gleitens, Quetschens oder Aufkratzens des Bodens des Chip-Pads entlang der geneigten Seiten der Texturierung, wie z.B. V-Furchen, des jeweiligen darunterliegenden Träger-Pads zuzuschreiben ist, wobei frische, saubere Oberflächen des Chip-Pads und der Träger- Pads einander für wechselweisen physikalischen Kontakt zugewandt sind. Gleichzeitig können Änderungen des Abstands zwischen Chip- und Träger-Pads innerhalb von Grenzen toleriert werden, selbstverständlich aufgrund des Pressens von mehr Gold von den Kontaktbereichen zwischen den ursprünglich enger benachbarten Paaren von Chip- und Träger-Pads, wobei die weniger eng benachbarten Paare ebenfalls Kontakt herstellen können. Es ist jedoch zu verstehen, daß der tatsächliche Erfolg der Erfindung nicht von der Korrektheit vorstehender Theorie abhängt.
    • Figurenbeschreibung
  • Die Erfindung ist zusammen mit ihren Eigenschaften und Vorteilen aus der nachfolgenden, detaillierten Beschreibung in Zusammenschau mit den Zeichnungen besser zu verstehen, in welchen:
  • Fig. 1 eine Seitenansicht eines Querschnitts einer integrierten Halbleiterschaltungs-Chip-zu-Chip- Verbindungsvorrichtung gemäß einer speziellen Ausführungsform der Erfindung zeigt,
  • Fig. 2 eine etwas vergrößerte Seitenansicht eines Querschnitts der in Fig. 1 dargestellten Struktur gerade vor dem Zusammenbau durch Bonden,
  • Fig. 3 eine etwas stärker vergrößerte Seitansicht eines Abschnitts der in Fig. 1 dargestellten Struktur,
  • Fig. 4 eine Seitenansicht im Querschnitt einer integrierten Halbleiterschaltungs-Chip-zu-Chip- Verbindungsstruktur kurz vor dem Zusammenbau gemäß einer anderen speziellen Ausführungsform der Erfindung,
  • Fig. 5 eine Aufsicht auf eine Stelle eines texturierten Chipträgers gemäß einer nochmals anderen speziellen Ausführungsform der Erfindung,
  • Fig. 6 eine etwas vergrößerte Seitenansicht im Querschnitt eines Anteils aus Fig. 1 gerade vor dem Zusammenbau durch Bonden gemäß einer anderen speziellen Ausführungsform der Erfindung,
  • Fig. 7 eine Seitenansicht im Querschnitt desselben Abschnitts wie in Fig. 6 gerade nach dem Zusammenbau und
  • Fig. 8 eine Seitenansicht im Querschnitt einer integrierten Halbleiterschaltungs-Chip-zu-Chip- Verbindungsstruktur gemäß einer nochmals anderen speziellen Ausführungsform der Erfindung.
  • Lediglich zum Zwecke der Klarheit ist keine der Zeichnungen maßstabsgerecht.
    • Detaillierte Beschreibung
  • Wie in Fig. 1 dargestellt, ist ein Paar von Halbleiterchips 101 und 102 mit der Schaltungsoberfläche nach unten an einem Halbleiterwaferträger 10 befestigt. Zum Zwecke der elektrischen Isolierung ist die obere Oberfläche des Trägers 10 überall mit einer relativ dünnen Schicht 15 (Fig. 3) aus Siliciumdioxid (typischerweise ungefähr 0,5 um Dicke) beschichtet. Jeder der Chips 101 und 102 hat jeweils eine beispielhafte, metallisierte Verbindungsleitung 23 und 33, um einander zu verbinden. Diese Verbindung wird mittels beispielhafter Chip-Pads bzw. Chipanschlußflächen 24 und 34, die jeweils an Träger-Pads 12 und 14 gebondet sind, in Kombination mit Chip-zu-Chip-Verbindungsverdrahtung 13, die an der oberen Oberfläche des Trägers 10 angeordnet ist, erreicht.
  • Jeder Chip-Pad 24 und 34 oder wenigstens ein Bodenanteil jedes dieser Pads ist vorteilhafterweise aus Gold hergestellt, das vorzugsweise durch Sputterabscheidung durch unterschnittene Öffnungen in einer Fotoresistmaske abgeschieden ist. In ähnlicher Weise wird ein oberer Anteil jedes Träger-Pad 12 und 14 aus Gold hergestellt, zum Gold- zu-Gold-Schweißen der Chip-Pads an die Träger-Pads.
  • Die Chip-Pads 24 und 34 sind so ausgebildet, daß diese jeweils Kontakt zu Anteilen der entsprechenden Verbindungsleitungen 23 und 24 herstellen, wie auf dem Gebiet bekannt. Jeder Träger-Pad 12 und 14 ist der entsprechende texturierte Anteil der Verdrahtung 13, die jeweils unter den Chip-Pads 24 und 34 liegt. Die obere Oberfläche jedes Träger-Pads 12 und 14 sowie die Anteile der oberen Oberfläche des Trägers selbst bei unter diesen Pads liegenden Bereichen ist so texturiert, wie es nachstehend vollständiger beschrieben wird. Es ist festzuhalten, daß typischerweise mehr als die beiden Chips 101 und 102 am Träger 10 befestigt sind und daß typischerweise jeder der Chips Hunderte, falls nicht Tausende von Leitungen enthält, die mit Leitungen der anderen Chips zu verbinden sind, wohingegen Fig. 1 lediglich ein erläuterndes Beispiel aus vielen derartigen Chip-zu-Chip-Verbindungen zeigt und lediglich zwei derartige Chips von vielen möglichen Chips, die mit der Verdrahtung auf dem Träger 10 nicht verdrahtet sind.
  • Wie in Fig. 2 dargestellt ist, welche eine vergrößerte Ansicht eines Anteils von Fig. 1 zeigt, ist die obere Oberfläche des Siliciumträgers 10 an Bereichen, die unter den Pads liegen, gerade vor dem Zusammenbau des Chips 101 mit dem Siliciumträger 10 strukturiert, "aufgerauht" oder "texturiert", mit sehr eng gepackten V-förmigen Furchen. Jede der Furchen mißt beispielsweise ungefähr 1x1 um² entlang der Oberfläche, und der Abstand zwischen Mitten nächstbenachbarter Furchen beträgt ungefähr 3 um oder weniger. Diese Furchen sind durch bekannte photolithographische Maskierungs- und anisotrope naßchemische Ätztechniken für Silicium hergestellt, wie z.B. das Naßätzen mit KOH an der kristallographischen (100)-Ebene von Silicium, wobei jede der Seiten der sich ergebenden V- Furchen parallel zu den kristallographischen (111)- oder (1 1)-Ebenen ist. Nachfolgend wird die Siliciumdioxid- Schicht 15 (Fig. 3) thermisch auf der oberen Oberfläche des Siliciumwafers einschließlich auf den V-Furchen aufgewachsen.
  • Der Zusammenbau jedes Chips an den Träger -- d.h. das Kompressionsbonden der Chip-Pads an die Träger-Pads -- wird erreicht durch Reinigen und Ausrichten der Chip-Pads zu den jeweiligen entsprechenden Träger-Pads und Aufbringen eines mechanischen Drucks (Kompression) von ungefähr 20 bis 40 kg-Kraft/mm² an Pad-Fläche zum Chip und Träger bei Raumtemperatur (ohne angelegte Wärme) während eines Zeitintervalls von ungefähr 5 s, um die Bodenflächen sämtlicher Chip-Pads in dem Chip gleichzeitig gegen die oberen Oberflächen der jeweiligen Träger-Pads zu pressen. Da die Ausrichtung bei Raumtemperatur durchgeführt wird, ist es normalerweise ausreichend, lediglich zwei wechselseitig diagonal angeordnete Pads auszurichten, wobei alle anderen Pads automatisch ausgerichtet werden. Um die Chips zu reinigen, bevor diese an den Träger gebondet werden, um diese im speziellen vom Fotoresist zu reinigen, werden Standardtechniken eingesetzt.
  • Das sich ergebende Bonden der Chip-Pads an die Träger-Pads kann durch Aufbringen von Ultraschallwellen auf die Pads während des Kompressionsbondens oder durch Erhitzen der Pads mit einem nach jedem Bonden auf jeden Pad gerichteten Laserstrahl fester gemacht werden. Ein Kohlenstoffdioxid-Laser, der eine Wellenlänge von ungefähr 10 um hat (für welche der Siliciumträger transparent ist) ist zu diesem Zweck nützlich.
  • Ohne die Laserheizung oder die Ultraschallwellen ist das Bonden der Chips an die Träger dahingehend reversibel, daß einer oder mehrere ausgewählte Chips durch einfaches mechanisches Abziehen separat intakt gelöst und von dem Träger entfernt werden können, ohne diesen zu zerstören. Diese Entfernbarkeit kann in Fällen sehr vorteilhaft sein, in welchen einer oder mehrere der Chips aufhören, korrekt zu funktionieren, wobei die nicht korrekt funktionierenden Chips (der Chip) durch einfaches Abziehen der Chips (des Chips) vom Träger mit einer geeigneten Zugkraft von ungefähr 1 kg Kraft pro mm² an gesamter Pad- Fläche oder mehr vom Träger abgezogen werden kann, ohne den Träger zu schädigen, und Ersetzen der (des) derart abgelösten Chips durch korrekt funktionierende Chips, wiederum mittels kaltgeschweißten Kompressionsbondens von Chip- und Träger-Pads. Alternativ können manche oder alle funktionierenden Chips, die an einen vorgegebenen Träger gebondet sind, von diesem durch Ziehen gelöst werden und dann an einen anderen Träger mit einem anderen Verdrahtungsmuster gebondet werden, um manche oder alle der gleichen Chips in einer anderen elektrischen Chip-zu-Chip- Verbindungsanordnung zu verwenden.
  • Wie in Fig. 3 dargestellt, einem vergrößerten Ausschnitt von Fig. 2 nach dem Zusammenbau des Chips mittels des vorbeschriebenen mechanischen Drucks, wenn der Chip 101 gegen den Träger 10 gepreßt wird, wird das Gold der Anschlußfläche 24 gequetscht und reibt entlang geneigter Anteile der V-geformten Furchen (hier nachstehend als "V- Furchen" bezeichnet), wobei frische Goldoberflächen von sowohl dem Chip-Pad als auch dem Träger-Pad freigelegt werden, so daß das Ergebnis eine mechanisch zuverlässige, kaltgeschweißte Verbindung mittels Raumtemperatur-Bonden von Chip-Pads und Träger-Pads ist. Wie in Fig. 4 dargestellt, können Bodengoldflächen der Chip-Pads mit einer Strukturgröße von ungefähr 1 um texturiert sein, anstatt (oder zusätzlich zur) Texturierung der oberen Oberfläche der Träger-Pads. Eine derartige Textur der Goldoberflächen der Chip-Pads kann durch photolithographisches Maskieren und Ätzen des Goldes oder durch Elektroabscheidung von Gold auf Nickel -- ein Verfahren, das automatisch zu einer texturierten Goldoberfläche führt -- erreicht werden.
  • Die V-Furchen können, wie von oben zu sehen, ebenfalls die Form von verschachtelten L's anstelle von Quadraten, wie in Fig. 5 dargestellt, annehmen, wobei jede L-förmige Furche 44 Seiten hat, die abwärts zum Boden 45 der Furche geneigt sind. Die Breite der beiden langgestreckten Maskenöffnungen, die jede L-förmige Furche definieren, beträgt typischerweise ungefähr 1 um, und der Abstand zwischen nächstbenachbarten L's ist typischerweise ungefähr 2 um, wobei die L's in ungefähr 3 um-Zentren liegen.
  • Spezieller ist in der Ausführung von Fig. 1 jede der Verbindungsleitungen 23 und 33 typischerweise aus einer einzelnen Schicht aus Aluminium mit einer Dicke von ungefähr 1/2 bis zu 1 um und einer Breite von ungefähr 2 um oder weniger hergestellt, oder kann in der Form einer geschichteten Struktur von Aluminium-Titan-Platin-Gold oder Aluminium-Titan-Platin-Gold-Zinn-Gold in ähnlicher Weise mit einer Gesamtdicke von ungefähr 0,10 um und einer Breite von ungefähr 1 um oder weniger herstellt sein, wobei das Titan eine Dicke von ungefähr 0,05 um hat. Die Dicke jeder Chip- Anschlußfläche 24 und 34 ist typischerweise 3 um von Gold oder mehr, und deren Breitenabmessungen betragen typischerweise 10 x 10 um². Es ist festzuhalten, daß selbstverständlich die Chip- (und somit Träger-) Anschlußflächenformen aus vertikaler Richtung gesehen willkürlich sein können: Quadrate, Rechtecke, Kreise usw. Die Metallisierung jeder Trägeranschlußfläche ist typischerweise eine Goldschicht mit einer Dicke von ungefähr 0,3 um auf einer Schicht aus Titan mit einer Dicke von ungefähr 0,05 um, wobei das Titan die Adhäsion des Goldes an der darunterliegenden Siliciumdioxidschicht 15 sicherstellt. Die Verdrahtung 13 an dem Träger 10 wird typischerweise aus demselben Material und Dicke wie diejenige der Verbindungsleitung 23 und 33 hergestellt, jedoch hat die Verdrahtung 13 überall (einschließlich der Bereiche der Trägeranschlußflächen 12 und 14) eine Breite von ungefähr 10 um oder geringfügig mehr, d.h. im wesentlichen die gleiche Breite wie diejenige der Chipanschlußflächen mit der Ausnahme von vielleicht einem zusätzlichen, relativ kleinen Sicherheitsrand in der Breite der Trägeranschlußfläche.
  • Der Abstand zwischen nächstbenachbarten Chipanschlußflächen beträgt ungefähr 10 um. Der Abstand zwischen Mitten nächstbenachbarter Chipanschlußflächen ist somit bis zu ungefähr 20 um gering oder geringer. Auf diese Weise kann ein Chip mit einer Größe von 1 x 1 cm -- einem Umfang von 4 cm -- bis zu 2000 Anschlußflächen oder mehr haben, d.h. eine Anschlußflächentiefe entlang des gesamten Umfangs des Chips, und kann viel mehr Anschlußflächen haben, falls Anschlußflächen an inneren Anteilen des Chips zusätzlich zu demjenigen am Umfang hergestellt werden. Auf diese Weise in inneren Abschnitten angeordnete Anschlußflächen haben Vorteile dahingehend, daß thermische Leitfähigkeit und somit Wärmeabführung vom Chip zum Träger in Betrag und Gleichförmigkeit verbessert sind und daß die parasitären Größen, die zu langen, leitfähigen Strecken auf dem Chip vom Inneren zum Unfang gesenkt werden können. Darüber hinaus können im Hinblick auf die große Anzahl von Anschlußflächen entweder nicht-elektrisch-funktionale ("Dummy") Anschlußflächen oder redundante, elektrisch funktionale Anschlußflächen verwendet werden für die verbesserte Festigkeit der Befestigung, erhöhte elektrische Zuverlässigkeit und verbesserte Wärmeabführung.
  • Es ist festzuhalten, daß die Verbindungsverdrahtung an dem Träger in dessen Bereichen, die unter den Chips liegen, jedoch von Anschlußflächen entfernt sind, sowie zwischen den Chips, mit Gold oder anderen Metallen -- wie Aluminium -- herstellbar ist. Die Verdrahtung an den Träger kann an einer oder mehreren Ebenen ("Metallisierungsniveaus", "Metallization Levels"), die voneinander durch isolierende Schichten, beispielsweise aus Siliciumdioxid oder phosphordotiertem Glas, wie auf diesem Gebiet bekannt, isoliert sind, hergestellt werden kann.
  • Der (nicht dargestellte) Rückseitenkontakt des Chips zum Träger kann mittels eines feinen Golddrahtes hergestellt werden, der nach dem Zusammenbau des Chipträgers mittels Silberkleber sowohl an die Rückseite des Chips als auch an einem passenden, typischerweise glatten Pad des Trägers gebondet wird.
  • Falls es erwünscht ist, die mechanische Compliance (Reziprokwerte der Steifigkeit) der sich ergebenden Anordnung in Antwort auf mechanisch oder thermisch aufgebrachte Spannungen zu erhöhen, ist dann gemäß einer anderen Ausführungsform der Erfindung ein Anteil jeder Chipanschlußfläche von der Bodenoberfläche des Chips durch eine angeordnete Schicht eines isolierenden Materials (Fig. 6) mit einer Dicke, die ungefähr die gleiche wie diejenige der Chipanschlußfläche (Chip-Pad) ist, separiert, und lediglich der Anteil der Oberfläche jedes Träger-Pads, unter dem die Schicht von isolierendem Material liegt, muß texturiert sein, während der verbleibende Anteil, der unter dem Chip-Pad liegt, in vertikaler Richtung eingesenkt (mit Ausnehmung versehen) ist und glatt ausgebildet ist. Das isolierende Material ist so ausgewählt, daß dies im Hinblick auf die Chipanschlußfläche relativ geringe oder keine adhäsive Neigung hat. Somit ist in den Fig. 6 und 7 eine weitere spezielle Ausführungsform dargestellt, in welchen die gleichen Bezugszeichen für Elemente verwendet werden, die denjenigen in den Fig. 1 bis 3 dargestellten entsprechen. Diese Ausführungsform (Fig. 6 und 7) trennt eine isolierende Abstandsschicht 25, die Bodenoberfläche des Chips 101 von einem linkerhand gelegenen Anteil des Chip- Pads 24. Typischerweise ist diese Schicht 25 hart ausgeheizter Fotoresist oder Siliciumnitrid, 3 um dick, an welchen das Anhaften des Goldes der Chipanschlußfläche minimal oder gleich Null ist. Ein Anteil 30 der oberen Oberfläche des Siliciumträgers 10, der unter dem linken Anteil der Abstandsschicht 25 liegt, ist glatt und vertikal nahe der ursprünglichen oberen Oberfläche des Siliciums zu einer Tiefe zurückgesetzt, die dem Boden der V-Furchen entspricht. Vertikales Einsenken des Anteils 30 kann durch photolithographisches Maskieren und Ätzen gleichzeitig mit der photolithographischen Maskierung und dem Ätzen der V- Furchen erfolgen.
  • Begonnen wird mit der in Fig. 6 dargestellten Situation, mechanischer Druck wird aufgebracht, gefolgt von einem geringfügigen mechanischen Ziehen, das ausreichend ist, einen vertikalen Abstand y (Fig. 7) zwischen der oberen linken Oberfläche der Chipanschlußfläche 24 und der unteren linken Oberfläche der Abstandsschicht 25 zu erzeugen, und das ausreicht, um vertikale Beabstandung zwischen der Chipanschlußfläche 24 und dem abgesunkenen Oberflächenanteil 30 zu erzeugen. Typischerweise beträgt dieser Abstand ungefähr 2 um. Vor der elektrischen Verwendung der Schaltungen des Chips 101 kann die Schicht 25 beispielsweise durch eine Sauerstoffplasmabehandlung des Fotoresistmaterials (jedoch nicht bei Siliciumnitrid) entfernt werden, um höhere Compliance zu erhalten -- d.h. größere Abdrängung oder Abweichungen beim Biegen der Bodenoberfläche des Chips. Diese Anordnung (Fig. 7) hat den zusätzlichen Vorteil relativer Freiheit von Verspannungen, die durch ungleiche thermische Ausdehnung des Chips 101 und des Trägers 10 in seitlicher Richtung aufgrund ungleicher Temperaturänderungen induziert werden. Somit verspricht diese Struktur, derartigen Verspannungen zu widerstehen, falls diese während des Betriebs auftreten, die Ausfälle der in den Fig. 1 bis 3 gezeigten Ausführungsformen verursachen könnten. Für höhere mechanische Festigkeit kann mit Gold plattiertes Nickel als Material für die Chipanschlußfläche 24 verwendet werden.
  • Fig. 8 zeigt eine weitere Ausführungsform, in welcher manche oder einige der Chip-zu-Chip-Verbindungen durch eine getrennte Chip-zu-Chip- Verbindungsverdrahtungsplatte 201 erreicht wird. Die Platte bzw. Platine 201 ist an dem Träger 10 mittels der Verbindungsplatinenanschlußflächen 64 und 74 und typischerweise viele andere (nicht dargestellte) befestigt, die an Trägeranschlußflächen 44 und 54 und typischerweise an viele andere (nicht dargestellte) gebondet sind. Das Bonden wird auf die gleiche Weise erreicht, wie beispielsweise die Befestigung des Chips 101 an den Träger 10, mittels der Chipanschlußfläche 24 an die Trägeranschlußfläche 14 gebondet wird. Auf diese Weise werden die Verbindungsverdrahtungsanteile 13, die von den Chips 101 und 102 stammen, miteinander verbunden -- und somit Anschlußflächen 24 und 34 miteinander verbunden -- durch Anschlußflächen 64 und 174 der Verbindungsplatine 201 plus den Verbindungsleitungen 63, 73 und vielleicht andere (nicht dargestellte) an der Platine 201.
  • Die Verbindungsplatine 202 kann in einfacher Weise die Form eines IC-Chips ohne Transistoren annehmen, die jedoch lediglich Verdrahtungen (typischerweise mehrlagige) hat, die zur elektrischen Verbindung der verschiedenen Verbindungsplatinenanschlußflächen dienen. Jede der platinenanschlußflächen ist auf die gleiche Weise wie eine IC-Chipanschlußfläche aufgebaut. Darüber hinaus kann die elektrische Chip-zu-Chip-Verbindung durch mechanisches Abziehen und Entfernen der Platte 201 und Ersetzen dieser durch eine andere Platte mit einem anderen Muster von Verbindungsleitungen modifiziert werden. Es können ebenfalls Ausfälle an der Chip-zu-Chip-Verbindungsplatine durch ähnliches Entfernen der ausgefallenen Verbindungsplatine, gefolgt durch deren Ersatz durch eine andere betriebsfähige Platine repariert werden.
  • Obwohl die Erfindung unter Bezugnahme auf spezielle Ausführungsformen detailliert beschreiben wurde, können verschiedene Abwandlungen vorgenommen werden, ohne vom Umfang der Erfindung abzuweichen. Beispielsweise können Ätzgruben, die anders als V-Furchen im Silicium sind, zum Texturieren der Oberfläche der Trägeranschlußflächen verwendet werden. In Silicium können beispielsweise Ätzgruben mit kristallographischen (111)-Seiten an (110) - orientierten Siliciumwaferoberflächen hergestellt werden mit vertikalen Seitenwänden anstelle der V-Furchen. Anstelle derartiger Ätzgruben oder V-Furchen, die L-förmig sind, oder quadratisch geformt bei Aufsicht von oben, andere Formen, wie z.B. langgestreckte Gräben-V-Furchen, in den Siliciumträger unter Verwendung entsprechend geformter Maskierung für das Ätzen geätzt werden. Die Oberfläche des Goldes könnte selbst direkt texturiert werden (ohne zuerst das darunter liegende Silicium zu texturieren) mittels photolithographischem Ätzen der oberen Oberfläche der Goldträgeranschlußflächen anstelle des darunterliegenden Siliciums, oder durch Elektroabscheidung des Goldes an Nickel. Darüber hinaus hat goldplattiertes Nickel mechanisch stärkere, höhere Bruchfestigkeit als reines Gold. Diese höhere Bruchfestigkeit ist besonders in der Ausführungsform der Fig. 6 und 7 erwünscht, in welchen in Antwort auf das mechanische Ziehen, bevor der gebondete Anteil sich ablösen kann, wie es erwünscht ist, eine unerwünschte Neigung des Mittenbereichs der Chipanschlußfläche besteht, sich abzulösen oder zu brechen und somit die Wiederverwendung des Chips an einem anderen Träger verhindert. Anstelle der Furchen kann die Texturierung einer Oberfläche durch Ausbilden einer Vielzahl von Säulen (Spalten), Pyramiden oder anderen Vorsprüngen an der Oberfläche erhalten werden.
  • Das Texturieren einer Oberfläche kann ebenfalls von anisotropem Ätzen der gesamten Oberfläche auf eine vorbestimmte Tiefe begleitet werden mit der Ausnahme der Oberteile der Furchen, die gegen das Ätzen maskiert sind. Alternativ kann das Texturieren durch selektives Abscheiden von Metall lediglich in den Bereichen der Anschlußflächen, gefolgt von der Ausbildung von Furchen in der abgeschiedenen Metallschicht erreicht werden. Ein einzelner Chip kann auf einfache Weise zum Zwecke des mechanischen und elektrischen, stabilen, äußeren Zugriffs anstelle von mehr als einem Chip an dem Träger befestigt werden.
  • Anstelle von Silicium können andere Materialien für den Träger verwendet werden, wie beispielsweise Glas oder Keramik, und die Chips selbst können kristallines Galliumarsenid anstelle von Silicium sein.
  • Darüber hinaus kann das Schweißverfahren dieser Erfindung bei Temperaturen oberhalb oder unterhalb von Raumtemperatur durchgeführt werden -- wobei die erstgenannte (jedoch nicht oberhalb 300ºC) dem Zwecke stärkeren Bondens dient, falls erwünscht, die letztgenannte dem Schutz der integrierten Schaltung dadurch dient, daß die Temperatur recht niedrig gehalten wird, selbst in Anwesenheit unerwünschter Wärmemengen (falls vorhanden), die durch das Verschieben der Chipanschlußflächen entlang der texturierten Trägeranschlußflächen erzeugt wird. Das Schweißen könnte ebenfalls in einer Umgebung mit einem ausgewählten Gas oder einer Flüssigkeit (wie z.B. für das Verflüssigen (Fluxing)) durchgeführt werden.
  • Letztlich könnte das Schweißen durch den Schritt des Vorreinigens der Oberfläche aller Anschlußflächen durch Einwirkenlassen von kurzem ultraviolettem Licht, das Ozon erzeugt, erreicht werden, d.h. durch Licht einer Wellenlänge mit ungefähr 250 nm, gefolgt von dem Schritt des Kompressionsbondens (Kaltschweißens) durchgeführt werden, wobei einer oder beide Schritte in einer Vakuumkammer durchgeführt werden.

Claims (14)

1. Kombination eines integrierten Halbleiterschaltungschips (101) mit einer integrierten Schaltung, die mit einer Vielzahl metallischer Chipanschlußflächen (24) verbunden ist, welche an eine Hauptoberfläche des Chips angeordnet sind, gekennzeichnet durch einen Träger (10), an welchem metallische Verbindungsverdrahtungen (13) angeordnet sind, welche metallische Trägeranschlußflächen (14) haben, die an die Chipanschlußflächen gebondet sind, wobei entweder die Trägeranschlußflächen oder die Chipanschlußflächen, jedoch nicht die Chipanschlußflächen und die Trägeranschlußflächen, wobei wenigstens einer deren Abschnitte vor dem Bonden mit Einsenkungen texturiert sind, wobei die Einsenkungen Tiefen in der Größenordnung eines Mikrometers oder weniger haben.
2. Kombination nach Anspruch 1, ferner dadurch gekennzeichnet, daß eine Druckkraft von wenigstens 1 kg/mm² benötigt wird, um die Chipanschlußflächen von den Trägeranschlußflächen wegzuziehen.
3. Kombination nach Anspruch 1, ferner dadurch gekennzeichnet, daß eine Oberfläche jeder Chipanschlußfläche im wesentlichen aus Gold besteht.
4. Kombination nach Anspruch 1, ferner gekennzeichnet dadurch, daß Bereiche der Trägeranschlußflächen, die an die Chipanschlußflächen gebondet sind, im wesentlichen Gold enthalten, und wobei die Chipanschlußflächen mechanisch zerstörungsfrei von den Trägeranschlußflächen durch mechanisches Abziehen entfernbar sind.
5. Kombination nach Anspruch 4, ferner dadurch gekennzeichnet, daß die Oberfläche jeder Chipanschlußfläche im wesentlichen aus Gold ist.
6. Kombination nach Anspruch 1, 2, 3, 4 oder 5, ferner dadurch gekennzeichnet, daß die Einsenkungen Breiten haben, gemessen an den Böden der Einsenkungen, von ungefähr 1 um oder weniger.
7. Kombination nach Anspruch 6, ferner dadurch gekennzeichnet, daß jede Chipanschlußfläche einen Abschnitt (24) hat, der von der Hauptoberfläche des Chips durch einen Abschnitt einer lokalisierten Schicht (25) aus einem isolierenden Material getrennt ist, und in welcher jede Trägeranschlußfläche einen Abschnitt (30) hat, der unter einem komplementären Abschnitt der Schicht aus isolierendem Material liegt, der in vertikaler Richtung eingesenkt und glatt ist, wobei das isolierende Material relativ geringe oder keine anhaftende Neigung im Hinblick auf die Chipanschlußfläche hat.
8. Kombination nach Anspruch 7, ferner dadurch gekennzeichnet, daß die Trägeranschlußflächen einen Siliciumwafer umfassen.
9. Kombination nach Anspruch 8, ferner dadurch gekennzeichnet, daß der Siliciumwafer eine Vielzahl von V-Furchen an jedem seiner derartigen Abschnitte hat, die unter den Trägeranschlußflächen liegen.
10. Verfahren zum Bonden integrierter Schaltungschips (101), die jeder eine Vielzahl Chipanschlußflächen (24) haben, die jeweils getrennt sind in Bezug auf einen Träger (10) mit Anschlußflächen (14), die jeweils den Chipanschlußflächen entsprechen, gekennzeichnet durch die Schritte des
a) Texturierens der Trägeranschlußflächen oder der Chipanschlußflächen, jedoch nicht beider, mit Einsenkungen mit Tiefen in der Größenordnung von 1 um oder geringer,
b) Drücken der Chipanschlußflächen gegen die entsprechenden Trägeranschlußflächen mit einem vorbestimmten Druck während einer vorbestimmten Zeitdauer in einer Umgebung mit einer vorbestimmten Temperatur, wobei die Chipanschlußflächen an die Trägeranschlußflächen gebondet werden.
11. Verfahren nach Anspruch 10, in welchem die vorbestimmte Temperatur im wesentlichen Raumtemperatur ist und in welchem kein Material zwischen die Chipanschlußflächen und die Trägeranschlußflächen zwischengelegt ist.
12. Verfahren nach Anspruch 10, in welchem Bereiche der Trägeranschlußflächen, die an Bereiche der Chipanschlußflächen zu bonden sind, im wesentlichen mit Gold beschichtet sind, und wobei kein Material zwischen die Chipanschlußflächen und die Trägeranschlußflächen zwischengelegt ist.
13. Verfahren nach Anspruch 12, in welchem die Texturierung der Trägeranschlußflächen den Schritt des Texturierens einer Hauptoberfläche des Trägers an dessen Bereichen, an welchen Trägeranschlußflächen anzuordnen sind, umfaßt, und in welchem die Trägeranschlußflächen danach an der Hauptoberfläche des Trägers abgeschieden werden, wobei die Bereiche der Trägeranschlußflächen, die an Chipanschlußflächen zu bonden sind, ebenfalls texturiert sind.
14. Verfahren nach Anspruch 12 und 13, in welchen die Bereiche der Chipanschlußfläche im wesentlichen Gold sind.
DE68918775T 1988-07-21 1989-07-13 Chip-auf-Chip-Verbindungsschema für integrierte Halbleiterschaltungen. Expired - Fee Related DE68918775T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/222,465 US4937653A (en) 1988-07-21 1988-07-21 Semiconductor integrated circuit chip-to-chip interconnection scheme

Publications (2)

Publication Number Publication Date
DE68918775D1 DE68918775D1 (de) 1994-11-17
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