DE102012106431B4

DE102012106431B4 - Elektronisches Bauteil und Verfahren zu seiner Herstellung

Info

Publication number: DE102012106431B4
Application number: DE102012106431.8A
Authority: DE
Inventors: Joachim Mahler; Manfred Mengel; Khalil Hosseini; Klaus Schmidt; Franz-Peter Kalz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2011-07-19
Filing date: 2012-07-17
Publication date: 2019-08-22
Anticipated expiration: 2032-07-18
Also published as: CN102891127B; CN102891127A; US8947886B2; US9559078B2; US20130021766A1; US20150111343A1; DE102012106431A1

Abstract

Elektronisches Bauteil, Folgendes aufweisend:einen elektrisch leitenden Träger, der eine erste Trägeroberfläche aufweist;einen Halbleiterchip, der eine erste Chipoberfläche aufweist, wobei die erste Trägeroberfläche und/oder die erste Chipoberfläche eine Oberflächenrauheit mit einer mittleren Tiefe von Vertiefungen größer 3 µm aufweisen, und wobei der Halbleiterchip an dem Träger mit der ersten Chipoberfläche zu der ersten Trägeroberfläche gerichtet befestigt ist, wobei die Oberflächenrauheit einen Zwischenraum zwischen der ersten Chipoberfläche und der ersten Trägeroberfläche bereitstellt, undeine erste galvanisch abgelagerte metallische Schicht, die sich in dem Zwischenraum befindet.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft ein elektronisches Bauteil und ein Verfahren zum Herstellen eines elektronischen Bauteils.
ALLGEMEINER STAND DER TECHNIK
Wenn Halbleiterchips auf elektrisch leitende Träger montiert werden, können zum Beispiel Leadframe-Probleme aufgrund unterschiedlicher Wärmedehnungskoeffizienten des Halbleitermaterials und des Trägermaterials auftreten. Insbesondere, wenn während des Montageprozesses des Halbleiterchips auf den Träger eine bestimmte erhöhte Temperatur an die Baugruppe angelegt wird, zum Beispiel bei einem Lötprozess (T = 380 °C) oder bei einem Klebeprozess (T = 200 °C), können sehr hohe thermo-mechanische Belastungen aufgrund unterschiedlicher Wärmedehnungskoeffizienten auftreten. In dem Fall gedünnter Halbleiterchips können diese Belastungsreaktionen sogar zu makroskopischen Schäden des Halbleiterchips, wie zum Beispiel zur Bildung von Rissen und Sprüngen, führen. In anderen Fällen kann die Belastung zu einer starken Verformung des Halbleitersubstrats führen, so dass die darauf folgenden Prozessschritte nicht mehr möglich sind, wie zum Beispiel Laser-Thrilling, Laminierung, Drahtbonden usw. Im Allgemeinen wirkt sich die in dem Halbleiterchip erzeugte Belastung schwerwiegend auf die Zuverlässigkeit der darauf folgenden Prozessschritte aus.
US 7 626 262 B2 zeigt eine Verbindungsanordnung zwischen einem Halbleiterchip und einem elektrisch leitfähigen Substrat, wobei die Verbindungsanordnung eine in einer Aussparung zwischen einer Oberfläche des Halbleiterchips und einer Oberfläche des leitfähigen Substrats aufgeberachte galvanische Schicht umfasst.
US 2008/0303176 A1 beschreibt die Befestigung von Halbleiterchips an Leiterrahmen mittels auf Waferebene abgeschiedenen oder aufgebrachten gemusterten leitfähigen Schichten.
DE 10 2005 004 365 A1 offenbart die Herstellung vertikaler Leiterstrukturen an nicht ebenen Oberflächen mittels galvanischer Abscheidung von metallischen Schichten.
Figurenliste
Die anhängigen Zeichnungen sollen ein besseres Verstehen der Ausführungsformen vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen gemeinsam mit der Beschreibung dem Erklären der Prinzipien der Ausführungsformen. Weitere Ausführungsformen und viele der beabsichtigten Vorteile der Ausführungsformen sind klar erkenntlich, während sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabgerecht. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.

1 zeigt eine schematische Querschnittseitenansichtsdarstellung eines elektronischen Bauteils gemäß einer Ausführungsform;
2A, 2B zeigen eine schematische Draufsichtdarstellung (2A) sowie eine schematische Querschnittseitenansichts-Darstellung entlang einer Linie B-B (2B) eines elektronischen Bauteils gemäß einer Ausführungsform;
3 zeigt eine schematische Querschnittseitenansichtsdarstellung eines elektronischen Bauteils gemäß einer Ausführungsform;
4 zeigt eine schematische Querschnittseitenansichtsdarstellung eines elektronischen Bauteils gemäß einer Ausführungsform;
5 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines elektronischen Bauteils gemäß einer Ausführungsform;
6 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines elektronischen Bauteils gemäß einer Ausführungsform; und
7A - 7F zeigen schematische Draufsichten von Zwischenprodukten, um ein Verfahren zum Herstellen eines elektronischen Bauteils gemäß einer Ausführungsform zu veranschaulichen.

AUSFÜHRLICHE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
Die Aspekte und Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Bezugszeichen allgemein verwendet werden, um im gesamten Text gleiche Elemente zu bezeichnen. In der folgenden Beschreibung werden zum Zweck der Erklärung zahlreiche spezifische Details dargelegt, um ein gründliches Verstehen eines oder mehrerer Aspekte der Ausführungsformen zu vermitteln. Es kann für den Fachmann jedoch offensichtlich sein, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad an spezifischen Details umgesetzt werden können. In anderen Fällen sind bekannte Strukturen und Elemente schematisch dargestellt, um das Beschreiben eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern. Man muss verstehen, dass andere Ausführungsformen verwendet und Struktur- oder logische Änderungen vorgenommen werden können, ohne den Geltungsbereich der vorliegenden Erfindung zu verlassen. Ferner ist zu beachten, dass die Zeichnungen nicht maßstabgerecht oder nicht unbedingt maßstabgerecht sind.
Außerdem und obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform nur für eine mehrerer Umsetzungen offenbart wird, kann ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Umsetzungen nach Wunsch und vorteilhafterweise für eine bestimmte oder besondere Anwendung kombiniert werden. Ferner und insofern als die Begriffe „umfassen“, „haben“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sind diese Begriffe als einschließlich zu verstehen, ähnlich wie der Begriff „aufweisen“. Die Begriffe „gekoppelt“ und „verbunden“ können mit anderen Ableitungen verwendet werden. Man muss verstehen, dass diese Begriffe verwendet werden können, um anzugeben, dass zwei Elemente zusammenwirken oder miteinander in Wechselwirkung sind, ungeachtet dessen, ob sie in direktem physikalischen oder elektrischen Kontakt sind oder ob sie nicht miteinander in direktem Kontakt sind. Ferner bedeutet der Begriff „beispielhaft“ nur ein Beispiel und nicht am besten oder optimal.
Die Ausführungsformen eines elektronischen Bauteils und eines Verfahrens zum Herstellen eines elektronischen Bauteils können unterschiedliche Typen von Halbleiterchips oder Schaltungen verwenden, die in die Halbleiterchips eingebaut sind, darunter Logikschaltungen, analoge integrierte Schaltungen, mischsignalintegrierte Schaltungen, Sensorschaltungen, MEMS (Micro-Electro-Mechanical-Systems), integrierte Leistungsschaltungen, Chips mit integrierten Passives usw. Die Ausführungsformen können auch Halbleiterchips verwenden, die MOS-Transistorstrukturen oder vertikale Transistorstrukturen aufweisen, wie zum Beispiel IGBT(Insulated Gate Bipolar Transistor)-Strukturen oder, im Allgemeinen, Transistorstrukturen, in welchen mindestens ein elektrisches Kontaktpad auf einer ersten Hauptseite des Halbleiterchips angeordnet ist, und mindestens ein weiteres elektrisches Kontaktpad auf einer zweiten Hauptseite des Halbleiterchips der ersten Hauptseite des Halbleiterchips gegenüberliegend angeordnet ist.
Bei mehreren Ausführungsformen werden Schichten oder Schichtstapel aneinander angebracht oder Materialien werden angebracht oder auf Schichten aufgetragen. Es ist darauf hinzuweisen, dass irgendwelche solche Begriffe wie „angebracht“ oder „aufgetragen“ das buchstäbliche Abdecken aller Arten und Techniken des Aufbringens von Schichten aufeinander bedeutet. Insbesondere bedeuten sie Abdeckungstechniken, bei welchen Schichten auf einmal als ein Ganzes angebracht werden, zum Beispiel Laminiertechniken, sowie Techniken, bei welchen Schichten in einer Abfolge aufgebracht werden, wie zum Beispiel Sputtern, Überzug, Formen, CVD usw.
Die Halbleiterchips können Kontaktelemente oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen aufweisen, wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiterchips dienen. Die Kontaktelemente haben jede beliebige gewünschte Form oder Gestalt. Sie können zum Beispiel die Form von Anschlussflächen haben, das heißt flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiter-Package. Die Kontaktelemente oder Kontaktpads können aus einem beliebigen elektrisch leitenden Material hergestellt werden, wie zum Beispiel aus einem Metall, wie zum Beispiel Aluminium, Gold oder Kupfer, oder aus einer Metalllegierung oder aus einem elektrisch leitenden organischen Material oder aus einem elektrisch leitenden Halbleitermaterial.
In den Ansprüchen und in der folgenden Beschreibung sind unterschiedliche Ausführungsformen eines Verfahrens zum Herstellen eines elektronischen Bauteils als eine bestimmte Abfolge von Prozessen oder Maßnahmen beschrieben, insbesondere in den Flussdiagrammen. Zu bemerken ist, dass die Ausführungsformen nicht auf die spezifische beschriebene Abfolge zu beschränken sind. Spezielle oder alle der verschiedenen Prozesse oder Maßnahmen können auch gleichzeitig oder in irgendeiner anderen nützlichen und geeigneten Abfolge ausgeführt werden.
Die verschiedenen Ausführungsformen, die unten gezeigt und beschrieben sind, sind durch die folgenden Hauptvorteile gekennzeichnet:

- minimale Die-Attach-Schichtdicke „0“, was bedeutet, dass keine Klebeschicht verwendet werden muss, damit eine Die-Attach-Schichtdicke so gut wie Null ist;
- minimale thermo-mechanische Belastung zwischen Chip und Leadframe oder Träger;
- minimales Biegen des Trägers oder des Leadframe nach dem Die-Attach;
- Vermeiden jedes weiteren zusätzlichen Die-Attach-Prozesses durch Haften oder Löten;
- paralleles Chip-Bonden und Herstellen einer Schicht auf der Oberfläche des Trägers oder Leadframe und
- verbesserte thermische und elektrische Verbindung zwischen Chip und Träger.

Unter Bezugnahme auf 1 ist eine schematische Querschnittseitenansichtsdarstellung eines elektronischen Bauteils nach einer Ausführungsform gezeigt. Das elektronische Bauteil 10 der 1 umfasst einen elektrisch leitenden Träger 2, der eine Trägeroberfläche 2A und einen Halbleiterchip 1 mit einer Chipoberfläche 1A aufweist. Der Halbleiterchip 1 ist an dem elektrisch leitenden Träger 2 mit der Chipoberfläche 1A, die zu der Trägerfläche 2A zeigt, derart befestigt, dass eine Spalte, Lücke oder ein Zwischenraum zwischen der Chipoberfläche 1A und der Trägeroberfläche 2A aufgrund der nicht ebenen Struktur der Trägeroberfläche 2A und/oder der Chipoberfläche 1A bereitgestellt wird. Das elektronische Bauteil 10 weist ferner eine erste galvanisch abgelagerte metallische Schicht 3 auf, die sich in der Lücke befindet.
Die erste galvanisch abgelagerte metallische Schicht 3 kann sich direkt zwischen der Chipoberfläche 1A und der Trägeroberfläche 2A erstrecken und elektrisch leitend sein. Ferner kann die erste galvanisch abgelagerte metallische Schicht 3 strukturmäßig durch eine charakteristische Mikrostruktur identifiziert werden, deren Wachstumsmechanismus und Richtung identifiziert werden können, sowie durch ihre Textur und kristallografische Perfektion. Die erste galvanisch abgelagerte metallische Schicht 3 kann daher von einer metallischen Schicht unterschieden werden, die durch andere Beschichtungsverfahren ausgebildet werden kann, wie zum Beispiel Sputtern oder thermisches Verdampfen oder chemische Gasphasenabscheidung und aus metallischen Schichten, die durch ein Metallblatt bereitgestellt werden, das typisch durch Walzen hergestellt wird. Die erste galvanisch abgelagerte Schicht 3 kann auch von einer metallischen Schicht, die aus einem Weichlot oder Diffusionslötmetall ausgebildet wird, strukturmäßig unterschieden werden. Die galvanisch abgelagerte metallische Schicht 3 kann zinnfrei und frei von Weichlot und Diffusionslötmetall sein. Die Verbindungsstruktur der galvanisch abgelagerten metallischen Schicht kann ebenfalls zinnfrei und frei von Weichlot und Diffusionslötmetall sein.
Die erste galvanisch abgelagerte metallische Schicht 3 kann in der Spalte zwischen der Chipoberfläche 1A und der Trägeroberfläche 2A positioniert sein und sich direkt von der Chipoberfläche 1A zu der Trägeroberfläche 2A erstrecken. Die Schnittstelle zwischen der ersten galvanisch abgelagerten metallischen Schicht 3 und der Chipoberfläche 1A und der Trägeroberfläche 2A enthält vorzugsweise keine weiteren Klebstoffe, Materialien, die auf Lot basieren, darunter Weichlot, sowie die intermetallischen Phasen, die während eines Diffusionslötmetallprozesses gebildet werden. Die Struktur dieser Schnittstelle erlaubt es auch, die erste galvanisch abgelagerte metallische Schicht 3 von den anderen elektrisch leitenden Verbindungsstrukturen zu unterscheiden, wie zum Beispiel ein Diffusionslötbond, der ebenfalls durch galvanische Abscheidung aufgebracht werden kann, der anschließend aber einer weiteren Wärmebehandlung unterzogen wird, um die Bindung zu schaffen. Die Schnittstellen zwischen der ersten galvanisch abgelagerten metallischen Schicht 3 und der Chipoberfläche 1A und der Trägeroberfläche 2A des elektronischen Bauteils 10 können frei von intermetallischen Phasen sein, die durch eine Reaktion zwischen der ersten galvanisch abgelagerten metallischen Schicht 3 und dem Material der anliegenden Oberflächen verursacht werden.
Gemäß einer Ausführungsform des elektronischen Bauteils 10 der 1 kann die erste galvanisch abgelagerte metallische Schicht 3 ein Metall oder eine Legierung aufweisen und kann im Wesentlichen aus Silber, Kupfer, Nickel, einer auf Silber basierenden Legierung, einer auf Kupfer basierenden Legierung und einer auf Nickel basierenden Legierung beruhen, wie zum Beispiel eine Legierung auf Silber-Nickel-Basis.
Gemäß einer Ausführungsform des elektronischen Bauteils 10 der 1 ist die nicht ebene Struktur auf eine Oberflächenrauheit der Chipoberfläche 1A und/oder der Trägeroberfläche 2A zurückzuführen. Wie in 1 veranschaulicht, kann die Oberflächenrauheit eine natürliche Oberflächenrauheit zum Beispiel der Trägeroberfläche 2A, des elektrisch leitenden Trägers 2, wie sie nach der Herstellung des elektrisch leitenden Trägers 2 erzielt wird, sein. Gemäß einer Ausführungsform ist die nicht ebene Struktur auf eine Oberflächenrauheit der Trägeroberfläche 2A zurückzuführen, wobei die Oberflächenrauheit durch eine mittlere Tiefe von Vertiefungen größer als 3 µm gekennzeichnet sein kann.
Gemäß einer Ausführungsform des elektronischen Bauteils 10 der 1 ist die nicht ebene Struktur auf eine künstliche Oberflächenbehandlung der Chipoberfläche 1A und/oder der Trägeroberfläche 2A zurückzuführen. Gemäß einer Ausführungsform ist die künstliche Oberflächenbehandlung derart, dass eine mittlere Tiefe von künstlich erzeugten Vertiefungen in einem Bereich von 1 µm bis 100 µm liegen kann. Die künstliche Oberflächenbehandlung kann zum Beispiel ein künstliches Aufrauen der Oberfläche sein, wie zum Beispiel Kratzen der Trägeroberfläche 2A. Ein derartiges künstliches Aufrauen kann derart ausgeführt werden, dass eine Vielzahl regelmäßig beabstandeter oder unregelmäßig beabstandeter Kehlen in der Trägeroberfläche 2A erzeugt wird. Das künstliche Aufrauen kann auch so ausgeführt werden, dass eine regelmäßige oder unregelmäßige Oberflächenstruktur mit gleich oder unterschiedlich beabstandeten Vertiefungen willkürlicher Form und Gestalt erzeugt wird. Die künstliche Oberflächenbehandlung kann zum Beispiel durch regelmäßiges und gleichmäßig beabstandetes Ätzen von Vertiefungen in die Chipoberfläche 1A und/oder die Trägeroberfläche 2A ausgeführt werden. Insbesondere kann ein vorbestimmtes Muster, wie zum Beispiel ein Schachbrettmuster von Vertiefungen und Erhöhungen, in der Chipoberfläche 1A ausgeführt werden. Eine andere Möglichkeit für eine künstliche Oberflächenbehandlung ist das Aufbringen einer regelmäßigen oder unregelmäßigen Anordnung von Erhöhungen, wie zum Beispiel Würfel, Sphären oder Pyramiden auf der Trägeroberfläche 2A. Derartige Erhöhungen können einen durchschnittlichen Durchmesser in einem Bereich von 1 µm bis 100 µm haben.
Gemäß einer Ausführungsform des elektronischen Bauteils 10 der 1 weist der elektrisch leitende Träger 2 einen Leadframe auf oder besteht aus diesem.
Gemäß einer Ausführungsform des elektronischen Bauteils 10 der 1 umfasst der Halbleiterchip 1 eine Metallisierungsschicht (nicht gezeigt), die zu dem leitenden Träger 2 gerichtet ist. Die Metallisierungsschicht wird in einer der weiteren Ausführungsformen gezeigt. Gemäß einer Ausführungsform kann die Chipoberfläche 1A des Halbleiterchips 1 künstlich behandelt werden, um in ihr eine nicht ebene Struktur zu erzielen, wie oben beschrieben, und anschließend wird die Metallisierungsschicht auf die strukturierte Chipoberfläche 1A aufgebracht. Die Metallisierungsschicht kann zum Beispiel eine der Elektroden einer Vorrichtung, die in den Halbleiterchip 1 eingebaut ist, sein oder damit verbunden sein, und eine oder mehrere weitere Elektroden können auf einer anderen Hauptfläche des Halbleiterchips 1 der Chipoberfläche 1A gegenüberliegend eingerichtet sein.
Gemäß einer Ausführungsform des elektronischen Bauteils 10 der 1 befindet sich eine zweite galvanisch abgelagerte metallische Schicht 5 auf der Trägeroberfläche 2A seitlich neben dem Halbleiterchip 1, insbesondere auf allen Seiten des Halbleiterchips 1. Gemäß einer Ausführungsform ist die Chipoberfläche 1A mit der Oberfläche der zweiten galvanisch abgelagerten metallischen Schicht 5 koplanar. Gemäß einer weiteren Ausführungsform bestehen die erste und die zweite galvanisch abgelagerte metallische Schicht 3 und 5 aus ein und demselben metallischen Material. Insbesondere werden die erste und die zweite galvanisch abgelagerte metallische Schicht 3 und 5 während ein und desselben Fertigungsschritts hergestellt.
Gemäß einer Ausführungsform des elektronischen Bauteils 10 der 1 umfasst der elektrisch leitende Träger 2 eine oder mehrere durchgehende Bohrungen (nicht gezeigt), die sich von der Trägeroberfläche 2A zu einer anderen Trägeroberfläche erstrecken. Insbesondere erstrecken sich die durchgehenden Bohrungen von der Trägeroberfläche 2A zu einer Trägeroberfläche, die der Trägeroberfläche 2A gegenüber liegt.
Unter Bezugnahme auf die 2A, 2B ist eine schematische Draufsichtdarstellung (2A) und eine schematische Querschnittseitenansichtsdarstellung entlang einer Linie B-B (2B) eines elektronischen Bauteils gemäß einer Ausführungsform gezeigt. Das elektronische Bauteil 20 der 2A, 2B umfasst einen elektrisch leitenden Träger 22, der eine Trägeroberfläche 22A und einen Halbleiterchip 21 aufweist, der eine Chipoberfläche 21A aufweist. Der Halbleiterchip 21 ist an dem Träger 22 mit der Chipoberfläche 21A zu der Trägeroberfläche 22A ausgerichtet befestigt, so dass eine Spalte zwischen der Chipoberfläche 21A und der Trägeroberfläche 22A bereitgestellt ist. Gemäß der Ausführungsform der 2A, 2B, ist die Spalte auf eine nicht ebene Struktur der Chipoberfläche 21A zurückzuführen. Das elektronische Bauteil 20 weist ferner eine erste galvanisch abgelagerte metallische Schicht 23, die sich in der Spalte befindet, auf.
Gemäß der Ausführungsform des elektronischen Bauteils 20 der 2A, 2B besteht die nicht ebene Struktur der Chipoberfläche 21A aus einem regelmäßigen Schachbrettmuster, wie in 2A am besten sichtbar ist. Das Schachbrettmuster umfasst weiße Bereiche und schraffierte Bereiche, in welchen die schraffierten Vertiefungsbereiche in die Chipoberfläche 21A, zum Beispiel eine Siliziumoberfläche, geätzt sind, wobei die Chipoberfläche 21A in den weißen Bereichen so wie sie ist gelassen wird. Die weißen und schraffierten Bereiche können die gleiche Größe haben, nämlich Seitenkanten mit gleicher Länge. Es ist jedoch auch möglich, die weißen und die schraffierten Bereiche mit unterschiedlichen Flächen und Größen herzustellen. Die Vertiefungen, die in den schraffierten Bereichen ausgebildet sind, sind auch in dem Querschnitt der 2B sichtbar und können eine Tiefe in dem Bereich von 1 µm bis 100 µm, insbesondere in einem Bereich von 5 µm bis 50 µm haben. Die Vertiefungen können durch ein isotropes Ätzen in der Halbleiteroberfläche ausgebildet werden. Die Trägeroberfläche 22A ist in der Querschnittansicht der 2B so gut wie flach gezeigt, das heißt ohne signifikante Oberflächenstruktur. In Wirklichkeit liegt jedoch auch etwas Rauheit im mikroskopischen Bereich vor, so dass während des Schritts der galvanischen Ablagerung die erste metallische Schicht auch in Vertiefungen abgelagert wird, die um die Mitte des Halbleiterchips 21 liegen. Zu bemerken ist, dass die Vertiefungen insbesondere nicht notwendigerweise maßstabgerecht in Bezug zu ihren seitlichen Maßen im Vergleich zu ihren vertikalen Maßen gezeigt sind. Die seitlichen Maße der Vertiefungen können in einem Bereich von 100 µm bis 2 mm liegen, und die Entfernungen zwischen den Vertiefungen können in demselben Bereich liegen.
Unter Bezugnahme auf 3 ist eine schematische Querschnittseitenansichtsdarstellung eines elektronischen Bauteils gemäß einer Ausführungsform gezeigt. Das elektronische Bauteil 30 der 3 weist einen elektrisch leitenden Träger 32 auf, der eine Trägeroberfläche 32A aufweist, und einen Halbleiterchip 31 mit einer Chipoberfläche 31A, wobei der Halbleiterchip 31 an dem Träger 32 derart befestigt ist, dass die Chipoberfläche 31A zu der Trägeroberfläche 32A gerichtet ist. Das elektronische Bauteil 30 weist ferner mindestens zwei Abstandhalter 34 auf, die zwischen der Chipoberfläche 31A und der Trägeroberfläche 32A positioniert sind, und stellt dadurch eine Spalte zwischen der Chipoberfläche 31A und der Trägeroberfläche 32A bereit. Das elektronische Bauteil 30 weist ferner eine erste galvanisch abgelagerte metallische Schicht 33, die in der Spalte bereitgestellt wird, auf.
Gemäß einer Ausführungsform des elektronischen Bauteils 30 der 3 sind die Abstandhalter 34 in der Nähe der Ecken des Halbleiterchips 31 positioniert. Insbesondere und gemäß einer Ausführungsform weist das elektronische Bauteil 30 vier Abstandhalter auf, die in der Nähe der vier Ecken des Halbleiterchips 31 positioniert sind.
Gemäß einer Ausführungsform des elektronischen Bauteils 30 der 3 sind die Abstandhalter 34 aus einem oder mehreren eines Lotmaterials, eines Klebematerials und eines dielektrischen Materials hergestellt.
Gemäß einer Ausführungsform des elektronischen Bauteils 30 der 3 weist der Halbleiterchip 31 eine Metallisierungsschicht 36 auf, die zu dem Träger 32 gerichtet ist. Die Metallisierungsschicht 36 wird auf eine Außenseite des Halbleiterchips 31 aufgebracht und kontaktiert direkt die erste galvanisch abgelagerte metallische Schicht 33.
Gemäß einer Ausführungsform des elektronischen Bauteils 30 der 3 befindet sich eine zweite galvanisch abgelagerte metallische Schicht 35 auf der Trägeroberfläche 32A seitlich neben dem Halbleiterchip 31. Insbesondere befindet sich die zweite galvanisch abgelagerte metallische Schicht 35 auf der Trägeroberfläche 32A seitlich auf allen Seiten des Halbleiterchips 31. Gemäß einer Ausführungsform ist die Chipoberfläche 31A mit der Oberfläche der zweiten galvanisch abgelagerten metallischen Schicht 35 koplanar.
Gemäß einer Ausführungsform des elektronischen Bauteils 30 der 3 liegt der Durchmesser der Abstandhalter 34 in einem Bereich von 0,5 µm bis 50 µm, insbesondere von 2 µm bis 20 µm. Die Abstandhalter 34 können die Form von Kugeln oder Sphären haben. Alternativ können die Abstandhalter 34 auch die Form von streifenartigen länglichen Erhöhungen haben, die sich zum Beispiel in der Nähe gegenüberliegender Seitenkanten der Chipoberfläche 31A des Halbleiterchips 31 oder in der Nähe aller Seitenkanten der Chipoberfläche 31A des Halbleiterchips 31 befinden.
Gemäß einer Ausführungsform des elektronischen Bauteils 30 der 3 weist der Träger 32 eine oder mehrere durchgehende Bohrungen (nicht gezeigt) auf, die sich von der Trägeroberfläche 32A zu einer anderen Trägerfläche erstrecken können, insbesondere zu einer Fläche gegenüber der Trägeroberfläche 32A.
Gemäß 4, ist eine schematische Querschnittseite eines elektronischen Bauteils gemäß einer Ausführungsform gezeigt. Das elektronische Bauteil 40 weist einen elektrisch leitenden Träger 42 auf, der eine Trägeroberfläche 42A aufweist, und einen Halbleiterchip 41, der eine Chipoberfläche 41A aufweist, wobei der Chip 41 an dem Träger 42 derart befestigt ist, dass die Chipoberfläche 41A zu der Trägeroberfläche 42A eingerichtet ist. Eine Spalte ist zwischen der Chipoberfläche 41A und der Trägeroberfläche 42A bereitgestellt, wobei die Spalte durch einen beliebigen der Mechanismen verursacht werden kann, die in den vorhergehenden Ausführungsformen beschrieben sind. Der Träger 42 weist eine Vielzahl durchgehender Bohrungen 42B auf, die sich von der Trägeroberfläche 42A nach unten zu der Fläche gegenüber der Trägeroberfläche 42A erstrecken. Das elektronische Bauteil 40 weist ferner eine erste galvanisch abgelagerte metallische Schicht 43 auf, die in der Spalte bereitgestellt wird. Das elektronische Bauteil 40 weist ferner eine zweite galvanisch abgelagerte metallische Schicht 45 auf, die sich auf der Trägeroberfläche 42A seitlich neben dem Chip 41 befindet. Die durchgehenden Bohrungen 42B dienen zum Unterstützen des Prozesses der galvanischen Ablagerung der ersten metallischen Schicht 43 in der Spalte und der zweiten galvanisch abgelagerten metallischen Schicht 45. Die durchgehenden Bohrungen 42B können die Form länglicher Schlitze haben oder alternativ Löcher mit im Wesentlichen kreisförmigen Querschnitten. Die durchgehenden Bohrungen 42B können auch mit metallischem Material gefüllt werden, das während des galvanischen Ablagerungsschritts aufgebracht wird.
Bisher wurden verschiedene Ausführungsformen gezeigt und beschrieben, die alle eine spezielle Art des Befestigens eines Halbleiterchips an einem elektrisch leitenden Träger zeigen. Diese Ausführungsformen sind durch die folgenden Vorteile gekennzeichnet. Es muss keine Klebeschicht verwendet werden, so dass eine Die-Attach-Schichtdicke so gut wie null ist. Ferner besteht minimale thermische mechanische Belastung zwischen dem Halbleiterchip und dem Träger. Es besteht auch minimales Biegen des Leadframes, nachdem der Halbleiterchip daran befestigt wurde. Es besteht kein Die-Attach-Prozess, wie zum Beispiel Löten oder Kleben, der zu Schwierigkeiten, wie sie im eingänglichen Abschnitt dieser Anwendung beschrieben wurden, führen kann. Ferner kann die erste metallische Schicht galvanisch parallel mit einer zweiten metallischen Schicht, die überall sonst auf dem elektrisch leitenden Träger aufgebracht wird, abgelagert werden, zum Beispiel auf dem Leadframe. Zu bemerken ist in diesem Hinblick, dass eine derartige metallische Schicht gewöhnlich auf einem Leadframe angebracht wird, um seine elektrischen Eigenschaften und andere Eigenschaften in Zusammenhang mit dem Verbinden mit Drahtbonden usw. zu verstärken. Ferner erlauben die oben beschriebenen Ausführungsformen eine verbesserte thermische und elektrische Verbindung zwischen dem Halbleiterchip und dem Träger.
Unter Bezugnahme auf 5, ist ein Flussdiagramm eines Verfahrens zum Herstellen eines elektronischen Bauteils gemäß einer Ausführungsform gezeigt. Ein elektrisch leitender Träger, der eine Trägeroberfläche (s1) aufweist, wird bereitgestellt. Ein Halbleiterchip wird bereitgestellt mit einer Chipoberfläche (s2), wobei die Trägeroberfläche und/oder die Chipoberfläche eine nicht ebene Struktur aufweisen. Der Chip wird an dem Träger mit der Chipoberfläche zu der Trägeroberfläche gerichtet befestigt, so dass eine Spalte zwischen der Chipoberfläche und der Trägeroberfläche aufgrund der nicht ebenen Struktur der Trägeroberfläche und/oder der Chipoberfläche (s3) bereitgestellt wird. Eine erste metallische Schicht wird galvanisch in der Spalte (s4) abgelagert.
Gemäß einer Ausführungsform des Verfahrens der 5 wird die Trägeroberfläche und/oder die Chipoberfläche behandelt, um die nicht ebene Struktur zu erzielen. Gemäß einer weiteren Ausführungsform kann die Behandlung ein künstliches Aufrauen einer oder mehrerer der zwei Oberflächen aufweisen, was zu einer regelmäßigen Oberflächenstruktur oder einer unregelmäßigen Oberflächenstruktur je nach Art der Behandlung führen kann. Gemäß einer weiteren Ausführungsform umfasst die Behandlung das Ausbilden eines regelmäßigen Musters, insbesondere eines Schachbrettmusters, von Vertiefungen und Erhöhungen in der Trägeroberfläche und/oder der ersten Chipoberfläche. Insbesondere besteht der Halbleiterchip aus einem Siliziumchip, und ein Schachbrettmuster von Vertiefungen wird in die erste Siliziumchipoberfläche geätzt. Das Schachbrettmuster kann so wie zuvor in Zusammenhang mit der Ausführungsform, die in 4 gezeigt ist, beschrieben sein.
Gemäß einer Ausführungsform des Verfahrens der 5 weist das Verfahren ferner die galvanische Ablagerung einer zweiten metallischen Schicht auf der Trägeroberfläche seitlich neben dem Chip gleichzeitig mit der Ablagerung der ersten metallischen Schicht auf. Insbesondere wird die zweite metallische Schicht galvanisch seitlich auf allen Seiten neben dem Chip auf der ersten Trägeroberfläche abgelagert. Die zweite metallische Schicht kann aus dem gleichen metallischen Material wie die erste metallische Schicht sein und kann an die erste metallische Schicht angrenzend ausgebildet werden.
Gemäß einer Ausführungsform des Verfahrens der 5 kann das Befestigen des Chips an dem Träger durch Auftragen eines Klebebands auf der Chipoberfläche und Andrücken des Chips auf dem Träger ausgeführt werden, so dass die Chipoberfläche auf der ersten Trägeroberfläche haftet. Das Klebeband kann die Form eines dünnen Streifens haben, der entweder auf der Chipoberfläche oder auf der Trägeroberfläche in einer Position in der Nähe einer Seitenkante des Chips oder von zwei gegenüberliegenden Seitenkanten des Chips oder sogar an allen vier Seitenkanten des Chips befestigt wird. Danach wird der Schritt des galvanischen Ablagerns der ersten metallischen Schicht ausgeführt, während der Chip an dem Träger mittels des Klebebands haftet. Das Klebeband kann danach zwischen dem Chip und dem Träger gelassen werden, oder es kann auch durch entsprechende Mittel entfernt werden.
Gemäß einer Ausführungsform des Verfahrens der 5, erfolgt das Befestigen des Chips an dem Träger durch Anwenden eines speziellen Klemmmechanismus zum Klemmen des Chips auf dem Träger, wobei der Klemmmechanismus nach dem galvanischen Ablagern der ersten metallischen Schicht in der Spalte entfernt wird.
6 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines elektronischen Bauteils gemäß einer Ausführungsform. Bei dieser Ausführungsform werden ein elektrisch leitender Träger, der eine Trägeroberfläche (s10) aufweist, und ein Halbleiterchip, der eine Chipoberfläche (s20) aufweist, bereitgestellt. Mindestens zwei Abstandhalter werden zwischen der Chipoberfläche und der Trägeroberfläche (s30) bereitgestellt. Der Chip wird an dem Träger derart befestigt, dass die Chipoberfläche zu der ersten Trägeroberfläche gerichtet ist, so dass eine Spalte zwischen der Chipoberfläche und der Trägeroberfläche (s40) bereitgestellt wird. Eine erste metallische Schicht wird galvanisch auf der ersten metallischen Schicht in der Spalte (s50) aufgebracht.
Gemäß einer Ausführungsform des Verfahrens der 6 weist das Verfahren ferner das Ausbilden der mindestens zwei Abstandhalter durch Auftragen einer Abstandsschicht auf der Chipoberfläche und ein selektives Entfernen der Abstandsschicht auf, so dass die mindestens zwei Abstandhalter zurückbleiben.
Gemäß einer Ausführungsform des Verfahrens der 6 werden mindestens zwei Abstandhalter in der Form von Kugeln, Sphären, Würfeln oder Pyramiden bereitgestellt. Gemäß einer anderen Ausführungsform werden die Abstandhalter in der Form länglicher Streifen mit einem Querschnitt mit der Form eines Rechtecks, einer Halbkugel, eines Würfels oder einer Pyramide bereitgestellt.
Gemäß einer Ausführungsform des Verfahrens der 6 bestehen mindestens zwei Abstandhalter aus einem Lotmaterial, einem Klebematerial oder einem dielektrischen Material.
Gemäß einer Ausführungsform des Verfahrens der 6 weist das Verfahren ferner das Ausbilden von mindestens zwei Abstandhaltern auf einem Waferlevel auf, das heißt zu einem Zeitpunkt, zu dem der Halbleiterchip noch zu einem Halbleiter-Wafer, der eine Vielzahl von Halbleiterchips aufweist, gehört und an ihn angrenzt. Gemäß einer weiteren Ausführungsform wird eine Abstandsschicht auf dem Halbleiter-Wafer aufgebracht und danach wird die Abstandsschicht selektiv entfernt, so dass auf jedem Halbleiterchip, der innerhalb des Halbleiter-Wafers enthalten ist, mindestens zwei Abstandhalter zurückbleiben, oder, genauer genommen, vier Abstandhalter in der Nähe der vier Ecken jedes Halbleiterchips zurückbleiben. Vor dem Ausbilden der Abstandhalter kann man eine Metallisierungsschicht auf der Oberfläche des Halbleiter-Wafers aufbringen, das heißt auf den jeweiligen ersten Oberflächen der Halbleiterchips. Nach dem Ausbilden der Abstandhalter kann der Halbleiter-Wafer in eine Vielzahl von Halbleiterchips vereinzelt werden.
Unter Bezugnahme auf die 7A-7F sind schematische Darstellungen von Zwischenprodukten gezeigt, um ein Verfahren zum Herstellen eines elektronischen Bauteils gemäß einer Ausführungsform zu veranschaulichen. Die Ausführungsform umfasst eine Waferlevel-Herstellung einer Vielzahl elektronischer Bauteile, wie oben gemäß der Ausführungsform der 3 beschrieben.
Gemäß 7A ist ein verarbeiteter Halbleiter-Wafer 100 gezeigt, der eine Vielzahl verarbeiteter Halbleiter-Dies 50 aufweist. Der Halbleiter-Wafer 100 und die Halbleiter-Dies 50 sind in einer schematischen Draufsichtdarstellung gezeigt, so dass die oberen, aktiven Oberflächen der Halbleiter-Dies 50 in 7A gezeigt sind.
Unter Bezugnahme auf 7B ist der Halbleiter-Wafer 100 in einer umgekehrten Position gezeigt, so dass die Rückseitenflächen des Halbleiter-Dies 50 gezeigt sind, die in einem späteren Schritt jeweils eine auf einen elektrisch leitenden Träger zu montieren sind. Ferner zeigt 7B den Halbleiter-Wafer 100 nach dem Ausführen eines weiteren Prozessschritts, bei dem die Rückseitenfläche jedes der Halbleiter-Dies 50 einem Strukturierungsprozess unterworfen wird. Der vergrößerte Kreis zeigt das Ergebnis des Strukturierens der Rückseite eines Halbleiter-Dies 50 mit etwas mehr Detail. Das Muster, das in die Rückseitenfläche des Halbleiter-Dies 50 gebildet wurde, wurde bereits in Zusammenhang mit 2A beschrieben. Es besteht im Wesentlichen aus einem Schachbrettmuster, das gleichmäßig beabstandete Vertiefungen mit quadratförmigem Querschnitt aufweist. Solange die Halbleiter-Dies 50 Teil eines Halbleiter-Wafers 100 sind, kann das Strukturieren auf dem Waferlevel in sehr effizienter Art zum Beispiel durch Maskenlithographie und isotropes Ätzen der Oberfläche des Halbleiter-Wafers 100 ausgeführt werden.
Unter Bezugnahme auf 7C ist der Halbleiter-Wafer 100 nach dem Ablagern einer Metallisierungsschicht 150 auf der Rückseitenfläche des Halbleiter-Wafers 100 gezeigt. Die Stärke der Metallisierungsschicht 150 kann zum Beispiel in dem Bereich von 100 nm bis 5 µm liegen.
Unter Bezugnahme auf 7D ist ein weiteres Zwischenprodukt gezeigt, das aus dem Halbleiter-Wafer 100 nach dem Ablagern einer Klebeschicht 200 auf die Metallisierungsschicht 150 besteht. Die Klebeschicht wird auf die Rückenseitenfläche des Halbleiter-Wafers 100 mit dem Ziel aufgebracht, Abstandhalter, wie in der Ausführungsform der 2A, 2B beschrieben, zu erzeugen.
Unter Bezugnahme auf 7E ist ein weiteres Zwischenprodukt des Halbleiter-Wafers 100 in einer Situation nach dem Strukturieren der Klebeschicht gezeigt. Das Ergebnis der Strukturierung der Klebeschicht ist, dass jeder der Halbleiter-Dies 50 jetzt vier Abstandhalter 204 aufweist, die sich jeweils in den vier Ecken des Halbleiter-Dies 50 befinden.
Unter Bezugnahme auf 7F ist eine Vielzahl von Halbleiterchips 60 gezeigt, die nach Vereinzeln des Halbleiter-Wafers 100 und Trennen der Halbleiter-Dies 50 voneinander erzielt wird. Die Halbleiterchips 60 können jetzt jeweils auf einen elektrisch leitenden Träger montiert werden, zum Beispiel einen Leadframe, wie zuvor in Zusammenhang mit der Ausführungsform der 3 erklärt.

Claims

Elektronisches Bauteil, Folgendes aufweisend: einen elektrisch leitenden Träger, der eine erste Trägeroberfläche aufweist; einen Halbleiterchip, der eine erste Chipoberfläche aufweist, wobei die erste Trägeroberfläche und/oder die erste Chipoberfläche eine Oberflächenrauheit mit einer mittleren Tiefe von Vertiefungen größer 3 µm aufweisen, und wobei der Halbleiterchip an dem Träger mit der ersten Chipoberfläche zu der ersten Trägeroberfläche gerichtet befestigt ist, wobei die Oberflächenrauheit einen Zwischenraum zwischen der ersten Chipoberfläche und der ersten Trägeroberfläche bereitstellt, und eine erste galvanisch abgelagerte metallische Schicht, die sich in dem Zwischenraum befindet.
Elektronisches Bauteil nach Anspruch 1, wobei die Oberflächenrauheit auf ein künstliches Aufrauen der Oberfläche zurückzuführen ist.
Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip eine Metallisierungsschicht, die zu dem Träger gerichtet ist, aufweist.
Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, das ferner Folgendes aufweist: eine zweite galvanisch abgelagerte metallische Schicht, die sich auf der ersten Trägeroberfläche seitlich neben dem Halbleiterchip befindet.
Elektronisches Bauteil nach Anspruch 4, wobei die erste Chipoberfläche mit einer Oberfläche der zweiten galvanisch abgelagerten metallischen Schicht koplanar ist.
Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, wobei der Träger eine oder mehrere durchgehende Bohrungen aufweist, die sich von der ersten Trägeroberfläche zu einer anderen Trägeroberfläche erstrecken.
Elektronisches Bauteil, Folgendes aufweisend: einen elektrisch leitenden Träger, der eine erste Trägeroberfläche aufweist; einen Halbleiterchip, der eine erste Chipoberfläche aufweist, wobei der Halbleiterchip an dem Träger derart befestigt ist, dass die erste Chipoberfläche zu der ersten Trägeroberfläche gerichtet ist; wobei die erste Trägeroberfläche eine Vielzahl von Kehlen aufweist und/oder die erste Chipoberfläche und/oder die erste Trägeroberfläche geätzte Vertiefungen aufweist, und eine erste galvanisch abgelagerte metallische Schicht, die in der Vielzahl von Kehlen und/oder den geätzten Vertiefungen bereitgestellt ist.
Elektronisches Bauteil nach Anspruch 7, wobei der Halbleiterchip eine Metallisierungsschicht, die zu dem Träger gerichtet ist, aufweist.
Elektronisches Bauteil nach einem der Ansprüche 7 und 8, das ferner Folgendes aufweist: eine zweite galvanisch abgelagerte metallische Schicht, die sich auf der ersten Trägeroberfläche seitlich neben dem Halbleiterchip befindet.
Elektronisches Bauteil nach Anspruch 9 wobei die erste Chipoberfläche mit einer Oberfläche der zweiten galvanisch abgelagerten metallischen Schicht koplanar ist.
Elektronisches Bauteil nach einem der Ansprüche 7 bis 10, wobei der Träger eine oder mehrere durchgehende Bohrungen aufweist, die sich von der ersten Trägeroberfläche zu einer anderen Trägeroberfläche erstrecken.
Verfahren zum Herstellen eines elektronischen Bauteils, wobei das Verfahren Folgendes aufweist: Bereitstellen eines elektrisch leitenden Trägers, der eine erste Trägeroberfläche aufweist; Bereitstellen eines Halbleiterchips, der eine erste Chipoberfläche aufweist, wobei die erste Trägeroberfläche und/oder die erste Chipoberfläche eine Oberflächenrauheit mit einer mittleren Tiefe von Vertiefungen größer 3 µm aufweisen; Befestigen des Halbleiterchips an dem Träger mit der ersten Chipoberfläche zu der ersten Trägeroberfläche gerichtet, wobei die Oberflächenrauheit einen Zwischenraum zwischen der ersten Chipoberfläche und der ersten Trägeroberfläche bereitstellt; und galvanisches Ablagern einer ersten metallischen Schicht in dem Zwischenraum.
Verfahren nach Anspruch 12, das ferner Folgendes aufweist: Aufrauen der ersten Trägeroberfläche und/oder der ersten Chipoberfläche, um die Oberflächenrauheit zu erhalten.
Verfahren nach einem der Ansprüche 12 und 13, das ferner Folgendes aufweist: Befestigen des Halbleiterchips an dem Träger mittels eines Klebebands oder eines Klemmmechanismus vor dem galvanischen Ablagern.
Verfahren nach einem der Ansprüche 12 bis 14, das ferner Folgendes aufweist: galvanisches Ablagern einer zweiten metallischen Schicht auf der ersten Trägeroberfläche seitlich neben dem Halbleiterchip gleichzeitig mit dem Ablagern der ersten metallischen Schicht.
Verfahren zum Herstellen eines elektronischen Bauteils, wobei das Verfahren Folgendes aufweist: Bereitstellen eines elektrisch leitenden Trägers, der eine erste Trägeroberfläche aufweist; Bereitstellen eines Chips mit einer ersten Chipoberfläche, wobei die erste Trägeroberfläche eine Vielzahl von Kehlen aufweist und/oder die erste Chipoberfläche geätzte Vertiefungen aufweist; Befestigen des Chips an dem Träger, so dass die erste Chipoberfläche zu der ersten Trägeroberfläche gerichtet ist; und galvanisches Ablagern einer ersten metallischen Schicht in der Vielzahl von Kehlen und/oder in den geätzten Vertiefungen.
Verfahren nach Anspruch 16, wobei ein Herstellen von geätzten Vertiefungen zu einem Zeitpunkt ausgeführt wird, zu dem der Chip noch zu einem Halbleiter-Wafer, der eine Vielzahl von Halbleiterchips aufweist, gehört.
Verfahren nach einem der Ansprüche 16 und 17, das ferner Folgendes aufweist: galvanisches Ablagern einer zweiten metallischen Schicht auf die erste Trägerschicht seitlich neben dem Chip, gleichzeitig mit dem Ablagern der ersten metallischen Schicht.