DE102012100231B4 - Halbleiterchip - Google Patents

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Abstract

Halbleiterchip, der Folgendes umfasst: eine erste Hauptfläche; eine zweite Hauptfläche gegenüber der ersten Hauptfläche; Seitenflächen, welche die erste und die zweite Hauptfläche verbinden; und eine Schicht einer die Oberflächenenergie reduzierenden Zusammensetzung, welche die Seitenflächen mindestens teilweise bedeckt, wobei die Schicht diamantartigen Kohlenstoff aufweist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft einen Halbleiterchip.
  • ALLGEMEINER STAND DER TECHNIK
  • Zur Herstellung elektronischer Bauelemente können Halbleiterchips auf Leiterrahmen montiert werden, und ihre Kontaktinseln können elektrisch mit jeweiligen Teilen des Leiterrahmens verbunden werden. Der Halbleiterchip wird normalerweise mittels eines Klebstoffs an einer relativ großen Chipkontaktstelle angebracht, wie zum Beispiel mittels eines Epoxidharzes, das beispielsweise auf einer Cynat-Ester-Formulierung basiert. Eines der größten Probleme bei diesen Chipbefestigungsmaterialien ist das, was man als ”Ausfließen”, ”Harzausfluss” oder ”Verflüchtigen” bezeichnet. Diese Begriffe beschreiben das übermäßige Ausbreiten eines Harzes auf einem angebrachten Substrat während des Aushärtens, was durch eine Abtrennung des Harzbindemittels von dem Polymerklebstoff und im Fall einer Cyanat-Ester-Formulierung ein Verflüchtigen des Monomers verursacht wird.
  • EP 0 954 025 A1 lehrt, eine Oberflächenenergie eines Trägersubstrats so herabzusetzen, dass die Oberflächenenergie des Trägers kleiner oder gleich der Oberflächenenergie des zum Fixieren eines Halbleiterchips verwendeten Klebstoffs ist. Die verringerte Oberflächenenergie wird durch das Aufbringen einer Materialschicht umfassend ein Polymer in einem Lösungsmittel bereitgestellt.
  • US 6 524 654 B1 zeigt die Behandlung einer Oberfläche eines organischen Substrats insbesondere eines Trägersubstrats mit einer Fettsäure-Zusammensetzung zur Verringerung des „Ausfließens” eines Klebstoffes auf Epoxidharzbasis.
  • Es ist Aufgabe der vorliegenden Erfindung, einen Halbleiterchip, ein elektronisches Bauelement und ein Verfahren zur Herstellung eines Halbleiter-Bauelements anzugeben, bei welchen das genannte Problem des ”Ausfließens” reduziert wird.
  • Die Aufgabe wird gelöst durch die Merkmale der Ansprüche 1 und 6.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen dienen dem Zweck, das Verständnis der Ausführungsformen zu vertiefen. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien von Ausführungsformen. Weitere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen wird der Fachmann ohne Weiteres zu würdigen wissen, wenn sie anhand der folgenden detaillierten Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A, B zeigen eine schematische seitliche Querschnittsansicht (1A) und eine Draufsicht (1B) eines Halbleiterchips gemäß eines erläuternden Beispiels.
  • 2A, B zeigen eine schematische seitliche Querschnittsansicht (2A) und eine Draufsicht (2B) eines Halbleiterchips gemäß einer Ausführungsform.
  • 3A, B zeigen eine schematische seitliche Querschnittsansicht (3A) und eine Draufsicht (3B) eines elektronischen Bauelements gemäß einer Ausführungsform.
  • 4 zeigt ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines Halbleiterchips gemäß einer Ausführungsform.
  • 5A–E zeigen eine schematische Draufsicht (5A) und seitliche Querschnittsansichten (5B–5E) zur Veranschaulichung eines beispielhaften Verfahrens zur Herstellung eines Halbleiterchips gemäß einer Ausführungsform.
  • 6 zeigt ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines elektronischen Bauelements gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG VERANSCHAULICHENDER AUSFÜHRUNGSFORMEN
  • Die Aspekte und Ausführungsformen werden nun anhand der Zeichnungen beschrieben, in denen im Allgemeinen gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet werden. In der folgenden Beschreibung sind zum Zweck der Erläuterung zahlreiche konkrete Details dargelegt, um ein gründliches Verständnis eines oder mehrerer Aspekte der Ausführungsformen zu ermöglichen. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form gezeigt, um die Beschreibung eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern.
  • Wenn die Begriffe ”enthalten”, ”aufweisen”, ”mit” oder Varianten davon in der detaillierten Beschreibung oder in den Ansprüchen verwendet werden, so sind diese Begriffe in einem inkludierenden Sinne ähnlich dem Begriff ”umfassen” zu verstehen. Es können die Begriffe ”gekoppelt” und ”verbunden” zusammen mit ihren Ableitungen verwendet werden. Es versteht sich, dass diese Begriffe verwendet werden können, um anzuzeigen, dass zwei Elemente zusammenwirken oder miteinander interagieren, unabhängig davon, ob sie in einem direkten körperlichen oder elektrischen Kontakt miteinander stehen oder ob sie in keinem direkten Kontakt miteinander stehen. Des Weiteren ist der Begriff ”beispielhaft” lediglich als Beispiel gemeint und bedeutet nicht ”das Beste” oder ”optimal”. Die folgende detaillierte Beschreibung ist darum nicht in einem einschränkenden Sinne zu verstehen.
  • Die Beispiele eines Verfahrens zur Herstellung eines Halbleiterchips und die Ausführungsformen eines Halbleiterchips können verschiedene Arten von Halbleiterchips oder von Schaltkreisen, die in die Halbleiterchips integriert sind, verwenden, wie zum Beispiel logische integrierte Schaltkreise, analoge integrierte Schaltkreise, integrierte Mischsignalschaltkreise, Sensorschaltkreise, MEMS (Mikroelektromechanische Systeme), integrierte Leistungsschaltkreise, Chips mit integrierten passiven Elementen usw. Die Ausführungsformen können auch Halbleiterchips verwenden, die MOS-Transistor-Strukturen oder vertikale Transistorstrukturen umfassen, wie zum Beispiel IGBT(Insulated Gate Bipolar Transistor)-Strukturen oder allgemein Transistorstrukturen, in denen mindestens eine elektrische Kontaktinsel auf einer ersten Hauptfläche des Halbleiterchips angeordnet ist und mindestens eine weitere elektrische Kontaktinsel auf einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche des Halbleiterchips angeordnet ist.
  • In verschiedenen Beispielen und Ausführungsformen werden Schichten oder Schichtenstapel aufeinander aufgebracht, oder Materialien werden auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass Begriffe wie ”aufbringen” oder ”abscheiden” ohne Einschränkung sämtliche Arten und Techniken des Aufbringens von Schichten aufeinander meinen. Insbesondere sind damit Techniken gemeint, bei denen Schichten auf einmal als Ganzes aufgebracht werden, wie zum Beispiel Laminiertechniken, sowie Techniken, bei denen Schichten nacheinander abgeschieden werden, wie zum Beispiel Sputtern, Plattieren, Formen, CVD usw.
  • Die Halbleiterchips können Kontaktelemente oder Kontaktinseln auf einer oder mehreren ihrer Außenflächen umfassen, wobei die Kontaktelemente dazu dienen, einen elektrischen Kontakt zu den Halbleiterchips herzustellen. Die Kontaktelemente können jede beliebige Form oder Gestalt aufweisen. Sie können beispielsweise die Form von Kontaktflecken haben, d. h. flache Kontaktschichten auf einer Außenfläche des Halbleitergehäuses. Die Kontaktelemente oder Kontaktinseln können aus einem beliebigen elektrisch leitenden Material bestehen, z. B. aus einem Metall wie Aluminium, Gold oder Kupfer, oder einer Metalllegierung, oder einem elektrisch leitenden organischen Material, oder einem elektrisch leitenden Halbleitermaterial.
  • In der vorliegenden Anmeldung werden verschiedene Beispiele eines Verfahrens zur Herstellung eines Halbleiterchips oder eines elektronischen Bauelements als eine bestimmte Abfolge von Prozessen oder Maßnahmen beschrieben, insbesondere in den Flussdiagrammen. Es ist anzumerken, dass die Ausführungsformen nicht auf die konkret beschriebene Abfolge zu beschränken sind. Einige oder alle der verschiedenen Prozesse oder Maßnahmen können auch gleichzeitig oder in jeder anderen nützlichen und zweckmäßigen Abfolge ausgeführt werden.
  • 1A und 1B (zusammen ”1”) zeigen eine schematische seitliche Querschnittsansicht (1A) und eine Draufsicht (1B) eines beispielhaften Halbleiterchips. Ein Halbleiterchip 10, insbesondere ein Silizium-Halbleiterchip 10, umfasst eine erste Hauptfläche 10A und eine zweite Hauptfläche 10B gegenüber der ersten Hauptfläche 10A und Seitenflächen 10C, welche die erste und die zweite Hauptfläche 10A und 10B verbinden. Die Seitenflächen 10C sind teilweise mit einer nicht erfindungsgemäßen Anti-EBO(Epoxid-Bleed-Out)-Zusammensetzung 11 oder erfindungsgemäß mit einer Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt.
  • Der Halbleiterchip 10 ist dafür vorgesehen, mit seiner ersten Hauptfläche 10A mittels eines Klebstoffs, wie zum Beispiel einem Epoxidharz, an einem Träger angebracht zu werden. Die Anti-EBO-Zusammensetzung 11 oder die Schicht aus diamantartigem Kohlenstoff (DLC) auf den Seitenflächen 10C verhindert, dass der Klebstoff auf die Seitenflächen 10C des Halbleiterchips 10 kriecht. Darum wird die Anti-EBO-Zusammensetzung 11 oder die Schicht aus diamantartigem Kohlenstoff (DLC) so aufgetragen, dass die Seitenflächen 10C mindestens bis zu den Rändern neben der ersten Hauptfläche 10A bedeckt sind. In Richtung der zweiten Hauptfläche 10B können die Seitenflächen 10C mit der Anti-EBO-Zusammensetzung 11 bis auf eine bestimmte Höhe bedeckt werden, wie in 1A gezeigt. In der Darstellung von 1B wird die Anti-EBO-Zusammensetzung 11 mit gleicher Dicke auf alle Seitenflächen 10C aufgetragen, und sie kann mit eben dieser gleichen Dicke auch auf die zweite Hauptfläche 10B aufgetragen werden. Es ist jedoch auch möglich, dass die Anti-EBO-Zusammensetzung 11 mit einer ungleichmäßigen Dicke auf die Seitenflächen 10C und, falls die zweite Hauptfläche 10B ebenfalls bedeckt wird, auf die Seitenflächen 10C und die zweite Hauptfläche 10B aufgetragen wird.
  • Gemäß einer Ausgestaltung des Halbleiterchips von 1 sind die Seitenflächen 10C vollständig mit der Schicht aus diamantartigem Kohlenstoff (DLC) 11 bedeckt.
  • Gemäß einer Ausgestaltung des Halbleiterchips von 1 ist die zweite Hauptfläche 10B des Halbleiterchips 10 ebenfalls mindestens teilweise mit der oder die Schicht aus diamantartigem Kohlenstoff (DLC) 11 bedeckt. In bestimmten Ausgestaltungen ist die zweite Hauptfläche 10B vollständig mit der Anti-EBO-Zusammensetzung 11 oder der Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt.
  • Der Begriff Anti-EBO oder alternativ Anti-RBO (Resin-Bleed-Out) ist dem Fachmann vertraut. Zum Beispiel ist dem Fachmann bekannt, Leiterrahmen oder Leadframe mit einer Anti-EBO-Beschichtung zu versehen, um ein Ausfließen des Epoxidharzes auf die Chipkontaktstelle des Leiterrahmens während des Chipbefestigungsprozesses zu verhindern. Gemäß des Beispiels von 1 werden die Chip-Seitenflächen 10C mit der Anti-EBO-Zusammensetzung oder der Schicht aus diamantartigem Kohlenstoff (DLC) beschichtet, so dass jedes Ausfließen und Kriechen von Epoxidharz auf den Chip-Seitenflächen 10C effizient verhindert oder zumindest minimiert werden kann. Beispiele für handelsübliche Anti-EBO-Zusammensetzungen sind unter den Handelsnamen T13 (durch Atotech hergestellt und vertrieben) und BA-9 (durch Nippon Mining & Metals Co. Ltd. hergestellt und vertrieben) bekannt. Der Begriff ”Anti-EBO-Zusammensetzung” beinhaltet auch andere Substanzen, die im Wesentlichen die gleichen Funktionen erfüllen und die gleichen Eigenschaften besitzen wie die oben genannten Substanzen.
  • Gemäß eines Beispiels des Halbleiterchips von 1 ist die Anti-EBO-Zusammensetzung 11 in der Lage, die Oberflächenenergie der Chip-Seitenflächen 10C zu verringern.
  • Gemäß einer Ausgestaltung des Halbleiterchips von 1 umfasst die Anti-EBO-Zusammensetzung 11 hydrophobe Eigenschaften.
  • Gemäß eines Beispiels des Halbleiterchips von 1 sind die Seitenflächen 10C mit einer Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt. Insbesondere umfasst die Schicht eine Dicke im Bereich von 0,5 nm–200 nm, besonders bevorzugt 0,5 nm–100 nm, besonders bevorzugt 0,5 nm–50 nm, besonders bevorzugt 0,5 nm–20 nm, besonders bevorzugt 0,5 nm–10 nm, besonders bevorzugt 0,5 nm–5 nm. Eine Dicke in der Größenordnung von 0,5 nm bedeutet praktisch eine Schichtdicke einer Atomlage.
  • Gemäß eines Beispiels des Halbleiterchips von 1 wird die Anti-EBO-Zusammensetzung 11 in einem Lösemittel aufgelöst, und die Konzentration der Anti-EBO-Zusammensetzung in dem Lösemittel liegt im Bereich von 0,5%–5%, besonders bevorzugt 2%–5%.
  • 2A und 2B (zusammen ”2”) zeigen eine seitliche Querschnittsansicht (2A) und eine Draufsicht (2B) eines Halbleiterchips gemäß einer Ausführungsform. Der Halbleiterchip 20 von 2 umfasst eine erste Hauptfläche 20A und eine zweite Hauptfläche 20B gegenüber der ersten Hauptfläche 20A und Seitenflächen 20C, welche die erste und die zweite Hauptfläche 20A und 20B verbinden. Die Seitenflächen 20C sind mindestens teilweise mit einer die Oberflächenenergie reduzierenden Zusammensetzung 21 bedeckt. Die Zusammensetzung 21 wird dementsprechend so ausgewählt, dass sie, nachdem sie aufgetragen wurde, eine Oberflächenenergie aufweist, die geringer ist als die Oberflächenenergie der unbedeckten Seitenflächen 20C. Wie in 2A gezeigt, wird die Zusammensetzung 21 bis hinab zu den Rändern neben der ersten Hauptfläche 20A aufgetragen, so dass das Ausfließen von Klebstoff effizient minimiert wird, wenn der Chip 20 mit seiner ersten Hauptfläche 20A an einem Träger angebracht wird.
  • Gemäß einer Ausführungsform des Halbleiterchips von 2 umfasst die Zusammensetzung 21 hydrophobe Eigenschaften.
  • Ein Beispiel für die Zusammensetzung 21 ist eine der oben genannten bekannten Anti-EBO-Zusammensetzungen. Es ist jedoch auch möglich, ein anorganisches Material als Zusammensetzung 21 zu verwenden. Erfindungsgemäß werden Schichten aus diamantartigem Kohlenstoff (DLC) abgeschieden. Gemäß einer Ausführungsform werden die DLC-Schichten so bearbeitet, dass sie eine bestimmte gewünschte Oberflächenenergie aufweisen, zum Beispiel durch Dotieren mit Fluor oder Silizium. Die DLC-Schichten können zum Beispiel durch chemisches Aufdampfen (CVD) abgeschieden werden.
  • Gemäß einer Ausführungsform des Halbleiterchips von 2 sind die Seitenflächen 20C vollständig mit der die Oberflächenenergie reduzierenden Zusammensetzung 21 bedeckt.
  • Gemäß einer Ausführungsform des Halbleiterchips von 2 ist die zweite Hauptfläche 20B teilweise oder vollständig mit der Zusammensetzung bedeckt.
  • Gemäß einer Ausführungsform des Halbleiterchips von 2 sind die Seitenflächen 20C mit einer die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) 21 bedeckt. Genauer gesagt, umfasst die Schicht eine Dicke im Bereich von 0,5 nm–200 nm, besonders bevorzugt 0,5 nm–100 nm, besonders bevorzugt 0,5 nm–50 nm, besonders bevorzugt 0,5 nm–20 nm, besonders bevorzugt 0,5 nm–10 nm, besonders bevorzugt 0,5 nm–5 nm. Eine Dicke in der Größenordnung von 0,5 nm bedeutet praktisch eine Schichtdicke einer Atomlage.
  • Gemäß eines Beispiels des Halbleiterchips von 2 wird die Oberflächenenergie reduzierende Zusammensetzung 21 in einem Lösemittel aufgelöst, und die Konzentration der Zusammensetzung in dem Lösemittel liegt im Bereich von 0,5%–5%, besonders bevorzugt 2%–5%.
  • 3A und 3B (zusammen ”3”) zeigen eine seitliche Querschnittsansicht (3) und eine Draufsicht (3B) eines elektronischen Bauelements gemäß einer Ausführungsform. Das elektronische Bauelement 100 von 3 umfasst einen Träger 120 und einen Halbleiterchip 110. Der Halbleiterchip 110 umfasst eine erste Hauptfläche 110A, eine zweite Hauptfläche 110B und Seitenflächen 110C, welche die erste und die zweite Hauptfläche 110A und 110B verbinden. Der Halbleiterchip 110 ist mit seiner ersten Hauptfläche 110A mittels einer Klebstoffschicht 130 an dem Träger 120 angebracht. Mindestens teilweise sind die Seitenflächen 110C des Halbleiterchips 110 mit einer die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt und mindestens teilweise ist der Träger 120 mit einer Zusammensetzung 140 bedeckt, die aus einer Anti-EBO-Zusammensetzung oder einer die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) besteht. Die Klebstoffschicht 130 kann zum Beispiel aus einem Epoxidharz bestehen. Der Träger kann zum Beispiel aus einem Leiterrahmen oder Leadframe bestehen.
  • In 3 wurde ein und dieselbe Bezugszahl 140 zum Bezeichnen der Anti-EBO-Zusammensetzung oder der die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC), mit der der Halbleiterchip 110 und der Träger 120 bedeckt sind, verwendet. Das bedeutet aber nicht unbedingt, dass ein und dieselbe dieser Zusammensetzungen für den Halbleiterchip 110 und den Träger 120 verwendet werden. Darüber hinaus können verschiedene Zusammensetzungen verwendet werden, um die Halbleiterchip-Flächen und die Träger-Oberfläche zu bedecken. Es ist außerdem möglich, die Träger-Oberfläche nicht mit einer Anti-EBO-Zusammensetzung zu beschichten, wenn es nicht für notwendig erachtet wird. Wenn es für zweckmäßig befunden wird, so kann der Träger stattdessen eine Mattierungsschutzbeschichtung, eine Anlaufschutzbeschichtung oder eine Oxidationsschutzbeschichtung umfassen.
  • Gemäß einer Ausführungsform des elektronischen Bauelements von 3 sind die Seitenflächen 110C des Halbleiterchips 110 vollständig mit der Schicht aus diamantartigem Kohlenstoff (DLC) 140 bedeckt.
  • Gemäß einer Ausführungsform des elektronischen Bauelements von 3 ist auch die zweite Hauptfläche 110B des Halbleiterchips 110 teilweise oder vollständig mit der Schicht aus diamantartigem Kohlenstoff (DLC) 140 bedeckt.
  • Gemäß einer Ausführungsform des elektronischen Bauelements von 3 ist die Schicht aus diamantartigem Kohlenstoff (DLC) 140 auf den Seitenflächen 110C des Halbleiterchips 110 in der Lage, die Oberflächenenergie der Chip-Flächen zu verringern.
  • Gemäß einer Ausführungsform des elektronischen Bauelements von 3 ist die Anti-EBO-Zusammensetzung 140 auf der Leiterrahmenoberfläche in der Lage, die Oberflächenenergie der Leiterrahmenoberfläche zu verringern.
  • Gemäß einer Ausführungsform des elektronischen Bauelements von 3 sind die Seitenflächen mit einer Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt. Genauer gesagt, umfasst die Schicht eine Dicke im Bereich von 0,5 nm–200 nm, besonders bevorzugt 0,5 nm–100 nm, besonders bevorzugt 0,5 nm–50 nm, besonders bevorzugt 0,5 nm–20 nm, besonders bevorzugt 0,5 nm–10 nm, besonders bevorzugt 0,5 nm–5 nm.
  • Gemäß einer Ausführungsform des elektronischen Bauelements von 3 wird die Zusammensetzung 140 auf dem Träger 120 in einem Lösemittel aufgelöst, und die Konzentration der Anti-EBO-Zusammensetzung in dem Lösemittel liegt im Bereich von 0,5%–5%, besonders bevorzugt 2%–5%. Beispielhaft können verschiedenen Konzentrationen für die Zusammensetzung verwendet werden, die für den Chip 110 und den Träger 120 verwendet werden soll, selbst wenn die Zusammensetzung als solche die gleiche ist. Es kann zum Ausfließen einer Restmenge kommen, doch durch Auswählen verschiedener Konzentrationen kann dieses Ausfließen einer Restmenge sinnvoll ausbalanciert werden, so dass es zu keinem unausgewogenen Kriechen auf dem Chip und auf dem Träger kommt.
  • In 4 veranschaulicht ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines Halbleiterchips gemäß einer Ausführungsform. Das Verfahren umfasst das Bereitstellen eines Halbleiterchips, wobei der Halbleiterchip eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und Seitenflächen, welche die erste und die zweite Hauptfläche verbinden, umfasst (s1), und das Beschichten der Seitenflächen mindestens teilweise mit einer die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) (s2).
  • Gemäß des beispielhaften Verfahrens von 4 werden die Seitenflächen des Halbleiterchips vollständig mit der die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt.
  • Gemäß des beispielhaften Verfahrens von 4 wird auch die zweite Hauptfläche des Halbleiterchips teilweise oder vollständig mit der die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt. Beispiele für diese Zusammensetzungen wurden in den vorangegangenen Ausführungsformen genannt.
  • In den 5A–5E veranschaulichen eine schematische Draufsicht (5A) und seitliche Querschnittsansichten (5B–5E) ein beispielhaftes Verfahren zur Herstellung eines Halbleiterchips gemäß einer Ausführungsform. Nach der Herstellung mehrerer Halbleiterchips auf einem Halbleiter-Wafer werden die Chips vereinzelt und an einem dehnbaren Band befestigt. Das Band ist in einem Wafer-Rahmen befestigt. 5A zeigt eine Draufsicht einer Baugruppe 50, die aus einem Wafer-Rahmen 51, der ein Band 52 hält, und mehreren Halbleiterchips 53, die an dem Band 52 befestigt sind, besteht.
  • 5B zeigt nicht erfindungsgemäß in der oberen Hälfte eine seitliche Querschnittsansicht der Baugruppe 50 und in der unteren Hälfte eine schematische Darstellung eines Bades 60, das in flüssiger Form eine Anti-EBO-Zusammensetzung oder eine die Oberflächenenergie reduzierende Zusammensetzung enthält. Die Pfeile deuten an, dass die Baugruppe 50 in das Bad 60 getaucht wird, so dass die Zusammensetzung an den frei liegenden Oberflächen des Halbleiterchips 53 haftet. Es ist auch möglich, das flüssige Anti-EBO mit Ultraschallwellen zu beaufschlagen, um die Penetration des Anti-EBO in die Räume zwischen den Chips 53 zu verbessern.
  • 5C zeigt eine Querschnittsdarstellung der Baugruppe 50 in der oberen Hälfte und eine schematische Darstellung eines Wasserbades 70 in der unteren Hälfte, wobei die Pfeile andeuten, dass ein Reinigungsschritt ausgeführt wird, indem die Baugruppe 50 in das Wasserbad 70 getaucht wird.
  • 5D zeigt schematisch einen Trocknungsschritt, wobei die Baugruppe 50 erwärmt wird, um getrocknet zu werden.
  • Zum Schluss zeigt 5E die Baugruppe 50, wobei die Chips 53 auf ihren Seitenflächen und ihren zweiten Hauptflächen mit einer Schicht der die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt sind. Die erste Hauptfläche der Chips wird an dem Band befestigt und braucht nicht mit der die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt zu werden, da die Chips mit ihren jeweiligen ersten Hauptflächen an dem Leiterrahmen oder Leadframe anzubringen sind.
  • 6 zeigt ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines elektronischen Bauelements gemäß einer Ausführungsform. Das Verfahren umfasst das Bereitstellen eines Trägers, wie zum Beispiel einen Leiterrahmen oder ein Leadframe (s1). Ein Halbleiterchip, der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche und Seitenflächen, welche die erste und die zweite Hauptfläche verbinden, umfasst, wird ebenfalls bereitgestellt (s2). Die Seitenflächen werden mindestens teilweise mit einer die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt (s3), und der Halbleiterchip wird mit seiner ersten Hauptfläche an dem Träger befestigt (s4).
  • Gemäß des Verfahrens von 6 werden die Seitenflächen vollständig mit der die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt.
  • Gemäß des Verfahrens von 6 wird auch die zweite Hauptfläche des Halbleiterchips mit der die Oberflächenenergie reduzierenden Schicht aus diamantartigem Kohlenstoff (DLC) bedeckt.
  • Gemäß des Verfahrens von 6 wird auch der Träger mindestens teilweise mit der Anti-EBO-Zusammensetzung oder der die Oberflächenenergie reduzierenden Zusammensetzung bedeckt. Zum Beispiel braucht nur die Oberseite des Trägers mit der Zusammensetzung bedeckt zu werden. Es ist auch möglich, dass der Träger vollständig mit der Zusammensetzung bedeckt wird. Für den Träger kann entweder die gleiche oder eine andere Zusammensetzung als die, die für den Chip verwendet wurde, verwendet werden.
  • Gemäß des Verfahrens von 6 wird der Halbleiterchip an dem Leiterrahmen mittels eines Epoxidharzes angebracht.
  • Gemäß des Verfahrens von 6 ist die auf die Seitenflächen des Halbleiterchips aufbeschichtete Schicht aus diamantartigem Kohlenstoff (DLC) in der Lage, die Oberflächenenergie der Chip-Flächen zu verringern, und falls auch eine Anti-EBO-Zusammensetzung auf den Träger aufbeschichtet wird, so ist diese Zusammensetzung in der Lage, die Oberflächenenergie der Träger-Oberfläche zu verringern.
  • Gemäß des Verfahrens von 6 umfasst das beispielhafte Verfahren des Weiteren das Bereitstellen mehrerer Halbleiterchips, das Anbringen der Halbleiterchips auf einer Unterlage und das Eintauchen der Unterlage in eine Flüssigkeit, die aus der Anti-EBO-Zusammensetzung oder der die Oberflächenenergie reduzierenden Zusammensetzung besteht. Die Unterlage kann aus einem dehnbaren Band bestehen, das in einem Wafer-Rahmen fixiert werden kann. Gemäß eines weiteren Beispiels umfasst das Verfahren des Weiteren nach dem Eintauchen des Reinigen der Unterlage in Wasser und erforderlichenfalls nach dem Reinigen das Trocknen der Unterlage.

Claims (8)

  1. Halbleiterchip, der Folgendes umfasst: eine erste Hauptfläche; eine zweite Hauptfläche gegenüber der ersten Hauptfläche; Seitenflächen, welche die erste und die zweite Hauptfläche verbinden; und eine Schicht einer die Oberflächenenergie reduzierenden Zusammensetzung, welche die Seitenflächen mindestens teilweise bedeckt, wobei die Schicht diamantartigen Kohlenstoff aufweist.
  2. Halbleiterchip nach Anspruch 1, wobei die diamantartigen Kohlenstoff aufweisende Schicht mit Fluor oder Silizium dotiert ist.
  3. Halbleiterchip nach einem der Ansprüche 1 und 2, wobei die Zusammensetzung hydrophobe Eigenschaften aufweist.
  4. Halbleiterchip nach einem der Ansprüche 1 bis 3, wobei die Schicht eine Dicke im Bereich 0,5 nm–5 nm aufweist.
  5. Halbleiterchip nach einem der Ansprüche 1–4, wobei die zweite Hauptfläche mindestens teilweise mit der Zusammensetzung bedeckt ist.
  6. Elektronisches Bauelement, das Folgendes umfasst: einen Träger; und einen Halbleiterchip, der eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und Seitenflächen, welche die erste und die zweite Hauptfläche verbinden, umfasst; wobei der Halbleiterchip mit seiner ersten Hauptfläche an dem Träger angebracht ist; wobei die Seitenflächen des Halbleiterchips mindestens teilweise mit einer die Oberflächenenergie reduzierenden Zusammensetzung bedeckt sind, wobei die Schicht diamantartigen Kohlenstoff aufweist.
  7. Elektronisches Bauelement nach Anspruch 6, wobei die zweite Hauptfläche mindestens teilweise mit der Zusammensetzung bedeckt ist.
  8. Elektronisches Bauelement nach einem der Ansprüche 6 und 7, wobei die Zusammensetzung hydrophobe Eigenschaften aufweist.
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