DE2418813A1 - Verfahren zur herstellung einer vielzahl von halbleiterchips - Google Patents
Verfahren zur herstellung einer vielzahl von halbleiterchipsInfo
- Publication number
- DE2418813A1 DE2418813A1 DE2418813A DE2418813A DE2418813A1 DE 2418813 A1 DE2418813 A1 DE 2418813A1 DE 2418813 A DE2418813 A DE 2418813A DE 2418813 A DE2418813 A DE 2418813A DE 2418813 A1 DE2418813 A1 DE 2418813A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor
- components
- chips
- disc
- grooves
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims description 21
- 229920005989 resin Polymers 0.000 claims description 15
- 239000011347 resin Substances 0.000 claims description 15
- 239000000853 adhesive Substances 0.000 claims description 8
- 230000001070 adhesive effect Effects 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 5
- 238000012360 testing method Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 238000009434 installation Methods 0.000 claims description 2
- 229920003002 synthetic resin Polymers 0.000 claims description 2
- 239000000057 synthetic resin Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000001680 brushing effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01052—Tellurium [Te]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01063—Europium [Eu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01064—Gadolinium [Gd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01067—Holmium [Ho]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Die Bonding (AREA)
- Dicing (AREA)
Description
Dipl.-lng. H. Sauenland · Dr.-lng. R. König ■ Dipl.-lng. K. Bergen
Patentanwälte · 4odd Düsseldorf so · Cecilienallee 7S ■ Telefon 432732
18. April 1974 29 261 B
RCA Corporation, 30 Rockefeller Plaza,
New York, N.Y0 10020 (V.St.A.)
"Verfahren zur Herstellung einer Vielzahl von Halbleiterchips"
Die Erfindung betrifft ein Verfahren zur Herstellung einer Vielzahl von Halbleiterchips, von denen jedes mehrere elektrisch
isolierte Halbleiterbauelemente enthält.
Miniaturisierte Halbleiterschaltungen des sogenannten "Hybrid-"Typs weisen üblicherweise ein keramisches Substrat
mit einer Anordnung aus aufgedruckten Leitern und passiven Komponenten, z.B. Widerständen und Kondensatoren,
sowie aktiven Schaltungskomponenten, wie Transistoren und Dioden auf, die auf Anschlußflecken am Substrat befestigt
sind. Das Drucken der Leiter und passiven Komponenten ist ein relativ billiger Teil der Herstellung, da diese Schaltungselemente
in einfacher Weise durch Aufstreichen mittels einer Rakel aufgebracht werden können. Das Anbringen
der aktiven Bauelemente ist dagegen relativ aufwendig, da jedes Bauelement bei seiner Montage individuell gehandhabt
Werdern muß.
Viele Schaltungen umfassen mehr als ein aktives Bauelement; obwohl es zweckmäßig wäre, mehrere Bauelemente dieser Art
auf einem einzigen Halbleiterchip anzubringen, ergeben sich bekanntlich bei enger Packung mehrerer aktiver Bauelemente
409846/0773
auf einem Halbleiterchip parasitäre Reaktionen zwischen den Bauelementen. Eine übliche Methode zum elektrischen
Isolieren der Bauelemente auf einem Einzelchip besteht darin, Stör- bzw. Dotierstoffe des geeigneten Leitungstyps zwischen die Bauelemente einzudiffundieren. Diese
Maßnahme ist bis zu einem gewissen Grade wirksam, jedoch führen die eindiffundierten Stoffe selbst parasitäre Einflüsse
ein, und die Isolation ist nicht 100% wirksam.
Es ist daher Aufgabe der Erfindung, ein Verfahren anzugeben, welches bei Ausbildung einer Vielzahl von Bauelementen
auf einem Einzelchip die Kosten des Anbringens aktiver Bauelemente senkt und gleichzeitig eine verbesserte
Isolation jedes Bauelements gewährleistet, wobei die Isolation mindestens derjenigen eines auf einem Halbleiterchip
ausgebildeten Einzelbauelements entsprechen soll»
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß die Chips in einer einzigen Halbleiterscheibe so hergestellt
werden, daß jedes Chips eine Kontaktierungsseite und eine dieser entgegengesetzte Seite besitzt, daß die
Halbleiterscheibe mit der Kontaktierungsseite auf ein Zwischensubstrat aufgebracht wird, daß in der entgegengesetzten
Seite der Halbleiterscheibe Nuten zur Trennung von Bauelementengruppen ausgebildet werden, daß die Nuten
mit einem Harz gefüllt werden und die entgegengesetzte Seite mit dem Harz überzogen wird, daß die Scheibe sodann
vom Zwischensubstrat abgenommen und mit der entgegengesetzten Seite erneut auf einem Substrat aufgebracht
wird, daß die Scheibe danach in nutfreie Einzelchips unterteilt wird, und daß die Einzelchips schließlich von
dem Substrat gelöst werden.
Ferner ist erfindungsgemäß eine Anordnung von Halbleiterchips vorgesehen, die sich dadurch auszeichnet, daß die
Halbleiterchips in einer Ebene orientiert sind, jedes der Chips eine Mehrzahl von dielektrisch isolierten Halbleiterbauelementen
aufweist und von allen Nachbarchips im
409846/0773
Kantenbereich vollständig getrennt ist, und daß alle Chips durch ein geeignet lösbares Haft- oder Klebemittel auf einem Substrat in der Orientierungsstellung gehalten
sind.
Nachfolgend wird die Erfindung anhand der Zeichnungen
näher erläutert. Es zeigen:
Eig. 1 eine Draufsicht auf eine Halbleiterkristallscheibe
mit einer Vielzahl von aktiven Halbleiterbauelementen, die in einem späteren Verfahrensschritt in eine große Zahl von jeweils mehrere
Bauelemente umfassenden Einzelchips unterteilt werden;
Fig. 2 eine Querschnittsansicht der in Fig. 1 gezeigten Scheibe nach Anbringen der Scheibe auf einem Zwischensubstrat
j
Fig. 5 bis 7 Querschnittsansichten, welche die aufeinanderfolgenden
Verfahrensschritte bei der Herstellung von Einzelchips veranschaulichen, wobei letztere
. getrennt in Hybridschaltungen angeordnet werden.
Das beschriebene Verfahren ermöglicht die ökonomische Herstellung,
Prüfung und Montage einer Vielzahl von einzelnen Halbleiterchips, die jeweils ©ehrere aktive Halbleiterbauelemente
enthalten. In jedem Einzelchip sind die einzelnen Bauelemente durch eine dielektrische Substanz,
z.B. einen Kunstharz, praktisch vollständig voneinander elektrisch isoliert.
In Fig. 1 ist eine Halbleiterscheibe 2 mit einer Vielzahl von aktiven Halbleiterbauelementen 4 gezeigt, wobei letztere
nach üblichen Methoden eindiffundiert und durch Nieder-
409846/0773
schlagen von Metall kontaktiert werden können. Gemäß der Darstellung in der Zeichnung weist jedes Bauelement 4
vier Lötanschlußpunkte 6 auf, welche mit geeigneten Verbindungsmitteln in eine in der Zeichnung nicht dargestellte
Hybridschaltung einbezogen sind, wobei die Hybridschaltung auf eine Oberfläche eines keramischen Substrats
aufgedruckt ist. Obwohl alle Bauelemente gemäß Darstellung mit vier Anschlüssen ausgestattet sind, können einige
Bauelemente eine größere oder geringere Anzahl von Anschlüssen, z.B. drei oder fünf haben. Alle Bauelemente
können übereinstimmend aufgebaut sein, jedoch ist es in der Praxis wahrscheinlicher, daß einige von ihnen als
Transistoren und einige als Dioden ausgeführt Bind, wobei die Transistoren verschiedenartig sein können.
Bei Verwendung einer derartigen Anordnung war es bisher üblich, alle Einzeleinheiten zunächst zu zerschneiden und
danach jede an der Stelle der Schaltung einzubauen, wo sie benötigt wurde. Sobald die Scheibe jedoch in Einzelbauelemente
zerschnitten ist, wird deren Handhabung und Weiterverarbeitung außerordentlich kostspielig.
Bei dem beschriebenen Verfahren ist beabsichtigt, daß die Scheibe 2 zunächst in eine Vielzahl von Chips unterteilt
wird, von denen jedes eine Anzahl, beispielsweise vier Bauelemente, z.B. die Gruppe aus den Bauelementen 8,
10, 12 und 14 in einer Ecke der Anordnung enthält. Es ist vorgesehen, daß alle Bauelemente in einem Einzelchip
in einer einzigen Schaltung oder einem Schaltungsteil
verwendet werden sollen.
Der erste Schritt des Verfahrens besteht darin, die Scheibe 2 mit der Kontaktierungsseite nach unten auf ein Zwischensubstrat
16 mit einer Wachsschicht 18 oder einem anderen geeigneten lösbaren Haftmittel anzubringen. Die
Rückseite der Scheibe wird sodann mit einem Gitter aus
409846/0773
Nuten 20 (Fig. 2) versehen, welche entlang den ausgezogenen Horizontallinien 22a und den ausgezogenen Vertikallinien
22b (Fig. 1) geschnitten werden. Vorzugsweise erstrecken sich die Nuten nicht vollständig über die Scheibe,
die beispielsweise eine Dicke von 0,2 bis 0,254 mm haben kann. Am Boden jeder Nut bleibt Material in einer Stärke
von 0,025 bis 0,05 mm stehen.
Eine Schicht 24 aus Epopyharz (oder einem für gewisse Lösungsmittel für die Wachsschicht 18 unlösbaren anderen
Harz) wird sodann auf die gesamte RücksBcite 25 der Scheibe und in die Nuten 20 derart aufgesprüht, daß die Nuten
mit Harz gefüllt sind. An sich könnten sich die Nuten 20 an diesem Punkt vollständig über die Scheibe erstrecken,
jedoch besteht die Gefahr, daß das Harz in den Nuten etwas über die Frontfläche der Scheibe ausläuft und eine spätere
Entfernung erforderlich macht. Nachdem das Harz ausgehärtet ist, wird die Scheibe 2 von dem Zwischensubstrat
16 durch Ablösen der Wachsschicht 18 in der in Fig. 4 dargestellten Weise entfernt. Danach (Fig. 5) wird die
Scheibe 2 mit ihrer Rückseite 25 mit Hilfe einer Wachsschicht 28 auf einem anderen Zwischensubstrat 26 angebracht.
Das den Nuten 20 oberhalb der Harzschicht gegenüberliegende Halbleitermaterial wird sodann durch Schneiden
entfernt, so daß eine vollständige Isolation zwischen den Bauelementen entsteht.
Der nächste Schritt (Fig. 6) besteht darin, daß eine andere Gruppe von Nuten 30, die sich vollständig durch die
Halbleiterscheibe 2 und durch die Harzschicht 24 entlang den gestrichelten Horizontallinien 32a und den gestrichelten
Vertikallinien 32b (Fig. 1) erstrecken, geschnitten wird. Dieses Schnittgitter zerteilt die Chipanordnung in
einzelne Stücke, wobei jedoch alle Chips von der Haftmittel- (Wachs-)schicht 28 in ihrer Position auf dem Substrat
409846/0773
26 festgehalten werden. In dieser Verfahrensstufe kann
die Anordnung zur Weiterverarbeitung, z.B. zum Prüfen einiger oder aller Einzelbauelemente unter Verwendung
von Proben in herkömmlicher Weise gehandhabt werden.
Eine vollständige Trennung der Einzelchips wird in einfacher Weise dadurch vorgenommen, daß die Wachsschicht
28 aufgelöst wird. Wie in Fig. 7 dargestellt ist, sind jetzt die Chips 34 einbaufertig und können auf Verbindungsstellen
in einer Hybridschaltung montiert werden. Das Harz zwischen den Bauelementen und auf der Rückseite des
Chips ist ausreichend dick und fest, um jedes Chip selbsttragend zu machen.
Das zuvor beschriebene Verfahren macht es möglich, daß die Bauelemente einer Einzelschaltung oder ein besonderer
Teil einer Schaltung wie ein Einzelchip während des Zusammenbaus zu handhaben sind, und gewährleistet trotzdem
praktisch vollständige elektrische Isolation zwischen den Bauelementen. Die Anzahl der Bauelemente auf
jedem Einzelchip kann selbstverständlich variiert werden. Jedes Einzelchip kann beispielsweise nur zwei Bauelemente
oder auch mehr als die dargestellte Anzahl von Bauelementen enthalten.
Die neue Anordnung weist eine Vielzahl von Bauelementeneinheiten auf, die in einer (gemeinsamen) Ebene orientiert
sind, wobei jede Einheit eine Mehrzahl von im Kantenbereich jeweils dielektrisch isoliert voneinander angeordneten
Bauelementen aufweist und alle Einheiten auf einem Zwischensubstrat zur Handhabung innerhalb einer Einzelanordnung
zusammengehalten sind. Die Anordnung kann in dieser Form zu einem Geräteherstellfi^r verschickt werden, der
sie einem erneuten Test unterziehen und durch Lösen der Haftschicht die Bauelementeneinheiten voneinander trennen
kann.
409846/0773
Ferner ist eine Einheit vorgesehen, in der mehrere Bauelemente an ihren Kanten in orientierter Weise derart
zum Haften gebracht sind, daß sie als eine gemeinsame Gruppe gehandhabt und als solche in eine Schaltung eingebaut
werden können. Diese Einheit hat den weiteren Vorteil, daß alle Bauelemente der Einheit aus demselben
Teil derselben Halbleiterkristallscheibe stammen und demselben Herstellungsprozeß unterzogen worden sind. Dadurch
ergibt sich in allen Bauelementen eine wesentlich bessere gegenseitige Anpassung als im Falle eines Zusammenbaus
aus verschiedenen Kristallscheibchen. Hierin liegt ein beträchtlicher Vorteil für den Schaltungskonstrukteur
und für den Hersteller elektronischer Einrichtungen.
409846/0773
Claims (1)
- RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)Patentansprüche;/ 1. JVerfahren zur Herstellung einer Vielzahl von Halbleiterchips, von denen jedes mehrere elektrisch isolierte Halbleiterbauelemente enthält, dadurch gekennzeichnet, daß die Chips in einer einzigen Halbleiterscheibe so hergestellt werden, daß jedes Chip eine Kontaktierungsseite und eine dieser entgegengesetzte Seite besitzt, daß die Halbleiterscheibe mit der Kontaktierungsseite auf ein Zwischensubstrat aufgebracht wird, daß in der entgegengesetzten Seite der Halbleiterscheibe Nuten zur Trennung von Bauelementengruppen ausgebildet werden, daß die Nuten mit einem Harz gefüllt werden und die entgegengesetzte Seite mit dem Harz überzogen wird, daß die Scheibe sodann vom Zwischensubstrat abgenommen und mit der entgegengesetzten Seite erneut auf einem Substrat angebracht wird, daß die Scheibe danach in nutfreie Einzelchips unterteilt wird, und daß die Einzelchips schließlich von dem Substrat gelöst werden.2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Prüfoperationen an den Bauelementen der unterteilten Scheibe durchgeführt werden, nachdem die Scheibe in den nutfreien Zonen in die Einzelchips unterteilt worden ist.3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Scheibe vollständig durchdringende Nuten ausgebildet werden.409846/07734g Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Nuten zunächst nur bis zu einer bestimmten Tiefe in die Scheibe eingearbeitet werden, und daß nach dem Einbringen des Harzes der Rest des Halbleitermaterials im Bodenbereich der Nuten entfernt wird«,» Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Scheibe mittels einer Wachsschicht auf dem Substrat angebracht wird.6. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Nuten eingeschnitten bzw«, eingefräst werden»7. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Scheibe nach dem erneuten Anbringen auf einem Substrat dadurch in Einzelchips zerteilt wird, daß ein Gitter aus Frässchnitten durch die Harzbeschichtung eingearbeitet wird.8g Anordnung von Halbleiterchips, dadurch gekennzeichnet , daß die Halbleiterchips (z0B„ 8, 10, 12, 14) in einer Ebene orientiert sind, jedes der Chips eine Mehrzahl von dielektrisch isolierten Halbleiterbauelementen (4, 8, 10) aufweist und von allen Nachbarchips im Kantenbereich (20, 22) vollständig getrennt ist, und daß alle Chips durch ein geeignet lösbares Haft- oder Klebemittel (28) auf einem Substrat (26) in der Orientierungsstellung gehalten sind«,9. Anordnung nach Anspruch 8, dadurch gekennzeichnet , daß die Bauelemente eines Chips aus demselben Teil einer Halbleiterkristallscheibe stammenβ409846/077310. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß das dielektrische Material zur Trennung der Bauelemente jedes Chips ein Kunstharz ist.11. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß das lösbare Haft- bzw. Klebemittel ein Wachs ist.12. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß jedes Bauelement Lötanschlüsse aufweist.13· Halbleiterchip zum Einbau in elektronischen Schaltungen, dadurch gekennzeichnet, daß es eine Mehrzahl von in einer Ebene angeordneten Halbleiterbauelementen (8, 10, 12, 14) aufweist, die an ihren Kanten durch ein sich auch über ihre Rückseiten erstreckendes Harz miteinander verbunden sind.14. Chip nach Anspruch 13, dadurch gekennzeichnet, daß die Bauelemente aus dem gleichen Teil einer Halbleiterkristallscheibe stammen.15· Chip nach Anspruch 13, dadurch gekennzeichnet, daß alle Bauelemente Lötmittelanschlüsse aufweisen, die alle in die gleiche Richtung weisen.409846/0773Leerseite
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US35571873A | 1973-04-30 | 1973-04-30 | |
US500164A US3924323A (en) | 1973-04-30 | 1974-08-23 | Method of making a multiplicity of multiple-device semiconductor chips and article so produced |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2418813A1 true DE2418813A1 (de) | 1974-11-14 |
Family
ID=26998976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2418813A Pending DE2418813A1 (de) | 1973-04-30 | 1974-04-19 | Verfahren zur herstellung einer vielzahl von halbleiterchips |
Country Status (7)
Country | Link |
---|---|
US (1) | US3924323A (de) |
BE (1) | BE814281A (de) |
CA (1) | CA1003122A (de) |
DE (1) | DE2418813A1 (de) |
FR (1) | FR2227641B1 (de) |
GB (1) | GB1462275A (de) |
NL (1) | NL7405760A (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2930460A1 (de) * | 1979-07-27 | 1981-01-29 | Licentia Gmbh | Halbleiterbauelement |
DE3524301A1 (de) * | 1985-07-06 | 1987-01-15 | Semikron Gleichrichterbau | Verfahren zum herstellen von halbleiterelementen |
DE3931495A1 (de) * | 1989-09-21 | 1991-04-04 | Itt Ind Gmbh Deutsche | Verfahren zur "fliessenden" feinklassifizierung von kapazitaetsdioden |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2524707B1 (fr) * | 1982-04-01 | 1985-05-31 | Cit Alcatel | Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus |
US5521125A (en) * | 1994-10-28 | 1996-05-28 | Xerox Corporation | Precision dicing of silicon chips from a wafer |
US6083811A (en) * | 1996-02-07 | 2000-07-04 | Northrop Grumman Corporation | Method for producing thin dice from fragile materials |
US5904546A (en) * | 1996-02-12 | 1999-05-18 | Micron Technology, Inc. | Method and apparatus for dicing semiconductor wafers |
CN1110846C (zh) * | 1996-07-12 | 2003-06-04 | 富士通株式会社 | 半导体装置的制造方法 |
US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
US6365438B1 (en) * | 1997-05-09 | 2002-04-02 | Citizen Watch Co., Ltd. | Process for manufacturing semiconductor package and circuit board assembly |
FR2782843B1 (fr) * | 1998-08-25 | 2000-09-29 | Commissariat Energie Atomique | Procede d'isolation physique de regions d'une plaque de substrat |
DE19850873A1 (de) | 1998-11-05 | 2000-05-11 | Philips Corp Intellectual Pty | Verfahren zum Bearbeiten eines Erzeugnisses der Halbleitertechnik |
DE60033218T2 (de) * | 1999-07-02 | 2007-11-15 | Canon K.K. | Verfahren zur Herstellung eines Flüssigkeitsausstosskopfes, damit hergestellter Flüssigkeitsausstosskopf, Kopfkassette, Flüssigkeitsausstossvorrichtung, Verfahren zur Herstellung einer Siliziumplatte und damit hergestellte Siliziumplatte |
JP4403631B2 (ja) * | 2000-04-24 | 2010-01-27 | ソニー株式会社 | チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法 |
JP2001313350A (ja) * | 2000-04-28 | 2001-11-09 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法 |
JP3631956B2 (ja) * | 2000-05-12 | 2005-03-23 | 富士通株式会社 | 半導体チップの実装方法 |
DE10202881B4 (de) * | 2002-01-25 | 2007-09-20 | Infineon Technologies Ag | Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips |
US6608370B1 (en) * | 2002-01-28 | 2003-08-19 | Motorola, Inc. | Semiconductor wafer having a thin die and tethers and methods of making the same |
WO2003098632A2 (en) * | 2002-05-16 | 2003-11-27 | Nova Research, Inc. | Methods of fabricating magnetoresistive memory devices |
US7169691B2 (en) * | 2004-01-29 | 2007-01-30 | Micron Technology, Inc. | Method of fabricating wafer-level packaging with sidewall passivation and related apparatus |
TWI294168B (en) * | 2006-04-18 | 2008-03-01 | Siliconware Precision Industries Co Ltd | Semiconductor package and substrate with array arrangement thereof and method for fabricating the same |
CN101601122B (zh) * | 2007-01-31 | 2012-03-21 | 汉高股份两合公司 | 涂有填充的、可旋涂的材料的半导体晶片 |
US8212369B2 (en) * | 2007-01-31 | 2012-07-03 | Henkel Ag & Co. Kgaa | Semiconductor wafer coated with a filled, spin-coatable material |
US20170330855A1 (en) * | 2016-05-13 | 2017-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and Method for Immersion Bonding |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2748041A (en) * | 1952-08-30 | 1956-05-29 | Rca Corp | Semiconductor devices and their manufacture |
US3411200A (en) * | 1965-04-14 | 1968-11-19 | Westinghouse Electric Corp | Fabrication of semiconductor integrated circuits |
US3343255A (en) * | 1965-06-14 | 1967-09-26 | Westinghouse Electric Corp | Structures for semiconductor integrated circuits and methods of forming them |
US3689357A (en) * | 1970-12-10 | 1972-09-05 | Gen Motors Corp | Glass-polysilicon dielectric isolation |
-
1974
- 1974-04-08 CA CA196,998A patent/CA1003122A/en not_active Expired
- 1974-04-19 DE DE2418813A patent/DE2418813A1/de active Pending
- 1974-04-23 GB GB1770574A patent/GB1462275A/en not_active Expired
- 1974-04-26 FR FR7414628A patent/FR2227641B1/fr not_active Expired
- 1974-04-26 BE BE143701A patent/BE814281A/xx unknown
- 1974-04-29 NL NL7405760A patent/NL7405760A/xx unknown
- 1974-08-23 US US500164A patent/US3924323A/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2930460A1 (de) * | 1979-07-27 | 1981-01-29 | Licentia Gmbh | Halbleiterbauelement |
DE3524301A1 (de) * | 1985-07-06 | 1987-01-15 | Semikron Gleichrichterbau | Verfahren zum herstellen von halbleiterelementen |
US4769108A (en) * | 1985-07-06 | 1988-09-06 | Semikron Gesellschaft Fur Gleichrichterbau | System for the production of semiconductor component elements |
DE3931495A1 (de) * | 1989-09-21 | 1991-04-04 | Itt Ind Gmbh Deutsche | Verfahren zur "fliessenden" feinklassifizierung von kapazitaetsdioden |
Also Published As
Publication number | Publication date |
---|---|
NL7405760A (de) | 1974-11-01 |
CA1003122A (en) | 1977-01-04 |
FR2227641A1 (de) | 1974-11-22 |
BE814281A (fr) | 1974-08-16 |
AU6819674A (en) | 1975-10-23 |
FR2227641B1 (de) | 1979-02-16 |
GB1462275A (en) | 1977-01-19 |
US3924323A (en) | 1975-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2418813A1 (de) | Verfahren zur herstellung einer vielzahl von halbleiterchips | |
DE3019207C2 (de) | ||
DE2554965C2 (de) | ||
DE2625383C2 (de) | Verbindungsträger zur Bildung der elektrischen Verbindungen zwischen Anschlußleitern eines Packungsrahmens und Kontaktierungsstellen mindestens einer innerhalb des Packungsrahmens gelegenen integrierten Schaltung und Verfahren zur Herstellung eines solchen Verbindungsträgers | |
DE2843144C2 (de) | ||
DE3011068C2 (de) | Verfahren zur Herstellung einer Gegenplatte mit elektrisch voneinander isolierten Potential- und Masseplatten | |
DE2752438A1 (de) | Anordnung fuer das packen von monolithisch integrierten halbleiterschaltungen | |
EP1620893B1 (de) | Verfahren zur herstellung eines nutzens und verfahren zur herstellung elektronischer bauteile mit gestapelten halbleiterchips aus dem nutzen | |
DE3149641A1 (de) | "eleketrische schaltungsplatte und verfahren zu ihrer herstellung" | |
EP0865081B1 (de) | Verfahren zum Herstellen von elektronischen Elementen | |
DE2101028C2 (de) | Verfahren zum Herstellen einer Mehrzahl von Halbleiterbauelementen | |
DE102012100231B4 (de) | Halbleiterchip | |
DE3445690C2 (de) | Verfahren zur Herstellung einer Trägerplatte für eine gedruckte Schaltung | |
DE200232T1 (de) | Entkopplungskondensator und verfahren zu seiner herstellung. | |
DE2342923B1 (de) | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung und nach diesem Verfahren hergestellte Zweiphasen-Ladungsverschiebeanordnung | |
EP0351531A2 (de) | Elektronische Baueinheit | |
DE102006012755B4 (de) | Verfahren zur Herstellung von Halbleiterbauelementen | |
DE3219055A1 (de) | Verfahren zur herstellung eines filmtraegers mit leiterstrukturen | |
EP0104580A2 (de) | Verfahren zur Herstellung elektrischer Chip-Bauelemente | |
DE102013108967A1 (de) | Verfahren und Herstellung eines Elektronikmoduls und Elektronikmodul | |
EP1116420B1 (de) | Leiterplatte zur verwendung bei der prüfung von elektrischen bauteilen | |
WO1999026287A1 (de) | Siliziumfolie als träger von halbleiterschaltungen als teil von karten | |
DE19940759B4 (de) | Schaltungsanordnung und Verfahren zu deren Herstellung | |
EP1186037B1 (de) | Multichipmodul für die loc-montage sowie verfahren zu dessen herstellung. | |
CH677054A5 (en) | Electronic module mfr. esp. for hearing aid - by folding circuit carrier fitted with IC(s) to produce very compact module |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OHN | Withdrawal |