DE102006012755B4 - Verfahren zur Herstellung von Halbleiterbauelementen - Google Patents

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Abstract

Der Erfindung, die ein Verfahren zur Herstellung von Halbleiterbauelementen, die ein Substrat, einen Halbleiterchip und eine Vergussmasse aufweisen, bei dem auf einem Wafer befindliche Chips vereinzelt, auf einem Substrat angeordnet und mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden werden, liegt die Aufgabe zugrunde, bei der Herstellung von Halbleiterbauelementen durch eine Verkürzung der Prozesszykluszeit die Produktivität zu steigern und durch eine Reduzierung der Bauelementegröße eine Materialeinsparung zu erreichen, um somit insgesamt eine Kostenreduzierung zu erzielen. Dies wird dadurch gelöst, dass ein Viereck, bestehend aus mindestens zwei Halbleiterchips, die aus dem Wafer ungetrennt zusammenhängend ausgeschnitten werden, auf dem Substrat angeordnet wird. Dabei wird jeder Halbleiterchip, der mindestens eine Seite aufweist, die nicht mit einem anderen Halbleiterchip zusammenhängt, durch Drahtbonden mit der Leiterstruktur auf dem Substrat elektrisch leitend verbunden, Das Viereck wird zu einem Block mit Vergussmasse umhüllt. Schließlich werden die Halbleiterbauelemente durch gemeinsames Zersägen der Vergussmasse und des Vierecks vereinzelt.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbauelementen, die ein Substrat, einen Halbleiterchip und eine Vergussmasse aufweisen. Bei dem Verfahren werden auf einem Wafer befindliche Chips vereinzelt, auf einem Substrat angeordnet und mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden.
  • Bekannterweise werden zur Herstellung von Halbleiterbauelementen Halbleiterchips auf Halbleiterscheiben, so genannten Wafern, über mehrere Prozessschritte erzeugt.
  • Zur Montage selbst werden die Halbleiterchips vereinzelt, Die vereinzelten Halbleiterchips werden dann auch als Dies bezeichnet. Ein solches Trennen der Halbleiterchips aus dem Waferverbund wird beispielsweise in der US 6 929 971 B2 oder in der US 2006/0030127 A1 beschrieben. Üblicherweise wird der Wafer auf eine Trägerfolie, dem so genannten dicing tage, aufgebracht und anschließend entlang der Chipkanten zersägt. Dieser Vorgang wird auch als ”dicing” bezeichnet. Meist wird ein Wafer vor oder nach dem dicing dünn geschliffenen, um bei der Montage mehrere Halbleiterchips übereinander stapeln zu können ohne eine große Bauhöhe zu generieren.
  • Die Dies werden dann dem zersägten Scheibenverband entnommen, indem sie von der Trägerfolie abgezogen und auf ein Substrat montiert werden. Das Substrat selbst sieht dabei mehrere Montageplätze für Dies vor. Beispielsweise können die Dies in einer Matrix von 4 × 4 montiert werden, so dass auf einem Substrat 16 Dies angeordnet werden. Die Dies werden entweder bei der Montage durch flip-chip-Bonden oder nach einem Aufkleben mittels Drahtbonden mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden. Anschließend erfolgt ein Umhüllen der Dies mit einer Vergussmasse, einem so genannten mold compound. Dabei werden die Dies alle zusammen vollständig umhüllt und zu einem Block vergossen. Ist dies erfolgt, so erfolgt anschließend ein Zersägen des Blockes zwischen den einzelnen innerhalb des mold compound angeordneten Dies, wodurch nunmehr einzelne Bauelemente entstehen. Innerhalb dieser Bauelemente sind dann die Dies vollständig eingehüllt.
  • Die Leiterstruktur des Substrates wird zweckmäßigerweise vor einem Zersägen des Blockes auf der Unterseite des Substrates mit Lotkugeln versehen. Diese Lotkugeln dienen dann im Weiteren der Montage eines fertig hergestellten Halbleiterbauelementes, beispielsweise auf einer Leiterplatte.
  • Die Anordnung eines Die auf einem Substrat wird als Package bezeichnet. Dabei ist es auch möglich, dass zu einem Package mehrere aufeinander montierte Dies gehören.
  • Die Anordnung der Dies mit einem Abstand zueinander ermöglicht einerseits die vollständige Umhüllung als auch die seitliche Umhüllung der Dies. Andererseits wird damit das Halbleiterbauelement in seiner seitlichen Ausdehnung vergrößert. Insbesondere bei sehr kleinen Halbleiterchips ist die Abfallfläche, die keinerlei Funktion hat, besonders. Es wird insbesondere dafür unnötigerweise mold compound benötigt, was die Kosten pro Bauelemente ansteigen lässt. Die Bauelementekosten werden auch dadurch beeinflusst, dass jedes einzelne Die separat gehandhabt werden muss. Dadurch verlängern sich die Prozesszeiten.
  • In der US 6 900 532 B1 wird ein Verfahren beschrieben, bei dem Halbleiterchips im Waferverbund auf einem entsprechenden Substrat mittels flip-Chip-Bondens angeordnet werden. Dieser Verbund wird danach mit einer Vergussmasse versehen. Erst danach erfolgt die Vereinzelung der einzelnen Halbleiterchips zusammen mit der Vergussmasse. Hierbei ist das flip-chip-Bonden Voraussetzung, bei dem die Verbindung über Lotkugeln zwischen der einander gegenüberliegenden Oberflächen der Halbleiterchips und des Substrats erfolgt. Eine Verbindung zwischen den Halbleiterchips und dem Substrat mittels des oft verwendeten Drahtbondens ist bei diesem Verfahren nicht möglich, da die Drahtbrücken zwischen Halbleiterchip und Substrat bei derart zusammenhängenden Substraten nicht hergestellt werden können.
  • Es ist somit Aufgabe der Erfindung, bei der Herstellung von Halbleiterbauelementen durch eine Verkürzung der Prozesszykluszeit die Produktivität zu steigern und durch eine Reduzierung der Bauelementegröße eine Materialeinsparung zu erreichen, um somit insgesamt eine Kostenreduzierung zu erzielen.
  • Die Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Patentanspruches 1 gelöst. Dabei wird ein Viereck, bestehend aus mindestens zwei Halbleiterchips, die aus dem Wafer ungetrennt zusammenhängend ausgeschnitten werden, auf dem Substrat angeordnet. Dabei wird jeder Halbleiterchip, der mindestens eine Seite aufweist, die nicht mit einem anderen Halbleiterchip zusammenhängt, durch Drahtbonden mit der Leiterstruktur auf dem Substrat elektrisch leitend verbunden. Das Viereck wird zu einem Block mit Vergussmasse umhüllt. Schließlich werden die Halbleiterbauelemente durch gemeinsames Zersägen der Vergussmasse und des Vierecks vereinzelt.
  • Der Vorteil der Erfindung wird dadurch deutlich, dass bereits für zwei zusammenhängende Halbleiterchips ein Sägevorgang auf der Waferebene und ein gesonderter Handlingschritt entfallen können. Das Trennen der zusammenhängenden Halbleiterchips und das Trennen der Vergussmasse, die die beiden Halbleiterbauelemente, die jeweils eines der Halbleiterchips beinhalten, zusammenhält, erfolgen in einem einzigen Schritt.
  • Auch die Entnahme der einzelnen Halbleiterchips von dem Wafer erfolgt nunmehr nicht mehr chipweise, sondern vielmehr für mehrere Halbleiterchips durch die Entnahme des jeweiligen Vierecks. Damit kann eine Vielzahl von Handlingschritten eingespart werden.
  • Anschließend wird das gesamte Viereck mit Vergussmasse umhüllt. Erst dann erfolgt ein chipweises Zersägen des Vierecks mit der darauf angeordneten Vergussmasse. Damit sind zwar die Seitenkanten der Halbleiterchips nicht mehr mit Vergussmasse umhüllt. Dies spielt jedoch keine Rolle, da ein Freiliegen der Seitenflächen keine nachteiligen Wirkungen hat. Grundsätzlich könnte auch die nicht aktive Rückseite der Halbleiterchips freigelassen sein. Allerdings hat die darauf angeordnete Vergussmasse den entscheidenden Vorteil, dass sie eine zusätzliche mechanische Stabilität der Halbleiterchips liefert.
  • Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. In den zugehörigen Zeichnungen zeigt
  • 1 eine schematische Darstellung des Zersägens eines Halbleiterwafer nach dem Stand der Technik,
  • 2 eine chipweise Anordnung von Halbleiterchips auf einem Substrat gemäß dem Stand der Technik in Draufsicht,
  • 3 eine chipweise Anordnung von Halbleiterchips auf einem Substrat gemäß dem Stand der Technik im Querschnitt,
  • 4 eine Umhüllung einer chipweisen Anordnung von Halbleiterchips der Anordnung gemäß 3 im Querschnitt,
  • 5 ein Vereinzeln von Halbleiterbauelementen aus einer Anordnung gemäß 4 im Querschnitt,
  • 6 eine schematische Darstellung des Zersägens eines Halbleiterwafer in Vierecke gemäß der Erfindung,
  • 7 eine vierecksweise Anordnung von Halbleiterchips auf dem Substrat gemäß der Erfindung in Draufsicht,
  • 8 eine vierecksweise Anordnung von Halbleiterchips auf einem Substrat gemäß der Erfindung im Querschnitt,
  • 9 eine Umhüllung der Anordnung gemäß 8 im Querschnitt und
  • 10 ein Vereinzeln von Halbleiterbauelementen aus einer Anordnung gemäß 9 im Querschnitt.
  • In den Zeichnungsfiguren 1 bis 5 ist das Verfahren nach dem Stand der Technik dargestellt. Die einzelnen Verfahrensschritte sind dabei den 6 bis 10 zur besseren Darstellung der Vorteile der Erfindung gegenübergestellt.
  • Wie in 1 gezeigt, sind auf einem Wafer 1 eine Vielzahl von Halbleiterchips 2 angeordnet. Zum Vereinzeln wird der Wafer 1 auf eine nicht näher dargestellte Trägerfolie aufgeklebt. Mittels eines Sägevorganges, der in 1 schematisch durch das Sägeblatt 3 dargestellt ist, werden die Halbleiterchips 2 so vereinzelt, dass der Wafer 1 zwar durchtrennt wird, die Trägerfolie jedoch unbeschädigt bleibt.
  • Nach dem Zersägen des Wafer 1 in einzelne Halbleiterchips 2 werden die Halbleiterchips 2 von der Trägerfolie abgenommen und auf ein Substrat 4 aufgebracht, wie dies in 2 und 3 dargestellt ist. Dazu wird, wie in 3 gezeigt, zwischen die Halbleiterchips 2 und das Substrat 4 ein Klebstoff 5 eingebracht, der Halbleiterchips 2 mit der Oberfläche des Substrates 4 mechanisch verbindet. Anschließend werden mehrere Halbleiterchips 2 mit einer Vergussmasse 6, einem so genannten mold compound, in Form eines Blocks 7 vergossen, wie dies in 4 dargestellt ist. Das Substrat 4 wird auch zur äußeren Kontaktierung mit Lotkugeln 8 versehen. Die Lotkugeln 8 sind in nicht näher dargestellter Art und Weise mit einer Leiterstruktur auf dem Substrat 4 verbunden, wobei die Leiterstruktur ihrerseits elektrisch leitende Verbindungen zu Kontaktinseln auf den Halbleiterchips 2 aufweist. Die elektrisch leitenden Verbindungen zwischen den Halbleiterchips 2 und der Leiterstruktur auf dem Substrat 4 können beispielsweise mittels Drahtbondverbindungen hergestellt werden.
  • Nach Herstellen der Böcke 7, in denen die im Halbeiterchips 2 mit einem Abstand 9 angeordnet sind, wird die Vergussmasse 6 des Blockes 7 zusammen mit dem Substrat 4 etwa in der Mitte des Abstandes 9 mittels Sägen getrennt. Somit sind die Halbleiterbauelemente 10 hergestellt.
  • Wie hierzu in 5 ersichtlich ist, sind infolge dieses Prozesses die Halbleiterchips 2 vollständig in die Vergussmasse 6 eingehüllt, Diese vollständige Umhüllung ist allerdings nicht unbedingt erforderlich, da die Rückseiten 11 und die Seitenflächen 12 eines jeden Halbleiterchips 2 keine aktiven Bauelemente aufweisen und somit nicht unbedingt geschützt werden müssen. Mithin ist die Vergussmasse 6 rechtsseitig und linksseitig der Seitenflächen 12 nicht unbedingt erforderlich. Diese Bereiche der Vergussmasse 6 konsumieren somit Material und nehmen Platz in Anspruch.
  • Wie in 6 dargestellt, erfolgt erfindungsgemäß ein Zersägen des Wafer 1 nicht in einzelne Halbleiterchips 2, sondern in einzelne Vierecke 13. In diesem Beispiel sind in dem Viereck 3 × 4, d. h. 12 Halbleiterchips 2 zusammengefasst, Wie im Vergleich zwischen 6 und 1 ersichtlich ist, wird eine erhebliche Zahl von Sägeschnitten durch diese Zusammenfassung zu Vierecken 13 vermieden.
  • Nunmehr werden die Vierecke 13 von der Trägerfolie entnommen und auf dem Substrat 4 aufgeklebt, wie dies in 7 und 8 ersichtlich ist. Anschließend werden die auf dem Substrat 4 aufgeklebten Vierecke 13 mit Vergussmasse 6 umhüllt, wodurch wiederum ein Block 7 entsteht.
  • Dieser Block wird einschließlich der Halbleiterchips 2 und des Substrates 4 entlang der Chipgrenzen 14, wie sie in 6 ersichtlich sind, zersägt, wodurch die Halbleiterbauelemente 10 erzeugt werden.
  • Wie aus 10 im Vergleich zu 5 ersichtlich ist, haben die erfindungsgemäß hergestellten Halbleiterbauelemente 10 eine wesentlich geringere Baugröße, was im praktischen Einsatzfall Vorteile mit sich bringt und außerdem zu einer Platzreduzierung führt. Eine seitliche Umhüllung der Halbleiterchips 2 in den erfindungsgemäß hergestellten Halbleiterbauelementen 10 ist nicht erforderlich. Mithin kann das Material der Vergussmasse 6 an den Seitenflächen 12 des Halbleiterchips 2 entfallen. Die auf den Rückseiten 11 der Halbleiterchips 2 befindliche Vergussmasse 6 dient einerseits dem Schutz der Rückseite 11 vor mechanischen Beschädigungen und außerdem der mechanischen Stabilisierung der erfindungsgemäß hergestellten Halbleiterbauelemente 10. Außer dem kann auf der Vergussmasse 6 auch in günstiger Weise einer Beschriftung zur Kennzeichnung des Halbleiterbauelementes 10 eingebracht werden, was auf der blanken Rückseite 11 des Halbleiterchips 2 nur schlecht möglich wäre.

Claims (1)

  1. Verfahren zur Herstellung von Halbleiterbauelementen, die ein Substrat, einen Halbleiterchip und eine Vergussmasse beinhalten, bei dem ein Viereck, bestehend aus mindestens zwei Halbleiterchips, die aus dem Wafer ungetrennt zusammenhängend ausgeschnitten und auf dem Substrat angeordnet werden, wobei jeder Halbleiterchip mindestens eine Seite aufweist, die nicht mit einem anderen Halbleiterchip zusammenhängt, und durch Drahtbonden mit der Leiterstruktur auf dem Substrat elektrisch leitend verbunden wird, das Viereck zu einem Block mit Vergussmasse umhüllt wird und die Halbleiterbauelemente durch gemeinsames Zersägen der Vergussmasse und des Vierecks vereinzelt werden.
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