DE102004048202B4 - Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen und zur Bestückung derselben mit Außenkontakten - Google Patents
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Abstract
Verfahren
zur Vereinzelung von oberflächenmontierbaren
Halbleiterbauteilen (1) und zur Bestückung derselben mit Außenkontaktflächen (2),
wobei das Verfahren folgende Verfahrensschritte aufweist:
– Herstellen einer Verbundplatte (3) auf einem metallischen Träger (4), der in Zeilen (5) und Spalten (6) angeordnete Halbleiterbauteilpositionen (7) aufweist, wofür Komponenten mehrerer Halbleiterbauteile (1) in eine gemeinsame Kunststoffgehäusemasse (8) zu der Verbundplatte (3) eingebettet werden, und wobei die Verbundplatte (3) auf ihrer Unterseite (9) eine Verdrahtungsstruktur mit Metallkontakten zum Träger (4) hin und auf ihrer Oberseite (10) eine ebene Fläche der gemeinsamen Kunststoffgehäusemasse (8) aufweist;
– Einbringen von Trenngräben (11) in die Kunststoffgehäusemasse (8) der Verbundplatte (3) mittels Laserablation zum Vereinzeln der Halbleiterbauteilpositionen (7), wobei die Trenngräben (11) die Halbleiterbauteilpositionen (7) umgeben, und das Einbringen der Trenngräben (11) in ihrer Tiefe (t) am metallischen Träger (4) endet, wobei ein Stop des Laserabtrags in den Trenngräben (11) der Kunststoffgehäusemasse (8) durch gegenüber dem der Kunststoffgehäusemasse (8)...
– Herstellen einer Verbundplatte (3) auf einem metallischen Träger (4), der in Zeilen (5) und Spalten (6) angeordnete Halbleiterbauteilpositionen (7) aufweist, wofür Komponenten mehrerer Halbleiterbauteile (1) in eine gemeinsame Kunststoffgehäusemasse (8) zu der Verbundplatte (3) eingebettet werden, und wobei die Verbundplatte (3) auf ihrer Unterseite (9) eine Verdrahtungsstruktur mit Metallkontakten zum Träger (4) hin und auf ihrer Oberseite (10) eine ebene Fläche der gemeinsamen Kunststoffgehäusemasse (8) aufweist;
– Einbringen von Trenngräben (11) in die Kunststoffgehäusemasse (8) der Verbundplatte (3) mittels Laserablation zum Vereinzeln der Halbleiterbauteilpositionen (7), wobei die Trenngräben (11) die Halbleiterbauteilpositionen (7) umgeben, und das Einbringen der Trenngräben (11) in ihrer Tiefe (t) am metallischen Träger (4) endet, wobei ein Stop des Laserabtrags in den Trenngräben (11) der Kunststoffgehäusemasse (8) durch gegenüber dem der Kunststoffgehäusemasse (8)...
Description
- Die Erfindung betrifft ein Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen und zur Bestückung derselben mit Außenkontaktflächen.
- Derzeit werden Leadless-Gehäuse, wie beispielsweise TSLP-(thin small leadless package)-Gehäuse mittels eines Trennschleifprozesses vereinzelt. Dazu wird zunächst ein metallischer Träger, auf dem eine Vielzahl von Halbleiterbauteilen auf einer gemeinsamen Platte aus einer Kunststoffgehäusemasse angeordnet sind, chemisch abgeätzt, so dass nun freiliegende Verdrahtungsstrukturen, die ursprünglich auf dem metallischen Träger angeordnet waren, frei zugänglich sind. Dadurch können entsprechende metallische Kontaktflächen der Verdrahtungsstrukturen zu Außenkontaktflächen beschichtet oder mit Außenkontakten bestückt werden.
- Eine Vielzahl der Halbleiterbauteile wird unter der gemeinsamen sog. "Moldkappe", die im Folgenden Verbundplatte genannt wird, in eine gemeinsame Kunststoffmasse eingebettet. Die Verbundplatte vereinigt die unterschiedlichsten Komponenten der Halbleiterbauteile, wie Halbleiterchips, Verbindungselemente, Außenkontaktflächen usw., in einem plattenförmigen Kunststoffkörper, der anschließend nach dem Bestücken mit den Außenkontaktflächen sägetechnisch in einzelne oberflächenmontierbare Halbleiterbauteile aufgetrennt wird. Dazu wird die Verbundplatte auf eine Sägefolie geklebt und anschließend werden auf dieser Sägefolie mittels einer Wafersäge die Halb leiterbauteile singuliert. Auf der Sägefolie sind die Halbleiterbauteile nach dem Singulieren derart angeordnet, dass sie über die Außenkontaktflächen bzw. die Außenkontakte auf ihre Funktionsfähigkeit getestet werden können, bevor sie von der Sägefolie abgenommen und in entsprechende Transportgurte verpackt werden. Das Vereinzeln von in eine gemeinsame Kunststoffmasse eingebetteten Halbleiterchips durch einen Sägeprozess ist beispielsweise aus der
US 6,602,734 B1 bekannt. - Ein Verfahren zum Vereinzeln eines Nutzens in Halbleiterbauteile ist aus der
US 2003/0199122 A1 bekannt, wobei die vereinzelten Halbleiterbauteile mit Hilfe einer Beschriftung ihrer ursprünglichen Bauteilposition im Nutzen zugeordnet werden können. - Dieses Verfahren hat den Nachteil, dass die bekannten Trennschleifprozesse zur Vereinzelung der Halbleiterbauteile aufgrund der hohen Belastung der Kunststoffgehäuse und dem Verschleiß der Sägeblätter während dieser Fertigungsvorgänge diese Trennschleifprozesse prozesstechnisch aufwendig sind. Ein Grund die Ausfallquote nach dem Trennschleifen ist darin zu sehen, dass nicht nur der metallische Träger weggeschliffen wird, sondern auch die angrenzende Verdrahtungsstruktur in Mitleidenschaft gezogen werden kann.
- Die
US 2002/0055238 A1 offenbart das Vereinzeln eines Halbleiterwafers in Halbleiterchips durch Einbringen von Trennspuren und anschließendes Dünnen des Wafers von der Rückseite aus. Das Vereinzeln eines Halbleiterwafers in Halbleiterchips mittels eines wasserstrahlgeführten Laserstrahls ist aus derJP 2003034780 A US 2003/0199122 A1 bekannt. - Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem die Fertigung oberflächenmontierbarer Halbleiterbauteile erleichtert wird und die Ausschußrate bei der Fertigung vermindert wird. Ferner ist es Aufgabe der Erfindung, eine Beschriftung der Bauteile in den Bauteilpositionen einer Verbundplatte zu ermöglichen, bevor die Halbleiterbauteile weiter verarbeitet werden.
- Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß wird ein Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen und zur Bestückung derselben mit Außenkontaktflächen angegeben. Das Verfahren weist dazu nachfolgende Verfahrensschritte auf.
- Zunächst wird eine Verbundplatte auf einem perforierten metallischen Träger hergestellt, der in Zeilen und Spalten angeordnete Halbleiterbauteilpositionen aufweist. Der metallische Träger kann auch mehrere Verbundplatten aufweisen. Für eine derartige Verbundplatte werden Komponenten mehrerer Halbleiterbauteile in eine gemeinsame Kunststoffgehäusemasse eingebettet. Dazu weist die Verbundplatte auf ihrer Unterseite eine Verdrahtungsstruktur mit Metallkontakten zum metallischen Träger hin auf. Die Oberseite der Verbundplatte wird von einer ebenen Fläche der gemeinsamen Kunststoffgehäusemasse aller Halbleiterbauteile einer Verbundplatte gebildet.
- In einem nächsten Schritt werden Trenngräben in die Kunststoffgehäusemasse der Verbundplatte mittels Laserablation zum Vereinzeln der Halbleiterbauteilpositionen eingebracht. Dazu umgeben die Trenngräben die Halbleiterbauteilpositionen. Die Tiefe der mit Laserablation eingebrachten Trenngräben wird durch den metallischen Träger begrenzt. Der Stop des Laserabtrags in den Trenngräben der Kunststoffgehäusemasse wird dabei durch gegenüber denen der Kunststoffgehäusemasse erhöhte Reflexionseigenschaften des metallischen Trägers erreicht.
- Nach dem Einbringen der Trenngräben kann wiederum mittels Laserablation eine Bauteilbeschriftung auf den Oberseiten der Kunststoffgehäuse in den jeweiligen Bauteilpositionen aufgebracht werden. Nach dem Beschriften der Kunststoffgehäuse der Halbleiterbauteile wird auf die Oberseiten der Kunststoffgehäuse eine gemeinsame Klebstofffolie als Haltestreifen aufgebracht. Nun kann, ohne dass die Halbleiterbauteile einer Verbundplatte auseinander fallen, der metallische Träger unter Beibehaltung der Halbleiterbauteilpositionen auf der Klebstofffolie und unter Freilegen der auf der Unterseite der Verbundplatte angeordneten Metallkontakte, entfernt werden.
- Die freiliegenden Metallkontakte werden nun mit oberflächenmontierbaren Kontaktaußenflächen verstärkt. Auch dieses Verstärken kann durch eine entsprechende Beschichtung gleichzeitig für die Vielzahl der Metallkontakte der einzelnen Halbleiterbauteile geschehen, ohne dass ein einzelnes Bestücken von einzelnen Außenkontaktflächen in jeder der Metallflächenpositionen erforderlich wird. Nachdem somit Außenkontaktflächen geschaffen sind, kann die Funktionsfähigkeit der Halbleiterbauteile noch auf der Klebstofffolie durch Kontaktieren der aufgebrachten frei zugänglichen Außenkontaktflächen geprüft werden. Anschließend werden die Halbleiterbauteile unter Abnehmen funktionstüchtiger und beschrifteter Halbleiterbauteile von der Klebstofffolie vereinzelt.
- Dieses Verfahren zum Vereinzeln von Halbleiterbauteilen und zum Aufbringen von Außenkontaktflächen für oberflächenmontierbare Halbleiterbauteile hat den Vorteil, dass fertigungstechnisch unkritische Verfahrensschritte durchgeführt werden können. Anstelle des äußerst kritischen Aussägens von Halbleiterbauteilen auf einer Klebstofffolie wird mit diesem Verfahren, noch während die Halbleiterbauteile auf dem metallischen Träger in Form einer Verbundplatte zusammengehaltenen werden, ein schonender Laserabtrag eingebracht. Die Lasertrenntechnik ermöglicht es, dass die Trennspuren in Form von Trenngräben in ihrer Breite gegenüber den Sägespuren, die von der Dicke der Sägeblätter abhängig sind, vermindert werden können.
- Weiterhin hat dieses Verfahren den Vorteil, dass die Klebstofffolie für ein gemeinsames Aufbringen einer Vielzahl von Außenkontaktflächen auf die Unterseiten der Halbleiterbauteile genutzt werden kann. Schließlich kann das Einbringen der Trenngräben mittels Laserablation mit dem Beschriften der e benen Oberflächen der Halbleiterbauteile geeignet kombiniert werden. Ein weiterer Vorteil dieses Verfahrens ist es, dass das Einbringen der Trenngräben relativ unabhängig von Wölbungen der Verbundplatte ist. Es ist folglich nicht notwendig, wie bei dem sägetechnischen Trennverfahren, die Verbundplatte auf einer entsprechend formstabilen Sägefolie anzuordnen, die keinerlei oder nur äußerst geringe Verwölbung der Verbundplatte beim Anbringen der Sägefugen toleriert.
- In einer bevorzugten Ausführungsform der Erfindung werden im Anschluss an das Testen der Funktionsfähigkeit der Halbleiterbauteile und im Anschluss an das Vereinzeln der Halbleiterbauteile diese von der Klebstofffolie in einen Transportgurt verpackt. Ein Beschriften der einzelnen Bauteile entfällt, denn auch dieses ist bereits für viele Bauteile gleichzeitig auf der Oberseite der Verbundplatte bzw. auf einem metallischen Träger geschehen. Sowohl die visuelle Kontrolle als auch die messtechnische Überprüfung der Halbleiterbauteile zeigt, dass die Ausschussrate durch das erfindungsgemäße Verfahren geringer werden konnte und somit eine größere Anzahl an funktionsfähigen Halbleiterbauteilen pro Charge versandt werden können.
- Die Verdrahtungsstruktur mit Metallkontakten auf der Unterseite der Verbundplatte wird zunächst durch selektive galvanisches Abscheiden von Metallstrukturen auf dem metallischen Träger in einer bevorzugten Ausführungsform der Erfindung hergestellt. Dazu wird vorzugsweise der Träger aus einer Kupferlegierung gebildet, wobei in den jeweiligen vorgesehenen Halbleiterbauteilpositionen nicht nur Metallkontaktflächen abgeschieden werden können, sondern Verbindungsleitungen hergestellt werden können, die eine elek-trische Verbindung zwi schen Metallkontaktflächen und Kontaktflächen der Halbleiterchips über Bonddrähte oder Flipchip-Kontakte ermöglichen.
- Auf diese Verdrahtungsstruktur wird vorzugsweise in den Halbleiterbauteilpositionen vor dem Aufbringen einer Kunststoffgehäusemasse ein Halbleiterchip aufgebracht und dieser wird über Verbindungselemente mit der Verdrahtungsstruktur elektrisch verbunden. Sowohl die Verdrahtungsstruktur auf dem metallischen Träger als auch der Halbleiterchip sowie seine Verbindungselemente zu der Verdrahtungsstruktur bilden Komponenten eines Halbleiterbauteils einer Halbleiterbauteilposition.
- Dazu kann der Halbleiterchip mittels Klebetechnik auf die Verdrahtungsstruktur aufgebracht werden. Wenn ein elektrischer Kontakt zu der Verdrahtungsstruktur herzustellen ist, kann diese Klebetechnik auch mit einem Leitklebstoff durchgeführt werden. Andere bevorzugte Möglichkeiten, den Halbleiterchip elektrisch mit der Verdrahtungsstruktur zu verbinden, bilden Löttechniken, wobei sowohl eutektische Löttechniken als auch Diffusionslöttechniken sowie Weichlottechniken, insbesondere mit bleifreien Loten für das Aufbringen der Halbleiterchips auf die Verdrahtungsstruktur zur Verfügung stehen.
- Als Verbindungselemente zwischen entsprechenden Kontaktflächen des Halbleiterchips und der Verdrahtungsstruktur werden Bonddrähte oder Flipchip-Kontakte eingesetzt. Für das Anbringen von Bonddrähten wird der Halbleiterchip mit seiner Rückseite auf der Verdrahtungsstruktur fixiert und anschließend werden entsprechende Kontaktanschlussflächen der Verdrahtungsstruktur über Bonddrähte mit entsprechenden Kontaktflächen auf der aktiven Oberseite des Halbleiterchips verbunden.
- Bei Halbleiterchips mit Flipchip-Kontakten werden diese auf entsprechende Kontaktanschlussflächen gelötet, die in Größe, Struktur und Anordnung der Größe und Anordnung der Flipchip-Kontakte des Halbleiterchips angepasst sind.
- Nachdem die Komponenten, wie die metallischen Kontaktflächen der Verdrahtungsstruktur, die Verdrahtungsstruktur selbst, der Halbleiterchip und die entsprechenden Verbindungen zur Verdrahtungsstruktur hergestellt sind, wird auf eine Vielzahl von Halbleiterbauteilen eine gemeinsame Kunststoffgehäusemasse aufgebracht, um eine Verbundplatte auf dem metallischen Träger herzustellen. Dabei können mehrere Verbundplatten hintereinander auf einem derartigen metallischen Träger positioniert werden, wobei nun die Kunststoffgehäusemasse in einem bevorzugten Durchführungsbeispiel des Verfahrens mittels eines Dispensionsverfahrens aufgebracht wird. Bei diesem Dispensionsverfahren werden die Komponenten in den Halbleiterbauteilpositionen in die Kunststoffgehäusemasse eingebettet.
- Eine weitere Möglichkeit des Einbettens der Komponenten besteht mit Hilfe von Spritzgussverfahren, bei denen unter hohem Druck die Kunststoffmasse einer Verbundplatte in entsprechende Spitzgussformen eingepresst wird, wobei der hohe Druck dafür sorgt, dass sämtliche Zwischenräume zwischen den Komponenten vollständig von Kunststoffmasse aufgefüllt werden.
- Nach dem Ausformen des metallischen Trägers mit seinen aufgebrachten Verbundplatten aus der Spritzgussform kann nun das Einbringen der Trenngräben in jeder der Verbundplatten bzw. der Kunststoffmassen der Verbundplatten durchgeführt werden. Nach dem Einbringen der Trenngräben, welche die Halbleiterbauteile umgeben, ist die Laserenergie des Lasergerätes für ein Beschriften der Oberseite der Kunststoffmasse gegenüber der Laserenergie für das Einbringen der Trenngräben herunterzufahren, so dass mit verminderter Laserenergie nun die Beschriftung auf die Vielzahl der entstandenen Halbleiterbauteile, die noch auf dem metallischen Träger fixiert sind, aufgebracht wird.
- Nach der Beschriftung der Oberflächen folgt das Aufbringen einer Klebstofffolie, wobei diese Klebstofffolie mit einer Perforation versehen wird, bevor sie als Haltestreifen auf die Kunststoffgehäusemasse der Halbleiterbauteilpositionen aufgeklebt wird. Mit Hilfe dieser Perforation der Klebstofffolie kann jedes der Halbleiterbauteile in den Halbleiterbauteilpositionen verbleiben und dennoch gemeinsam mit den anderen Halbleiterbauteilen weiter bearbeitet werden. Dazu erfolgt das Entfernen des metallischen Trägers unter Beibehaltung der Halbleiterbauteilpositionen auf der Klebstofffolie mittels Nassätzen. Neben dem Nassätzen kann der Träger auch durch Plasmaätzen, das als Trockenätzverfahren bekannt ist, entfernt werden oder auch mittels Laserablation abgenommen werden.
- Bei dem Entfernen des Trägers werden nun mindestens die Metallkontakte auf der Unterseite der Halbleiterbauteile freigelegt. Diese Metallkontakte können über die Verdrahtungsstruktur mit den eingebetteten Verbindungselementen mit dem Halbleiterchip elektrisch in Verbindung stehen. Diese Metallkontakte werden nun zu oberflächenmontierbaren Außenkontaktflächen vorzugsweise mittels Lottechnik verstärkt. Andere Verstärkungsmöglichkeiten bestehen darin, dass die oberflächenmontierbaren Außenkontaktflächen mittels galvano-chemischer Abscheidung aufgebracht werden oder das Verstärken der Metallkontakte zu oberflächenmontierbaren Außenkontaktflächen mittels stromloser Abscheidung von Metallen erfolgt.
- Zusätzlich zu den Außenkontaktflächen können auf die funktionsfähigen Halbleiterbauteile vor einem Abnehmen von der Klebstofffolie auch Lotkugeln aufgelötet werden. Diese Lotkugeln als Außenkontakte haben den Vorteil, dass sie je nach Aufbau und Strukturierung einen begrenzten Ausgleich zwischen thermischen Ausdehnungskoeffizienten und eine begrenzte Dämpfung von Thermospannung zwischen einem oberflächenmontierbaren Halbleiterbauteil und einer übergeordneten Schaltungsplatine bilden können.
- Zusammenfassend ist festzustellen, dass mit Hilfe des Lasers der gesamte metallische Träger mit mehreren Verbundplatten zu Halbleiterbauteilen strukturiert werden kann. Dazu wird der "Moldcompound" bzw. die gemeinsame Kunststoffgehäusemasse bis auf den metallischen Träger hinunter in entsprechenden Trenngräben abgetragen, ohne dass der metallische Träger, der eine Kupferlegierung sein kann, beschädigt wird. Ein derartiger sog. "Precut-Laser" kann nach dem Strukturieren mit verringerter Leistung die einzelnen Bauteile bereits beschriften. Anschließend ist es möglich, die in den Halbleiterbauteilpositionen aufgetrennten, doch noch über den metallischen Träger zusammengehaltenen Halbleiterbauteile in der Galvanik durch Abätzen des Trägers voneinander zu trennen, so dass sie nur noch durch die Klebefolie zusammengehalten werden.
- Danach können die Kontaktflächen der einzelnen Halbleiterbauteile chemisch-metallisch beschichtet werden, um Außenkontaktflächen für die oberflächenmontierbaren Halbleiterbauteile herzustellen. Die Klebefolie mit den anhaftenden Halbleiterbauteilen und ihren Außenkontaktflächen können dann im Prüffeld die Funktionstüchtigkeitsprüfung der Halbleiterbauteile ermöglichen. Danach werden die funktionstüchtigen Bauteile direkt von der Klebstofffolie in einen entsprechenden Transportgurt übertragen.
- Somit hat das erfindungsgemäße Verfahren die folgenden Vorteile.
- 1. Eliminieren des Trennschleifprozesses;
- 2. Reduzieren der Sägespurbreite auf ein Minimum;
- 3. Einsatz von dünneren und dadurch günstigeren Klebefolien als beim Sägetrennprozess;
- 4. Eine Handhabung von einzelnen Verbundplatten ist nicht notwendig, da die kleinste Einheit beim Vereinzeln, beim Laminieren der Klebstofffolie und bei der Galvanik die Größe des ursprünglichen Trägers ist;
- 5. Ein gesonderter Reinigungsschritt wie das sog. "Spincleaning", wie es nach dem Sägen erforderlich ist, kann entfallen;
- 6. Ein Durchbiegen von Verbundplatten aufgrund der Kunststoffgehäusemasse, dadurch dass als Kunststoffgehäusemasse niederviskose Pressmassen verwendet werden, ist unkritisch bei diesem Verfahren, da direkt nach dem sog. "holden" oder Spritzgießen ein Entlastungsschritt, der sog. "Precut" durchgeführt werden kann; und
- 7. Ein Singulieren von nicht rechteckigen Halbleiterbauteilen ist möglich.
- Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
-
1 zeigt eine schematische Draufsicht auf einen metallischen Träger mit 4 aufgebrachten, teilweise in Bauteilpositionen getrennte Verbundplatten mit einer Vielzahl von Halbleiterbauteilpositionen; -
2 zeigt eine vergrößerte schematische Draufsicht auf einen Ausschnitt B der1 ; -
3 zeigt eine schematische Seitenansicht des metallischen Trägers mit aufgebrachten Verbundplatten; -
4 zeigt eine vergrößerte schematische Seitenansicht eines Ausschnitts A der3 ; -
5 zeigt eine schematische Draufsicht auf eine Klebstofffolie, die auf die Oberseiten der aufgetrennten Verbundplatten aufgebracht ist; -
6 zeigt eine schematische Seitenansicht auf die Verbundplatten der Klebstofffolie und auf den metallischen Träger; -
7 zeigt eine vergrößerte schematische Seitenansicht eines Ausschnitts der6 ; -
8 zeigt eine schematische Draufsicht auf die Klebstofffolie der5 und auf die Unterseite der aufgetrennten Verbundplatten; -
9 zeigt eine vergrößerte schematische Draufsicht auf einen Ausschnitt D der8 ; -
10 zeigt eine schematische Seitenansicht der Klebstofffolie mit aufgetrennten Verbundplatten; -
11 zeigt eine vergrößerte schematische Seitenansicht eines Ausschnitts der10 . -
1 zeigt eine schematische Draufsicht auf einen metallischen Träger4 mit vier aufgebrachten, teilweise in Halbleiterbauteilpositionen7 getrennte Verbundplatten3 mit einer Vielzahl von Halbleiterbauteilpositionen7 . Der Träger4 weist an seinen Randseiten, die nicht von Verbundplatten3 bedeckt sind, Perforationen16 auf, deren Perforationslöcher17 derart angeordnet sind, dass ein automatischer Transport sowie ein passgenaues Einfügen in entsprechende Haltemechanismen von Fertigungsvorrichtungen möglich ist. Dieser metallische Träger4 wird auch als Flachleiterrahmen bzw. "Leadframe" aus historischen Gründen bezeichnet, obgleich der metallische Träger4 keine Flachleiter bzw. "Leads" aufweist. - Vielmehr sind auf dem metallischen Träger
4 unter sog. "Moldkappen" in den Halbleiterbauteilpositionen7 Komponenten von Halbleiterbauteilen1 in eine Kunststoffgehäusemasse8 der Verbundplatten3 eingebettet. Zu diesen eingebetteten Halbleiterbauteilkomponenten gehören ein Halbleiterchip und Verbindungselemente von dem Halbleiterchip zu einer Verdrahtungsstruktur und zu Metallkontakten. Die Metallkontakte sind auf den metallischen Träger galvanisch aufgebracht und von der hier gezeigten Draufsicht auf vier dieser Verbundplatten3 eines metallischen Trägers4 nicht sichtbar. - Die äußerst rechte Verbundplatte
3 ist in dieser Darstellung bereits durch Einbringen von Trenngräben11 in Halbleiterbauteilpositionen7 aufgeteilt, welche in Zeilen5 und Spalten6 angeordnete Halbleiterbauteile1 aufweisen. Die Trenngräben11 werden in die Kunststoffgehäusemasse8 durch Laserablation eingebracht und teilen die Verbundplatte3 in einzelne Halbleiterbauteile1 auf, die jedoch noch auf dem metallischen Träger4 fixiert sind. Da die Oberseite10 der Verbundplatten3 frei zugänglich ist, ist es möglich, vor oder nach dem Einbringen der Trenngräben11 eine Beschriftung auf der Oberseite13 der Kunststoffgehäusemasse8 in den Halbleiterbauteilpositionen7 vorzunehmen. Dazu ist in1 ein Ausschnitt B markiert, der in2 näher dargestellt wird. -
2 zeigt eine vergrößerte schematische Draufsicht auf einen Ausschnitt B der1 . In dem Ausschnitt B sind die Trenngräben11 , die eine Halbleiterbauteilposition7 umgeben, zu sehen, wobei diese Trenngräben11 durch Laserablation eingebracht werden und der gleiche Laser jedoch bei geringerer Strahlungsintensität dazu benutzt wird, um die in2 gezeigte Bauteilbeschriftung12 auf die Oberseite13 der Kunststoffgehäusemasse8 aufzubringen. -
3 zeigt eine schematische Seitenansicht des metallischen Trägers4 mit aufgebrachten Verbundplatten3 . Ferner zeigt3 einen Ausschnitt A, der in4 in vergrößerter Form dargestellt wird. -
4 zeigt eine vergrößerte schematische Seitenansicht eines Ausschnitts A der3 . In diesem Ausschnitt A sind drei Halbleiterbauteile1 in Seitenansicht dargestellt, die durch zwei Trenngräben11 in der Kunststoffgehäusemasse8 getrennt sind. Die Tiefe t der Trenngräben11 wird durch den metallischen Träger4 begrenzt, wobei während der Laserablation aufgrund des höheren Reflektionsvermögens des metallischen Trägers4 , der in dieser Ausführungsform aus einer Kupferlegierung besteht, der Laserabtrag in den Trenngräben11 begrenzt wird. Dabei entspricht die Dicke d der Halbleiter bauteile1 der Dicke der auf dem Träger4 aufgebrachten Verbundplatten3 . - Auf die Darstellung der Halbleiterkomponenten, wie einer Verdrahtungsstruktur auf der Unterseite
9 der Verbundplatte3 sowie eines Halbleiterchips und seiner Verbindungselemente wurde in dieser Darstellung verzichtet, da die4 lediglich eine vergrößerte schematische Seitenansicht des in3 gezeigten Ausschnitts A zeigt. Im Prinzip kann diese Technik des Lasertrennens, dessen Ergebnis in4 gezeigt wird, und der Laserbeschriftung, dessen Ergebnis in2 gezeigt wird, für die unterschiedlichsten Verbundplatten3 eingesetzt werden. Eine Verwölbung der Verbundplatte3 auf dem metallischen Träger4 ist bei dieser Technik unproblematisch. Die Laserablation kann nämlich in vorteilhafter Weise derartigen Verwölbungen nachgeführt werden. Außerdem können Verspannungen und Verwölbungen, die beim Aufbringen der Kunststoffgehäusemasse8 auftreten könnten, durch die Trenngräben11 in vorteilhafter Weise ausgeglichen werden. -
5 zeigt eine schematische Draufsicht auf eine Klebstofffolie14 , die auf die Oberseite13 der Kunststoffgehäusemasse8 der aufgetrennten Verbundplatten3 aufgebracht ist. Sowohl die Verbundplatten3 als auch der metallische Träger4 sind unterhalb der Zeichenebene und damit unterhalb der Klebstofffolie14 angeordnet. Diese Klebstofffolie14 dient gleichzeitig als Haltestreifen15 für die Weiterverarbeitung der aufgetrennten Halbleiterbauteile1 , wobei diese mit ihren beschrifteten Oberseiten13 an der Klebstofffolie14 haften. - Die Perforation
16 und die Perforationslöcher17 werden auf die Haltefolie15 in Form der Klebstofffolie14 übertragen, so dass auf der Klebstofffolie14 die gleichen Justage- und Ausrichtmöglichkeiten für die aufgetrennten Halbleiterbauteilpositionen7 bestehen, wie auf dem metallischen Träger4 . Demzufolge können auch mehrere metallische Träger4 auf einer derartigen Klebstofffolie14 angeordnet werden. Da die Halbleiterbauteile1 mit ihren Oberseiten13 durch die Klebstofffolie14 in ihren Positionen fixiert sind, kann nun der noch vorhandene Träger4 entfernt werden. -
6 zeigt eine schematische Seitenansicht auf die Verbundplatten3 mit Klebstofffolie14 und metallischem Träger4 . Ferner zeigt6 einen Ausschnitt C, der in7 in vergrößertem Maßstab dargestellt wird. -
7 zeigt eine vergrößerte schematische Seitenansicht des Ausschnitts C der6 . Der Verbundkörper3 ist hier in einzelne Halbleiterbauteile1 bereits durch die Trenngräben11 getrennt, wobei auf der Oberseite13 die in2 gezeigte Beschriftung der Halbleiterbauteile1 angeordnet ist und auf der Unterseite9 der Verbundplatte3 eine Verdrahtungsstruktur des Halbleiterbauteils1 angeordnet ist, die durch Abätzen des metallischen Trägers4 von der Unterseite9 der Verbundplatte3 freigelegt werden kann. -
8 zeigt eine schematische Draufsicht auf die Klebstofffolie14 der5 und auf die Unterseiten9 der aufgetrennten Verbundplatten3 . Die Halbleiterbauteile1 sind nach wie vor in Zeilen5 und Spalten6 durch die Trenngräben11 aufgeteilt und liegen nach Entfernen des in7 gezeigten Trägers4 völlig frei. Dabei sind auf den Unterseiten9 der Verbundplatten3 nun Metallkontakte zugänglich, die in weiteren Schritten mit Außenkontaktflächen2 bestückt werden können. Dieses Bestücken erfolgt jedoch nicht einzeln, sondern parallel und gleichzeitig für sämtliche auf der Unterseite9 zugängliche Metallkontakte. Dazu kann in einem galvanischen Bad oder durch stromlose Abscheidung der Metallkontakt verstärkt werden, wobei auch Auflötverfahren einsetzbar sind. -
9 zeigt eine vergrößerte schematische Draufsicht auf einen Ausschnitt D der8 . Auch hier begrenzen die Trenngräben11 ein Halbleiterbauteil1 , wobei auf der hier sichtbaren Unterseite9 Außenkontaktflächen2 unterschiedlicher Größen angeordnet sind. In der Mitte des Halbleiterbauteils1 sind auf der Unterseite9 größere Kontaktflächen angeordnet als an den Rändern des Halbleiterbauteils. Das zeigt, dass auf den größeren Kontaktflächen im Zentrum, die Teil einer Verdrahtungsstruktur sind, Halbleiterchips angeordnet sind, während die in den Randbereichen angesiedelten Außenkontaktflächen2 als Signalanschlüsse oder Stromversorgungsanschlüsse zum Halbleiterchip hin dienen. - Da sämtliche Außenkontaktflächen
2 auf der Unterseite9 angeordnet sind, ist dieses ein Halbleiterbauteil1 , das oberflächenmontierbar auf eine übergeordnete Schaltungsplatine angebracht werden kann, wenn diese übergeordnete Schaltungsplatine entsprechende Kontaktflächen gleicher Größe und Anordnung aufweist. Andererseits ist es möglich, auf diese Außenkontaktflächen2 Außenkontakte in Form von Lotbällen aufzubringen und somit ein Halbleiterbauteil1 zu schaffen, das über Lotkugeln mit übergeordneten Schaltungsplatinen verbindbar ist. -
10 zeigt eine schematische Seitenansicht der Klebstofffolie14 mit aufgetrennten Verbindungsplatten und einem Ausschnitt E dieser Seitenansicht. -
11 zeigt eine vergrößerte schematische Seitenansicht des Ausschnitts E der10 . Auf der Unterseite9 des Halbleiterbauteils1 sind die in9 gezeigten Außenkontaktflächen2 angeordnet. Die Trenngräben11 reichen bis zu der Kunststofffolie14 , die gleichzeitig eine Haltefolie15 darstellt. Auf dieser Kunststofffolie14 können die Außenkontaktflächen2 , die in9 gezeigt werden, durch Eintauchen in ein Galvanikbad verstärkt werden. Dabei können sowohl Lotlegierungen als auch andere Edelmetallkontaktlegierungen aufgebracht werden, um einerseits die Metallkontaktflächen der Verdrahtungsstruktur zu verstärken und andererseits diese Metallflächen als Außenkontaktflächen vor Korrosion zu schützen. - Da die Außenkontaktflächen nun frei zugänglich sind, kann in dieser Fertigungsphase jedes einzelne Halbleiterbauteil
1 auf seine Funktionsfähigkeit getestet werden, und auch auf der Haltefolie15 können Halbleiterbauteile, die nicht den Qualitätsanforderungen entsprechen, markiert werden, so dass nur die Halbleiterbauteile1 von der Klebstofffolie14 bzw. Haltefolie15 abgenommen und in einem Transportgurt verpackt werden, die voll funktionstüchtig sind. -
- 1
- Halbleiterbauteil
- 2
- Außenkontaktfläche
- 3
- Verbundplatte
- 4
- metallischer Träger
- 5
- Zeilen
- 6
- Spalten
- 7
- Halbleiterbauteilposition
- 8
- Kunststoffgehäusemasse
- 9
- Unterseite der Verbundplatte
- 10
- Oberseite der Verbundplatte
- 11
- Trenngraben
- 12
- Bauteilbeschriftung
- 13
- Oberseite der Kunststoffgehäusemasse
- 14
- Klebstofffolie
- 15
- Haltestreifen
- 16
- Perforation
- 17
- Perforationsloch
- 18
- Rand des Trägers
- 19
- Rand des Trägers
- d
- Dicke des Hableiterbauteils
- t
- Tiefe des Trenngrabens
Claims (19)
- Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen (
1 ) und zur Bestückung derselben mit Außenkontaktflächen (2 ), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen einer Verbundplatte (3 ) auf einem metallischen Träger (4 ), der in Zeilen (5 ) und Spalten (6 ) angeordnete Halbleiterbauteilpositionen (7 ) aufweist, wofür Komponenten mehrerer Halbleiterbauteile (1 ) in eine gemeinsame Kunststoffgehäusemasse (8 ) zu der Verbundplatte (3 ) eingebettet werden, und wobei die Verbundplatte (3 ) auf ihrer Unterseite (9 ) eine Verdrahtungsstruktur mit Metallkontakten zum Träger (4 ) hin und auf ihrer Oberseite (10 ) eine ebene Fläche der gemeinsamen Kunststoffgehäusemasse (8 ) aufweist; – Einbringen von Trenngräben (11 ) in die Kunststoffgehäusemasse (8 ) der Verbundplatte (3 ) mittels Laserablation zum Vereinzeln der Halbleiterbauteilpositionen (7 ), wobei die Trenngräben (11 ) die Halbleiterbauteilpositionen (7 ) umgeben, und das Einbringen der Trenngräben (11 ) in ihrer Tiefe (t) am metallischen Träger (4 ) endet, wobei ein Stop des Laserabtrags in den Trenngräben (11 ) der Kunststoffgehäusemasse (8 ) durch gegenüber dem der Kunststoffgehäusemasse (8 ) erhöhtes Reflexionsvermögen des metallischen Trägers (4 ) erreicht wird; – Aufbringen einer Klebstofffolie (14 ) als Haltestreifen (15 ) auf die Oberseiten (13 ) der Kunststoffgehäusemasse (8 ) der Verbundplatte (3 ); – Entfernen des metallischen Trägers (4 ) unter Beibehalten der Halbleiterbauteilpositionen (7 ) auf der Klebstofffolie (14 ) und unter Freilegen der auf der Unterseite (9 ) der Verbundplatte (3 ) angeordneten Metallkontakte; – Verstärken der Metallkontakte zu oberflächenmontierbaren Außenkontaktflächen (2 ); – Testen der Funktionsfähigkeit der Halbleiterbauteile (1 ) auf der Klebstofffolie (14 ) durch Kontaktieren der aufgebrachten freizugänglichen Außenkontaktflächen (2 ); – Vereinzeln der Halbleiterbauteile (1 ) unter Abnehmen funktionstüchtiger beschrifteter Halbleiterbauteile (1 ) von der Klebstofffolie (14 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Bauteilbeschriftung (
12 ) mittels Laserablation auf die Oberseite (13 ) der Kunststoffgehäusemasse (8 ) in den Halbleiterbauteilpositionen (7 ) aufgebracht wird. - Verfahren nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Verdrahtungsstruktur mit Metallkontakten auf der Unterseite (
9 ) der Verbundplatte (3 ) durch selektives galvanisches Abscheiden von Metallstrukturen auf dem metallischen Träger (4 ) vorzugsweise aus Kupfer hergestellt wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf die Verdrahtungsstruktur in den Halbleiterbauteilpositionen (
7 ) vor dem Aufbringen einer Kunststoffgehäuse masse (8 ) ein Halbleiterchip aufgebracht und über Verbindungselemente mit der Verdrahtungsstruktur elektrisch verbunden wird. - Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Halbleiterchip mittels Klebetechnik auf die Verdrahtungsstruktur aufgebracht wird.
- Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Halbleiterchip mittels Löttechnik auf die Verdrahtungsstruktur aufgebracht wird.
- Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass Kontaktflächen des Halbleiterchips vor dem Aufbringen einer Kunststoffgehäusemasse (
8 ) über Bonddrähte mit der Verdrahtungsstruktur elektrisch verbunden werden. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass Kontaktflächen des Halbleiterchips vor dem Aufbringen einer Kunststoffgehäusemasse (
8 ) über Flipchip-Kontakte mit der Verdrahtungsstruktur elektrisch verbunden werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Komponenten der Halbleiterbauteilpositionen (
7 ) in die Kunststoffgehäusemasse (8 ) mittels eines Dispens-Verfahrens eingebettet werden. - Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Komponenten der Halbleiterbauteilpositionen (
7 ) in die Kunststoffgehäusemasse (8 ) mittels eines Spritzguss-Verfahrens eingebettet werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Laserenergie eines Lasergerätes für das Beschriften der Oberseite (
13 ) der Kunststoffmasse (8 ) gegenüber der Laserenergie für das Einbringen der Trenngräben (11 ) vermindert wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Klebstofffolie (
14 ) mit einer Perforation (16 ) versehen wird, bevor sie als Haltestreifen (15 ) auf die Kunststoffgehäusemasse (8 ) der Halbleiterbauteilpositionen (7 ) aufgeklebt wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Entfernen des metallischen Trägers (
4 ) unter Beibehalten der Halbleiterbauteilpositionen (7 ) auf der Klebstofffolie (14 ) mittels Nassätzen durchgeführt wird. - Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das Entfernen des metallischen Trägers (
4 ) mittels Plasmaätzen durchgeführt wird. - Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das Entfernen des metallischen Trägers (
4 ) mittels Laserablation durchgeführt wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verstärken der Metallkontakte zu oberflächenmontierbaren Außenkontaktflächen (
2 ) mittels Lottechnik erfolgt. - Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass das Verstärken der Metallkontakte zu oberflächenmontierbaren Außenkontaktflächen (
2 ) mittels galvano-chemische Abscheidung erfolgt. - Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass das Verstärken der Metallkontakte zu oberflächenmontierbaren Außenkontaktflächen (
2 ) mittels stromloser Abscheidung erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf die Außenkontaktflächen (
2 ) funktionsfähiger Halbleiterbauteile (1 ) vor dem Abnehmen von der Klebstofffolie (14 ) Lotkugeln aufgelötet werden.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004048202A DE102004048202B4 (de) | 2004-09-30 | 2004-09-30 | Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen und zur Bestückung derselben mit Außenkontakten |
PCT/DE2005/001676 WO2006034683A2 (de) | 2004-09-30 | 2005-09-22 | Verfahren zur vereinzelung von oberflächenmontierbaren halbleiterbauteilen und zur bestückung derselben mit aussenkontakten |
US11/692,943 US7485493B2 (en) | 2004-09-30 | 2007-03-29 | Singulating surface-mountable semiconductor devices and fitting external contacts to said devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004048202A DE102004048202B4 (de) | 2004-09-30 | 2004-09-30 | Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen und zur Bestückung derselben mit Außenkontakten |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004048202A1 DE102004048202A1 (de) | 2006-04-06 |
DE102004048202B4 true DE102004048202B4 (de) | 2008-05-21 |
Family
ID=36062178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004048202A Expired - Fee Related DE102004048202B4 (de) | 2004-09-30 | 2004-09-30 | Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen und zur Bestückung derselben mit Außenkontakten |
Country Status (3)
Country | Link |
---|---|
US (1) | US7485493B2 (de) |
DE (1) | DE102004048202B4 (de) |
WO (1) | WO2006034683A2 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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DE102006001601B4 (de) | 2006-01-11 | 2008-06-26 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterwafers mit Rückseitenidentifizierung |
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- 2005-09-22 WO PCT/DE2005/001676 patent/WO2006034683A2/de active Application Filing
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |