DE102006012755A1 - Verfahren zur Herstellung von Halbleiterbauelementen - Google Patents

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Abstract

Der Erfindung, die ein Verfahren zur Herstellung von Halbleiterbauelementen, die ein Substrat, einen Halbleiterchip und eine Vergussmasse aufweisen, bei dem auf einem Wafer befindliche Chips vereinzelt, auf einem Substrat angeordnet und mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden werden, wobei die Chips auf dem Substrat mit einer Vergussmasse vergossen und die Halbleiterbauelemente durch Zersägen der Vergussmasse vereinzelt werden, liegt die Aufgabe zugrunde, bei der Herstellung von Halbleiterbauelementen durch eine Verkürzung der Prozesszykluszeit die Produktivität zu steigern und durch eine Reduzierung der Bauelementegröße eine Materialeinsparung zu erreichen, um somit insgesamt eine Kostenreduzierung zu erzielen. Dies wird dadurch gelöst, dass mindestens zwei Halbleiterchips, die ungetrennt zusammenhängen, auf dem Substrat angeordnet werden. Die Vergussmasse wird dann auf den zusammenhängenden Halbleiterchips abgeschieden. Schließlich werden die Halbleiterbauelemente durch gemeinsames Zersägen der Vergussmasse und der Halbleiterchips vereinzelt.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbauelementen, die ein Substrat, einen Halbleiterchip und eine Vergussmasse aufweisen. Bei dem Verfahren werden auf einem Wafer befindliche Chips vereinzelt, auf einem Substrat angeordnet und mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden. Die Chips auf dem Substrat werden mit einer Vergussmasse vergossen und die Halbleiterbauelemente durch Zersägen der Vergussmasse vereinzelt.
  • Bekannterweise werden zur Herstellung von Halbleiterbauelementen Halbleiterchips auf Halbleiterscheiben, so genannten Wafern, über mehrere Prozessschritte erzeugt.
  • Zur Montage selbst werden die Chips vereinzelt. Die vereinzelten Chips werden dann auch als Dies bezeichnet. Dazu wird der Wafer auf eine Trägerfolie, dem so genannten dicing tape, aufgebracht und anschließend entlang der Chipkanten zersägt. Dieser Vorgang wird auch als "dicing" bezeichnet. Meist wird eine Wafer vor oder nach dem dicing dünn geschliffenen, um bei der Montage mehrere Chips übereinander stapeln zu können ohne eine große Bauhöhe zu generieren.
  • Die Dies werden dann dem zersägten Scheibenverband entnommen, indem sie von der Trägerfolie abgezogen und auf ein Substrat montiert werden. Das Substrat selbst sieht dabei mehrere Montageplätze für Dies vor. Beispielsweise können die Dies in einer Matrix von 4 × 4 montiert werden, so dass auf einem Substrat 16 Dies angeordnet werden. Die Dies wer den in entweder bei der Montage durch flip-chip-Bonden oder nach einem Aufkleben mittels Drahtbonden mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden. Anschließend erfolgt ein Umhüllen der Dies mit einer Vergussmasse, einem so genannten mold compound. Dabei werden die Dies alle zusammen vollständig umhüllt und zu einem Block vergossen. Ist dies erfolgt, so erfolgt anschließend ein Zersägen des Blockes zwischen den einzelnen innerhalb des mold compound angeordneten Dies, wodurch nunmehr einzelne Bauelemente entstehen. Innerhalb dieser Bauelemente sind dann die Dies vollständig eingehüllt.
  • Die Leiterstruktur des Substrates wird zweckmäßigerweise vor einem Zersägen des Blockes auf der Unterseite des Substrates mit Lotkugeln versehen. Diese Lotkugeln dienen dann im Weiteren der Montage eines fertig hergestellten Halbleiterbauelementes, beispielsweise auf einer Leiterplatte.
  • Die Anordnung eines Die auf einem Substrat wird als Package bezeichnet. Dabei ist es auch möglich, dass zu einem Package mehrere aufeinander montierte Dies gehören.
  • Die Anordnung der Dies mit einem Abstand zueinander ermöglicht einerseits die vollständige Umhüllung als auch die seitliche Umhüllung der Dies. Andererseits wird damit das Halbleiterbauelement in seiner seitlichen Ausdehnung vergrößert. Insbesondere bei sehr kleinen Chips ist die Abfallfläche, die keinerlei Funktion hat, besonders. Es wird insbesondere dafür unnötigerweise mold compound benötigt, was die Kosten pro Bauelemente ansteigen lässt. Die Bauelementekosten werden auch dadurch beeinflusst, dass jedes einzelne Die separat gehandhabt werden muss. Dadurch verlängern sich die Prozesszeiten.
  • Es ist somit Aufgabe der Erfindung, bei der Herstellung von Halbleiterbauelementen durch eine Verkürzung der Prozesszyk luszeit die Produktivität zu steigern und durch eine Reduzierung der Bauelementegröße eine Materialeinsparung zu erreichen, um somit insgesamt eine Kostenreduzierung zu erzielen.
  • Die Aufgabe wird erfindungsgemäß dadurch gelöst, dass mindestens zwei Halbleiterchips, die ungetrennt zusammenhängen, auf dem Substrat angeordnet werden. Die Vergussmasse wird dann auf den zusammenhängenden Halbleiterchips abgeschieden. Schließlich werden die Halbleiterbauelemente durch gemeinsames Zersägen der Vergussmasse und der Halbleiterchips vereinzelt.
  • Der Vorteil der Erfindung wird dadurch deutlich, dass bereits für zwei zusammenhängende Chips ein Sägevorgang auf der Waferebene und ein gesonderter Handlingschritt entfallen können. Das Trennen der zusammenhängenden Chips und das Trennen der Vergussmasse, die die beiden Halbleiterbauelemente, die jeweils eines der Chips beinhalten, zusammenhält, erfolgen in einem einzigen Schritt.
  • In einer bevorzugten Ausführungsform der Erfindung werden mehrere in einem Viereck ungetrennt zusammenhängende Halbleiterchips auf dem Substrat angeordnet. Damit kann die Wafer mit wenigen Sägeschnitten in einzelne Vierecke, die jeweils mehrere Halbleiterchips enthalten, zersägt werden. Eine Vielzahl von Sägeschnitten, wie sie sonst beim chipweisen Zersägen der Wafer erforderlich wären, kann somit vermieden werden. Auch die Entnahme der einzelnen Chips von der Wafer erfolgt nunmehr nicht mehr chipweise, sondern vielmehr für mehrere Chips durch die Entnahme des jeweiligen Vierecks. Damit kann eine Vielzahl von Handlingschritten eingespart werden.
  • Anschließend wird das gesamte Viereck mit Vergussmasse umhüllt. Erst dann erfolgt ein chipweises Zersägen des Vier ecks mit der darauf angeordneten Vergussmasse. Damit sind zwar die Seitenkanten der Chips nicht mehr mit Vergussmasse umhüllt. Dies spielt jedoch keine Rolle, da ein Freiliegen der Seitenflächen keine nachteiligen Wirkungen hat. Grundsätzlich könnte auch die nicht aktive Rückseite der Chips freigelassen sein. Allerdings hat die darauf angeordnete Vergussmasse den entscheidenden Vorteil, dass sie eine zusätzliche mechanische Stabilität der Halbleiterchips liefert.
  • Das erfindungsgemäße Verfahren kann dadurch weitergebildet werden, dass der vollständige Wafer auf dem Substrat angeordnet wird. Wenn auch bei einer solchen Anordnung besondere Anforderungen an das Vergießen mit Vergussmasse und an das Substrat gestellt werden, so vervielfachen sich bei einer solchen Variante des Verfahrens die Vorteile der Erfindung. So kann nämlich bei einer vollständigen Anordnung der Wafer auf dem Substrat ein jegliches Zersägen der Wafer entfallen. Erst mit dem Vereinzeln der einzelnen Halbleiterbauelemente, das heißt mit dem Zersägen der Vergussmasse entlang der Chipkanten erfolgt auch ein Trennen der Wafer in einzelne Chips. Auch werden einzelne Handlingschritte etwa von einzelnen Chips oder von Vierecken auf diese Art und Weise eingespart.
  • In einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist vorgesehen, dass durch die Vergussmasse die Seiten eines Halbleiterchips, die nicht mit anderen Halbleiterchips zusammenhängen, umhüllt werden und dass die diese Seiten des Halbleiterchips umhüllenden Vergussmasseteile entlang dieser Seiten des Halbleiterchips abgesägt werden. Dieser Verfahrensschritt betrifft im Wesentlichen die Halbleiterchips, zum Beispiel die Randchips eines Vierecks oder Chips einer Kante einer Wafer, die an einer Seite keinen benachbarten Halbleiterchip mehr haben. Um zu einem gleichmäßigen Design der Halbleiterbauelemente und gleichen Bedin gungen für alle Halbleiterbauelemente zu gelangen, ist es vorteilhaft, dann auch die überstehenden Teile der Vergussmasse an diesen genannten Chips zu beseitigen.
  • Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. In den zugehörigen Zeichnungen zeigt
  • 1 eine schematische Darstellung des Zersägens einer Halbleiterwafer nach dem Stand der Technik,
  • 2 eine chipweise Anordnung von Halbleiterchips auf einem Substrat gemäß dem Stand der Technik in Draufsicht,
  • 3 eine chipweise Anordnung von Halbleiterchips auf einem Substrat gemäß dem Stand der Technik im Querschnitt,
  • 4 eine Umhüllung einer chipweisen Anordnung von Halbleiterchips der Anordnung gemäß 3 im Querschnitt,
  • 5 ein Vereinzeln von Halbleiterbauelementen aus einer Anordnung gemäß 4 im Querschnitt,
  • 6 eine schematische Darstellung des Zersägens einer Halbleiterwafer in Vierecke gemäß der Erfindung,
  • 7 eine vierecksweise Anordnung von Halbleiterchips auf dem Substrat gemäß der Erfindung in Draufsicht,
  • 8 eine vierecksweise Anordnung von Halbleiterchips auf einem Substrat gemäß der Erfindung im Querschnitt,
  • 9 eine Umhüllung der Anordnung gemäß 3 im Querschnitt und
  • 10 ein Vereinzeln von Halbleiterbauelementen aus einer Anordnung gemäß 9 im Querschnitt.
  • In den Zeichnungsfiguren 1 bis 5 ist das Verfahren nach dem Stand der Technik dargestellt. Die einzelnen Verfahrensschritte sind dabei den 6 bis 10 zur besseren Dar stellung der Vorteile der Erfindung gegenübergestellt.
  • Wie in 1 gezeigt, sind auf einer Wafer 1 eine Vielzahl von Halbleiterchips 2 angeordnet. Zum Vereinzeln wird die Wafer 1 auf eine nicht näher dargestellte Trägerfolie aufgeklebt. Mittels eines Sägevorganges, der in 1 schematisch durch das Sägeblatt 3 dargestellt ist, werden die Chips 2 so vereinzelt, dass die Wafer 1 zwar durchtrennt wird, die Trägerfolie jedoch unbeschädigt bleibt.
  • Nach dem Zersägen der Wafer 1 in einzelne Halbleiterchips 2 werden die Halbleiterchips 2 von der Trägerfolie abgenommen und auf ein Substrat 4 aufgebracht, wie dies in 2 und 3 dargestellt ist. Dazu wird, wie in 3 gezeigt, zwischen die Halbleiterchips 2 und das Substrat 4 ein Klebstoff 5 eingebracht, der Halbleiterchips 2 mit der Oberfläche des Substrates 4 mechanisch verbindet. Anschließend werden mehrere Halbleiterchips 2 mit einer Vergussmasse 6, einem so genannten mold compound, in Form eines Blocks 7 vergossen, wie dies in 4 dargestellt ist. Das Substrat 4 wird auch zur äußeren Kontaktierung mit Lotkugeln 8 versehen. Die Lotkugeln 8 sind in nicht näher dargestellter Art und Weise mit einer Leiterstruktur auf dem Substrat 4 verbunden, wobei die Leiterstruktur ihrerseits elektrisch leitende Verbindungen zu Kontaktinseln auf den Halbleiterchips 2 aufweist. Die elektrisch leitenden Verbindungen zwischen den Halbleiterchips 2 und der Leiterstruktur auf dem Substrat 4 können beispielsweise mittels Drahtbondverbindungen hergestellt werden.
  • Nach Herstellen der Blöcke 7, in denen die im Halbleiterchips 2 mit einem Abstand 9 angeordnet sind, wird die Vergussmasse 6 des Blockes 7 zusammen mit dem Substrat 4 etwa in der Mitte des Abstandes 9 mittels Sägen getrennt. Somit sind die Halbleiterbauelemente 10 hergestellt.
  • Wie hierzu in 5 ersichtlich ist, sind infolge dieses Prozesses die Halbleiterchips 2 vollständig in die Vergussmasse 6 eingehüllt. Diese vollständige Umhüllung ist allerdings nicht unbedingt erforderlich, da die Rückseiten 11 und die Seitenflächen 12 eines jeden Halbleiterchips 2 keine aktiven Bauelemente aufweisen und somit nicht unbedingt geschützt werden müssen. Mithin ist die Vergussmasse 6 rechtsseitig und linksseitig der Seitenflächen 12 nicht unbedingt erforderlich. Diese Bereiche der Vergussmasse 6 konsumieren somit Material und nehmen Platz in Anspruch.
  • Wie in 6 dargestellt, erfolgt erfindungsgemäß ein Zersägen der Wafer 1 nicht in einzelne Halbleiterchips 2, sondern in einzelne Vierecke 13. In diesem Beispiel sind in dem Viereck 3 × 4, d. h. 12 Halbleiterchips 2 zusammengefasst. Wie im Vergleich zwischen 6 und 1 ersichtlich ist, wird eine erhebliche Zahl von Sägeschnitten durch diese Zusammenfassung zu Vierecken 13 vermieden.
  • Nunmehr werden die Vierecke 13 von der Trägerfolie entnommen und auf dem Substrat 4 aufgeklebt, wie dies in 7 und 8 ersichtlich ist. Anschließend werden die auf dem Substrat 4 aufgeklebten Vierecke 13 mit Vergussmasse 6 umhüllt, wodurch wiederum ein Block 7 entsteht.
  • Dieser Block wird einschließlich der Halbleiterchips 2 und des Substrates 4 entlang der Chipgrenzen 14, wie sie in 6 ersichtlich sind, zersägt, wodurch die Halbleiterbauelemente 10 erzeugt werden. Die Randbereiche 15, die sich neben den Seitenflächen 16 des Vierecks 13 befinden, werden ebenfalls entfernt, so dass die Halbleiterbauelemente 10, die aus den Halbleiterchips 17 am Rande erzeugt werden, die gleiche Größe wie die übrigen Halbleiterbauelemente 10 aufweisen.
  • Wie aus 10 im Vergleich zu 5 ersichtlich ist, ha ben die erfindungsgemäß hergestellten Halbleiterbauelemente 10 eine wesentlich geringere Baugröße, was im praktischen Einsatzfall Vorteile mit sich bringt und außerdem zu einer Platzreduzierung führt. Eine seitliche Umhüllung der Halbleiterchips 2 in den erfindungsgemäß hergestellten Halbleiterbauelementen 10 ist nicht erforderlich. Mithin kann das Material der Vergussmasse 6 an den Seitenflächen 12 des Halbleiterchips 2 entfallen. Die auf den Rückseiten 11 der Halbleiterchips 2 befindliche Vergussmasse 6 dient einerseits dem Schutz der Rückseite 11 vor mechanischen Beschädigungen und außerdem der mechanischen Stabilisierung der erfindungsgemäß hergestellten Halbleiterbauelemente 10. Außerdem kann auf der Vergussmasse 6 auch in günstiger Weise einer Beschriftung zur Kennzeichnung des Halbleiterbauelementes 10 eingebracht werden, was auf der blanken Rückseite 11 des Halbleiterchips 2 nur schlecht möglich wäre.
    • 1
    Wafer
    2
    Halbleiterchip
    3
    Sägeblatt
    4
    Substrat
    5
    Klebstoff
    6
    Vergussmasse
    7
    Block
    8
    Lotkugel
    9
    Abstand
    10
    Halbleiterbauelement
    11
    Rückseite
    12
    Seitenfläche
    13
    Vierecke
    14
    Chipgrenze
    15
    Randbereich
    16
    Seitenfläche des Vierecks
    17
    Halbleiterchip am Rande

Claims (4)

  1. Verfahren zur Herstellung von Halbleiterbauelementen, die ein Substrat, einen Halbleiterchip und eine Vergussmasse beinhalten, bei dem auf einem Wafer befindliche Chips auf dem Substrat angeordnet und mit einer Leiterstruktur auf dem Substrat elektrisch leitend verbunden werden, die Chips auf dem Substrat mit der Vergussmasse vergossen werden und die Halbleiterbauelemente durch Zersägen der Vergussmasse vereinzelt werden, dadurch gekennzeichnet, dass mindestens zwei Halbleiterchips, die ungetrennt zusammenhängen, auf dem Substrat angeordnet werden, das die Vergussmasse auf den zusammenhängenden Halbleiterchips abgeschieden wird, und dass die Halbleiterbauelemente durch gemeinsames Zersägen der Vergussmasse und der Halbleiterchips vereinzelt werden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass mehrere in einem Viereck ungetrennt zusammenhängende Halbleiterchips auf dem Substrat angeordnet werden.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der vollständige Wafer auf dem Substrat angeordnet wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass durch die Vergussmasse die Seiten eines Halbleiterchips, die nicht mit einem anderen Halbleiterchip zusammenhängen, umhüllt werden und dass die diese Seiten des Halbleiterchips umhüllenden Vergussmasseteile entlang dieser Seiten des Halbleiterchips abgesägt werden.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633581B2 (en) 2009-03-13 2014-01-21 Infineon Technologies Ag Semiconductor device
US8722462B2 (en) 2010-03-31 2014-05-13 Infineon Technologies Ag Semiconductor package

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311378A (ja) * 2006-05-16 2007-11-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置
EP3333883A1 (de) * 2016-12-08 2018-06-13 IMEC vzw Verfahren zur übertragung und platzierung eines halbleiterbauelements auf einem substrat

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6929971B2 (en) * 2001-04-04 2005-08-16 Texas Instruments Incorporated Semiconductor device and its manufacturing method
US20060030127A1 (en) * 1998-02-17 2006-02-09 Fujitsu Limited Method of fabricating semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359335B1 (en) * 1994-05-19 2002-03-19 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US6232152B1 (en) * 1994-05-19 2001-05-15 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US5834339A (en) * 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
US5937276A (en) * 1996-12-13 1999-08-10 Tessera, Inc. Bonding lead structure with enhanced encapsulation
US6214640B1 (en) * 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6900532B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
US7037399B2 (en) * 2002-03-01 2006-05-02 National Starch And Chemical Investment Holding Corporation Underfill encapsulant for wafer packaging and method for its application
US20060194064A1 (en) * 2002-03-01 2006-08-31 Xiao Allison Y Underfill encapsulant for wafer packaging and method for its application
TWI230426B (en) * 2004-04-07 2005-04-01 Optimum Care Int Tech Inc Packaging method of integrated circuit
US7560519B2 (en) * 2004-06-02 2009-07-14 Lord Corporation Dual-stage wafer applied underfills
US8012867B2 (en) * 2006-01-31 2011-09-06 Stats Chippac Ltd Wafer level chip scale package system
US7619901B2 (en) * 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060030127A1 (en) * 1998-02-17 2006-02-09 Fujitsu Limited Method of fabricating semiconductor device
US6929971B2 (en) * 2001-04-04 2005-08-16 Texas Instruments Incorporated Semiconductor device and its manufacturing method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633581B2 (en) 2009-03-13 2014-01-21 Infineon Technologies Ag Semiconductor device
DE102010000539B4 (de) * 2009-03-13 2014-06-05 Infineon Technologies Ag Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
US8722462B2 (en) 2010-03-31 2014-05-13 Infineon Technologies Ag Semiconductor package
DE102011001306B4 (de) * 2010-03-31 2015-05-07 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiter-Kapselungen

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