DE19719983C2 - Montageplatte für Halbleiterbausteine und Verfahren zur Herstellung hiervon - Google Patents

Montageplatte für Halbleiterbausteine und Verfahren zur Herstellung hiervon

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Description

Die Erfindung betrifft eine Montageplatte für Halbleiterbau­ steine (BGA) nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zur Herstellung hiervon.
Eine derartige Montageplatte für Halbleiterbausteine ist aus EP 0 757 381 A2 bekannt, die in zu vereinzelnde, jeweils einen Halblei­ terchip tragende Substrate unterteilt ist, bei der die einzelnen, mit einer Montageplatte von Lötkugeln versehenen BGA- (Ball Grid Array)-Bau­ steine durch Stanzen von der Montageplatte abgetrennt werden, wobei zu­ gleich eine Anschlußleitung für einen Elektroplattiervorgang entfernt wird. Das Stanzen erfordert allerdings die Halbleiterbausteine umgebende Randbereiche auf der Montageplatte, die einen genügenden Platz für das Stanzwerkwerk mit entsprechenden Toleranzen belassen, so daß die Halb­ leiterbausteine ohne Gefahr für benachbarte durch Stanzen abgetrennt werden können. Das Abtrennen von Substraten von einer Montageplatte mittels einer Rollklinge ist in der DE 38 17 600 A1 offenbart.
Aufgabe der Erfindung ist es, eine Montageplatte nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zu ihrer Herstellung zu schaffen, bei dem der Teil des Ausgangsmaterials, der nicht wirklich für Halbleiterbausteine verwendet wird, minimal gehalten wird.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 bzw. 2 gelöst.
Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.
Fig. 1 zeigt eine Draufsicht auf eine Montageplatte mit darauf ausgebildeten Halbleiterbausteinen.
Fig. 2 zeigt einen Schnitt gemäß der Linie 4-4 von Fig. 1.
Fig. 3 zeigt einen Schnitt einer weiteren Ausführungsform einer Montageplatte entsprechend derjenigen von Fig. 2.
Fig. 4 zeigt einen Schnitt einer dritten Ausführungsform einer Montageplatte.
Fig. 5 zeigt einen Schnitt einer vierten Ausführungsform einer Montageplatte mit einem Leiterrahmen.
Eine Montageplatte 20 aus Substratmaterial, beispielsweise aus Triazinbismaleimid-Harz oder Keramik (Al2O3) weist, wie in Fig. 1 darge­ stellt, V-Nuten 22 auf, die die Montageplatte 20 in Substrate 24 von BGA-Bausteinen 26 von im wesentlichen gleicher Größe unterteilen. Gemäß Fig. 2 befindet sich auf jedem Substrat 24 ein integrierter Schalt­ kreischip 28, der über Bonddrähte 29 über entsprechende leitende Spuren und Durchkontaktierungen mit Lotkugeln 30 auf dem Substrat 24 verbunden ist, wobei sich die Lotkugeln 30 auf der dem Schaltkreischip 28 abge­ kehrten Seite des Substrats 24 befinden. Der Schaltkreischip 28 und die Bonddrähte 29 sind durch Vergußmaterial 32 eingekapselt.
Die BGA-Bausteine 26 können ohne weiteres voneinander getrennt werden, indem die Montageplatte 20 längs der V-Nuten 22 gebrochen wird, da letzere Sollbruchstellen darstellen. Die Montageplatte 20 kann statt­ dessen auch mit anderen Sollbruchstellen versehen werden, beispielsweise mit Durchbrüchen in der Montageplatte 20.
Durch Bemessen jedes Substrats 24 derart, daß es im wesentli­ chen den Abmessungen des herzustellenden BGA-Bausteins 26 entspricht, und durch Vorsehen einer Montageplatte 20, deren Abmessungen durch die Vielzahl solcher Substrate 24 bestimmt ist, wird sichergestellt, daß im wesentlichen die gesamte Montageplatte 20, die einen relativ teuren Teil der resultierenden Bausteine 26 darstellt, für die Fabrikation von BGA- Bausteinen ausgenutzt wird. Somit verbleibt kein Abfall an Substratmate­ rial nach Vereinzeln der BGA-Bausteinen 26.
Die Montageplatte 20 kann eine sehr viel größere Anzahl als die in Fig. 1 gezeigten vier Substrate 24 ebenso wie eine wesentlich größere Anzahl an Lotkugeln 30 pro Substrat 24 aufweisen.
Der BGA-Bausteine 40 von Fig. 3 umfaßt eine Montageplatte 42, in diesem Falle aus zwei Rücken an Rücken liegenden Platten 43, 44 be­ stehend, welche jeweils mit V-Nuten 46 bzw. 48 versehen sind. Die V-Nuten 46, 48 begrenzen einzelne zweischichtige Substrate 50 eines BGA-Bau­ steins 52. Der Schaltkreischip 54 befindet sich auf einer Seite des Sub­ strats 50, während sich die Kugeln 56 des BGA-Bausteins 52 auf der dem Schaltkreischip 54 abgekehrten Seite des Substrats 50 befinden. In die­ sem Falle können Durchkontaktierungen und zusätzliche Schichten von Spu­ ren vorgesehen werden, wobei die Schaltkreischips 54 mit Vergußmasse 58 verkapselt werden. Die BGA-Bausteine 52 können ohne weiteres vereinzelt werden, d. h. ohne weiteres durch Brechen der Montageplatte 42 längs der V-Nuten 46, 48 voneinander getrennt werden.
Bei dem BGA-Baustein 60 von Fig. 4 wird ein Substrat 62 ver­ wendet, das aus einem Abschnitt einer Montageplatte 64 aus Substratmate­ rial besteht. In diesem Falle befinden sich jedoch die Lotkugeln 66 und der Halbleiterchip 68 auf derselben Seite des Substrats 62.
Gemäß Fig. 5 werden Leiterrahmen 70 als Segmente einer Monta­ geplatte verwendet, wobei die Leiterrahmen 70 auf einer Lotmaske 72 mit benachbarten Lotkugeln 74 mit entsprechenden V-Nuten 76 zur Vereinzelung einzelner BGA-Bausteine 78 angeordnet sind.

Claims (2)

1. Montageplatte (20, 40, 60, 70, 80, 96) für Halbleiterbausteine, die in einzelne Substrate (24, 43 + 44, 62, 70, 82), deren Abmessungen herzustellenden Halbleiterbausteinen entsprechen, entsprechend einem Vielfachen der Abmessungen der einzelnen Substrate (24, 43 + 44, 62, 70, 82) unterteilt sowie mit einer Kugelmatrixanordnung versehen ist, wobei jedem Substrat (24, 43 + 44, 62, 70, 82) ein integrierter Schaltkreischip (28, 54, 68, 90) zugeordnet ist, der über Bonddrähte (29, 94) und entsprechende leitende Spuren und gegebenenfalls Durchkontaktierungen mit den Lötkugeln (30, 56) der Kugelmatrixanordnung elektrisch zu verbinden ist, dadurch gekennzeichnet, daß die Substrate (24, 43+44, 62, 70, 82) durch Sollbruchstellen (22, 46/48, 76) voneinander getrennt sind.
2. Verfahren zum Herstellen einer Montageplatte (20, 40, 60, 70, 80, 96) nach dem Oberbegriff von Anspruch 1, dadurch gekennzeichnet, daß die Montageplatte (20, 40, 60, 70, 80, 96) mit Sollbruchstellen (22, 46/48, 76) versehen wird, die die Montageplatte (20, 40, 60, 70, 80, 96) in einzelne Substrate (24, 43 + 44, 62, 70, 82) unterteilen.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10129388B4 (de) * 2001-06-20 2008-01-10 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils
DE602006021413D1 (de) * 2006-07-14 2011-06-01 Stmicroelectronics Ltd Malta Gehäuse für MEMS Bauteile

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3817600A1 (de) * 1987-05-26 1988-12-08 Matsushita Electric Works Ltd Halbleitervorrichtung
US5241133A (en) * 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5357672A (en) * 1993-08-13 1994-10-25 Lsi Logic Corporation Method and system for fabricating IC packages from laminated boards and heat spreader
EP0702404A2 (de) * 1994-09-14 1996-03-20 Nec Corporation Halbleiteranordnung
EP0757381A2 (de) * 1995-07-31 1997-02-05 STMicroelectronics Limited Herstellungsverfahren eines Kugelmatrixgehäuses

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3817600A1 (de) * 1987-05-26 1988-12-08 Matsushita Electric Works Ltd Halbleitervorrichtung
US5241133A (en) * 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5357672A (en) * 1993-08-13 1994-10-25 Lsi Logic Corporation Method and system for fabricating IC packages from laminated boards and heat spreader
EP0702404A2 (de) * 1994-09-14 1996-03-20 Nec Corporation Halbleiteranordnung
EP0757381A2 (de) * 1995-07-31 1997-02-05 STMicroelectronics Limited Herstellungsverfahren eines Kugelmatrixgehäuses

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 5-144995 A. In: Patent Abstracts of Japan *

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