DE102005015036B4 - Verfahren zur Montage eines Chips auf einer Unterlage - Google Patents
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Abstract
Verfahren
zur Montage eines Chips auf einer Unterlage bei dem zwischen dem
Substrat und der Unterlage eine Vielzahl von zueinander beabstandeter Kleberpads
eingebracht werden, über
die der Chip mit der Unterlage unter Einstellung eines Zwischenraumes
zwischen Chip und Unterlage verbunden werden, der Chip mit Leiterbahnen
der Unterlage elektrisch verbunden wird und anschließend der
Chip und die Unterlage mit einem Mold-Compound versehen werden,
wobei der Zwischenraum zwischen Chip und Unterlage mit Mold-Compound gefüllt wird,
wobei
– die Kleberpads (2) aus einem pastösen temperaturhärtbaren Kleber auf die der Unterlage (6) zugewandten Seite des Chips (1) oder auf die dem Chip (1) zugewandten Seite der Unterlage (6) aufgebracht werden,
– die Kleberpads (2) in einem ersten Temperschritt bei einer Klebermaterial spezifischen ersten Temperatur, bei der sich der Kleber verfestigt, ohne seine Klebereigenschaften zu verlieren, verfestigt werden,
– der Chip (1) auf die Unterlage (6) aufgelegt wird,
– der Stack...
– die Kleberpads (2) aus einem pastösen temperaturhärtbaren Kleber auf die der Unterlage (6) zugewandten Seite des Chips (1) oder auf die dem Chip (1) zugewandten Seite der Unterlage (6) aufgebracht werden,
– die Kleberpads (2) in einem ersten Temperschritt bei einer Klebermaterial spezifischen ersten Temperatur, bei der sich der Kleber verfestigt, ohne seine Klebereigenschaften zu verlieren, verfestigt werden,
– der Chip (1) auf die Unterlage (6) aufgelegt wird,
– der Stack...
Description
- Die Erfindung betrifft ein Verfahren zur Montage eines Chips auf einer Unterlage, bei dem zwischen dem Substrat und der Unterlage eine Vielzahl von zueinander beabstandeter Kleberpads eingebracht werden. Über die Kleberpads wird der Chip mit der Unterlage unter Einstellung eines Zwischenraumes zwischen Chip und Unterlage verbunden. Der Chip wird mit Leiterbahnen der Unterlage elektrisch verbunden. Anschließend werden der Chip und die Unterlage mit einem Mold-Compound versehen, wobei der Zwischenraum zwischen Chip und Unterlage mit Mold-Compound gefüllt wird, wobei
- – die
Kleberpads (
2 ) aus einem pastösen temperaturhärtbaren Kleber auf die der Unterlage (6 ) zugewandten Seite des Chips (1 ) oder auf die dem Chip (1 ) zugewandten Seite der Unterlage (6 ) aufgebracht werden, - – die
Kleberpads (
2 ) in einem ersten Temperschritt bei einer Klebermaterial spezifischen ersten Temperatur, bei der sich der Kleber verfestigt, ohne seine Klebereigenschaften zu verlieren, verfestigt werden, - – der
Chip (
1 ) auf die Unterlage (6 ) aufgelegt wird, und - – der
Stack (
11 ), zumindest bestehend aus einem Chip (1 ) und einer Unterlage (6 ) mit dem Mold-Compound (12 ) unter Eindringen des Mold-Compounds (12 ) in die Zwischenräume (13 ) zwischen Chip (1 ) und Unterlage (6 ) versehen wird,. - Bei BGA-(Ball-Grid-Array) oder FBGA-(Fine-Ball-Grid-Array) Gehäusen treten Probleme in Bezug auf die Modulzuverlässigkeit insbesondere bei Temperaturwechselbelastungen auf. Der Grund hierfür ist in den unterschiedlichen verwendeten Materialien und den daraus resultierenden unterschiedlichen Ausdehnungskoeffizienten zu sehen, was zwar durch entsprechende Materialauswahl reduziert, aber nicht beseitigt werden kann.
- Darüber hinaus nehmen die verwendeten Materialien, wie Mold-Compound, Substrat, Klebstoffe usw. Wasserdampf aus der Umgebung auf, was zum Teil von den Umgebungsbedingungen bzw. auch den Lagerungszeiten abhängt. Die Folge sind thermische und durch den Dampfdruck bedingte Spannungen zwischen den einzelnen Komponenten (Chip, Substrat, Mold-Compound, Lotkugeln), wobei die auf einzelne Grenzflächen zwischen den Materialien einwirkenden Kräfte kritische Werte erreichen können, was zur Rissbildung, einer partiellen oder vollständigen Delamination (Popcorning) des Packages führen kann.
- Im Detail enthält das Package ein Chip, welches beispielsweise mit wenigstens einer zentralen Reihe von Bondpads, wobei das Chip mittels eines Klebers oder auch eines Tapes (Klebestreifen) auf einem Substrat befestigt ist. Das Substrat, z. B. ein ein- oder mehrschichtiges Glasfaserlaminat, auch als PCB (Printed Circuit Board) bezeichnet, ist auf der dem Chip abgewandten Seite mit Lotkugeln versehen, die auf Kontakten auf dem Substrat montiert sind. Diese Kontakte sind über Leitbahnen mit Bondinseln elektrisch verbunden, die seitlich neben einem Bondkanal im Substrat angeordnet sind. Die elektrische Verbindung der Bondpads auf dem Chip mit den Bondinseln auf dem Substrat erfolgt mit Drahtbrücken, die durch den Bondkanal gezogen sind. Dieser Bondkanal wird nach dem Herstellen der elektrischen Verbindungen mit einer Vergussmasse verschlossen. Weiterhin ist die Chipseite mit einem Mold-Compound umhaust, der auch teilweise das Substrat bedeckt, um die Rückseite und die empfindlichen Chipkanten zu schützen.
- Derartige substratbasierte BGA-Gehäuse werden üblicher Weise derart aufgebaut, dass die für die Chipmontage vorgesehene Klebefläche entsprechend der Chipgröße ausgerichtet ist, um eine sichere Befestigung des Chips auf dem Substrat zu gewährleisten. Dabei gibt es unterschiedliche Versionen mit einem geringfügigen Kleberunter- oder Kleberüberstand bezogen auf den Chip.
- Besonders nachteilig bei diesen substratbasierten Packages ist die Tatsache, dass insbesondere der Kleber (D/A-Material) und auch das Substrat relativ viel Feuchtigkeit aufnehmen kann, so dass dadurch das fertig gestellte Package nur eine begrenzte Zuverlässigkeit besitzt und derzeit meist nur ein MSL3, also ein Moisture Sensitivity Level 3 erreicht werden kann. Das bedeutet, dass das Package vor dem Löten mit einem bleifreien Lot bei Temperaturen um 120°C zunächst längere Zeit getempert werden muss, um zunächst die im Package vorhandene Feuchtigkeit zu entfernen.
- Angestrebt wird deshalb das Moisture Sensitivity Level 1, bei dem das Package ohne weiteres sofort gelötet werden kann, ohne dass ein so genannter Popcorn-Effekt und in der Folge ein Ablösen des Mold-Compounds und/oder des Chips vom Substrat befürchtet werden müsste.
- Um hier günstigere Verhältnisse zu erreichen, ist aus den
JP 60-243180 A JP 61-138680 A - Diese Maßnahmen reichen allerdings nicht aus, um MSL1 zu erreichen. Bedingt ist das durch den nach wie vor hohen Anteil an D/A-Material innerhalb des Packages, welches im Verhältnis zum Mold-Compound sehr viel Wasser aufnehmen kann. Die Folge ist der so genannte Popcorn-Effekt, d. h. eine starke Delamination nach dem Preconditioning (Feuchtelagerung und Lötsimulation).
- Der vorgenannten Problematik wird mit einer Lösung gemäß der
DE 101 33 361 C2 begegnet. In dieser Druckschrift ist vorge schlagen, dass Chip nicht vollflächig auf das Substrat aufzukleben sondern Kleberstege, Kleberstreifen oder Kleberpunkte zu einer Klebschicht auf das Trägersubstrat aufzubringen, wobei der Kleber aus einem temperaturhärtenden Klebstoff besteht. Damit wird das Chip auf das Trägersubstrat mit einem Zwischenraum zwischen Chip und Trägersubstrat montiert. Ein derartiger Kleber ist jedoch in sich noch nicht mechanisch stabil. Erst durch das Einbringen eines Mold-Compound in den Zwischenraum zwischen Chip und Trägersubstrat und einem anschließenden Erhitzen dieses Mold-Compound auf eine Temperatur die über der Aushärte-Temperatur des Klebstoffes liegt, wird eine Verfestigung der Kleberpunkte erreicht und damit eine mechanische Stabilität eingestellt. Hierdurch ist zwar der Klebereinsatz unter dem Chip reduziert; allerdings bestehen Probleme mit einer Coplanarität zwischen der Chipoberfläche und dem Trägersubstrat. Bis zu einem Aushärten der Kleberschicht ist diese nämlich noch mechanisch bewegbar. Wenn es nunmehr durch ein Einfüllen von dem Mold-Coumpound oder sonstigen mechanischen Einflüssen zu einem Verschieben der Oberfläche des Chips kommt, so ist diese nicht mehr planar zu dem Trägersubstrat. Dies ist für nachfolgende Verarbeitungsprozesse von erheblichem Nachteil. Insbesondere ist für den Aufbau von Stacks, d. h. von einem Stapel von Halbleiterchips eine Coplanarität erforderlich. - In ähnlicher Weise wird in der
WO 01/09939 A1 - In der
US 6 300 254 B1 wird die Herstellung und der Aufbau eines nachgiebigen Interface unter anderem zur Montage von Halbleiterchips in Stacks offenbart. Dabei wird auf ein Trägermaterial, was ein PCB, eine entfernbare Folie oder eine Elastomerfolie sein kann, eine Mehrzahl von Spacern, die hier als ein „compliant pad" bezeichnet werden, aufgebracht. Zur Herstellung dieser „compliant pads" werden verschiedene Verfahren, unter anderem auch ein Siebdruckverfahren, aufgeführt. In einer Ausführungsform wird nach Aufbringen einer fließfähigen Mischung, die strukturiert erfolgt, ein teilweiser oder vollständiger Aushärtvorgang durchgeführt. - In der
WO 03/02 50 80 A1 - Die
US 2002/0096751 A1 US 2003/0160312 A2 - Die erfindungsgemäße Aufgabe besteht nunmehr darin, eine mechanische Verbindung zwischen einem Chip und einer Unterlage mit mehreren Kleberpads während des Herstellungsprozesses mit einer hohen Formstabilität zu gestalten und eine hohe Coplanarität zwischen Chip und Unterlage zu gewährleisten. Insbesondere besteht die Aufgabe der Erfindung darin, eine Formstabilität und eine Coplanarität für die Herstellung von Stacks mit mehreren Chips zu schaffen.
- Die Aufgabe wird gemäß der Erfindung verfahrensseitig dadurch gelöst, dass beim Auflegen des Chips auf die Unterlagen mittels eines Bondwerkzeuges unter Aufbringung einer Bondkraft der Chip coplanar zu der Unterlage ausgerichtet wird, wobei die Kleberpads einer Klebermaterial spezifischen zweiten Temperatur ausgesetzt werden, bei der die Kleberpads jeweils mit der bisher noch nicht verbundenen Seite verkleben. Die Kleberpads werden in einem zweiten Temperschritt bei einer Klebermaterial spezifischen dritten Temperatur, bei der sich der Kleber vollständig verfestigt, den Chip mit der Unterlagen fest verbindend ausgehärtet.
- Mit diesen Verfahrensschritten wird einerseits gewährleistet, dass die Unterlage und/oder der Chip nicht zwingend in räumlicher oder zeitlicher Nähe mit den Kleberpads verbunden werden müssen. Da die Kleberpads unabhängig vom Zusammenfügen durch den ersten Temperschritt bereits schon eine gewisse Härte aufweisen, können diese am Anfang eines Verarbeitungsprozesses bereits aufgebracht werden, wie nachfolgend näher dargestellt wird.
- Mit dem coplanaren Ausrichten und dem Aussetzen der zweiten Temperatur wird eine Laminierung erzielt, in der der Kleber den Chip in seiner coplanaren Position hält. Mithin ist es möglich, ohne Bondwerkzeug unter weiterer Gewährleistung der Coplanarität den zweiten Temperschritt durchzuführen, was beispielsweise in einem separaten Temperofen geschehen kann, wobei die Temperzeit des zweiten Temperschrittes deutlich über der Zeit des Verklebens unter der zweiten Temperatur liegt.
- In einer günstigen Ausgestaltung der Erfindung wird als Unterlage ein Substrat eines Ball-Grid-Arrays gewählt.
- Grundsätzlich ist es möglich, das Verfahren auch bei anderen Unterlagen anzuwenden. Seine vorzugsweise positive Gestaltung entfaltet es jedoch bei den bekannten Ball-Grid-Arrays.
- Weiterhin ist in einer Ausführungsform des Verfahrens vorgesehen, dass ein Stack mit mehreren Chips erzeugt wird. Dabei wird zunächst ein erster Chip auf einem Substrat, welches als erste Unterlage eingesetzt wird, befestigt. Mit dieser ersten Unterlage wird der erste Chip auch elektrisch verbunden. Das bedeutet, dass die Bondpads auf dem Chip über Drahtbrücken mit Bondpads auf dem Substrat verbunden werden. Danach wird mindestens ein zweiter Chip mit dem ersten Chip verbunden. Dabei dient der erste Chip als eine zweite Unterlage. Diese Befestigung des ersten Chips auf dem zweiten Chip erfolgt mit den genannten Prozessschritten bis zum zweiten Temperschritt gemäß Verfahrensschritt b). Der zweite Chip wird nunmehr mit dem ersten Chip und/oder der zweiten Unterlage elektrisch leitend verbunden. Erst nach Montieren des letzten Chips auf diese Art und Weise wird der Stack mit dem Mold-Compound versehen.
- Durch die in jedem Prozessschritt garantierte Coplanarität wird es möglich, entsprechend hohe Packs mit einer größeren Anzahl von Chips zu erzeugen, ohne dass der Chip in seiner Formstabilität leidet.
- Grundsätzlich ist es möglich, dass der erste Chip mit dem Substrat in einer herkömmlichen Art und Weise, wie sie aus dem bekannten Stand der Technik bekannt ist, verbunden wird. Sofern die Coplanarität dieser ersten Verbindung ausreichend ist, können nachfolgende Chips dem Stack hinzugefügt werden, wobei bei den weiteren Chips sodann auch eine Korrektur einer fehlenden Coplanarität des ersten Chips vorgenommen werden kann. Dies kann insbesondere dadurch erfolgen, dass bei dem Aufdrücken des Chips mittels des Bondwerkzeuges die Kleberpads einer zweiten Temperatur ausgesetzt werden und dabei wieder etwas weicher werden, so dass diese bei einer fehlenden Coplanarität des darunter liegenden Chips mehr oder weniger stark durch das Bondwerkzeug verformt werden, wobei jedoch das zweite Chip dann wieder coplanar zu der Unterlage bzw. zu dem Substrat liegt.
- In einer günstigen Ausgestaltung des Verfahrens ist jedoch vorgesehen, dass der erste Chip bereits in gleicher Weise wie der zweite Chip bis zu dem zweiten Temperschritt befestigt wird. Somit wird von vornherein eine Verbindung auch des ersten Chips mit den Vorteilen des erfindungsgemäßen Verfahrens hergestellt.
- In einer Ausgestaltung des Verfahrens ist vorgesehen, dass die Kleberpads mittels Siebdruckverfahren aufgebracht werden. Da das Klebermaterial beim Aufbringen der Kleberpads pastös ist, wird durch das Siebdruckverfahren eine hinreichend große Genauigkeit für die Kleberpads in ihrer geometrischen Ausdehnung erreicht. Außerdem stellt das Siebdruckverfahren ein kostengünstiges Verfahren dar.
- Eine andere Möglichkeit der Gestaltung des erfindungsgemäßen Verfahrens besteht darin, dass die Kleberpads mittels eines strukturierten Tapes aufbracht werden. Dabei weist das Tape bereits die Konfiguration der Kleberpads auf.
- In einer weiteren Ausgestaltung des Verfahrens werden die Kleberpads aufgebracht, wenn sich der Chip noch im Verbund mit mehreren Chips auf einer Wafer befindet. Mit einer derartigen Verfahrensgestaltung wird erreicht, dass in hochproduktiver Weise die Chips eines Wafers alle zugleich mit den Kleberpads versehen werden.
- In einer Ausgestaltung des Verfahrens hierzu ist vorgesehen, dass die Kleberpads auf die Rückseite der Chips, auf der sich keine Rerouting-Schicht befindet, nach einem Dünnschliffprozess aufgebracht werden, wobei die Rerouting-Schicht während des Aufbringens der Kleberpads mit einer Schutzfolie abgedeckt wird. Die Rerouting-Schicht ist eine Schicht auf dem Chip, welche eine Verbindung zwischen internen Verbindungspunkten auf dem Chip zu äußeren Bondpads herstellt. Üblicher Weise wird ein Halbleiterchip in seiner Dicke durch einen Schleifprozess verdünnt. Hierzu wird die Vorderseite eines Halbleiterwafers, das heißt die Seite des Halbleiterwafers wo die Rerouting-Schichten der Chips liegen, mit einem so genannten Grinding-Tape versehen. Dieses Grinding-Tape dient einerseits dem Schutz der Rerouting-Schicht und andererseits dem Halten des Wafers während des Schleifprozesses. Dementsprechend kann dieses Grinding-Tape als eine Schutzfolie zum Aufbringen der Kleberpads auf die Rückseite der Chips dienen, wenn der Dünnschliffprozess abgeschlossen ist.
- Eine andere Möglichkeit besteht darin, die Kleberpads auf die Vorderseite der Chips, auf der sich die Rerouting-Schicht befindet, aufzubringen. Dies erfordert allerdings eine Verträglichkeit des Grinding-Tape mit den Kleberpads. Einerseits wird dies möglich, da die Kleberpads selber durch den ersten Temperschritt eine gewisse Stabilität aufweisen. Andererseits ist dabei zu gewährleisten, dass die durch die Kleberpads hervorgerufenen Unebenheiten nicht zu einer Undichtheit zwischen dem Grinding-Tape und der Vorderseite des Halbleiterwafers führen.
- In dieser Weise können die Kleberpads auch vor dem Aufbringen des Grinding-Tape vor einem Dünnschliffprozess aufgebracht werden.
- In einer weiteren Ausgestaltung des Verfahrens ist vorgesehen, dass die Kleberpads aufgebracht werden, wenn sich der Chip noch im Verbund mit mehreren Chips auf einer Trägerfolie befindet. Nach dem Schleifen wird nämlich üblicher Weise das Grinding-Tape von der dann dünn geschliffenen Wafer entfernt und auf die Rückseite der Wafer ein Dicing-Tape aufgebracht, wonach dann die Chips durch einen Trennprozess vereinzelt werden. Das Dicing-Tape hat dabei die Aufgabe, die Chips, auch wenn sie mechanisch voneinander getrennt sind, noch in einem Verbund zu halten. Nach diesem Prozess können sodann die Kleberpads aufgebracht werden.
- Eine weitere Möglichkeit besteht darin, dass die Kleberpads auf die bereits vereinzelten Chips einzeln aufgebracht werden. (Üblicher Weise spricht man bei vereinzelten Chips von so genannten „Dies". Zur einfacheren Handhabung der Begriffe wird jedoch im vorliegenden Text grundsätzlich von „Chips" gesprochen.)
- Bei dem Aufbringen von Kleberpads auf vereinzelte Chips ist vorgesehen, dass diese mittels einer Schablone auf die Oberseite der jeweiligen Unterlage am Stack selbst aufgebracht werden.
- Die Erfindung soll nachfolgend anhand eines Ausführungsbeispiels näher erläutet werden.
- In den zugehörigen Zeichnungen zeigt:
-
1 einen Querschnitt entlang der Linien I-I in2 durch einen Verbund von Chips auf einem Dicing-Tape nach dem Tennen, -
2 eine Draufsicht auf den Scheibenverbund gemäß1 , -
3a bis3e Querschnitte verschiedener Bearbeitungsphasen eines Stacks von Halbleiterchips, -
4 einen Querschnitt durch einen Stack mit einer alternativen Befestigung des ersten Chips und -
5 verschiedene Muster von Kleberpads. - Wie in
1 dargestellt, werden auf ein Chip1 mittels eines Siebdruckverfahrens Kleberpads2 auf die Rückseite3 des Chips1 aufgebracht, der Chip1 befindet sich hierbei noch im Verbund4 mit weiteren Chips auf einem Dicing-Tape5 . -
2 zeigt die Draufsicht auf die Rückseite3 der Halbleiterchips1 im Verbund4 . - Nach dem Aufbringen der Kleberpads
2 auf den Chip1 werden die Kleberpads einem ersten Temperschritt unterzogen. Dabei weisen sie bereits eine Festigkeit auf, so dass sie auf ein Substrat6 eines BGA-Bauelementes aufgelegt werden können, ohne dass sie eine Deformation erfahren. Das Substrat6 dient für den Halbleiterchip1 als Unterlage. - In einem nächsten Verfahrensschritt wird ein Bondwerkzeug
7 auf den Chip1 aufgebracht. Das Bondwerkzeug7 drückt auf den Chip1 mit einer Bondkraft FB. Dabei wird zum einen das Halbleiterchip1 exakt zum Substrat6 coplanar ausgerichtet. Zum anderen erfolgt durch das Bondwerkzeug7 ein Wärmeeintrag in das Chip1 derart, dass in den Kleberpads2 eine Temperatur entsprechend der zweiten Temperatur erzeugt wird, wobei die Kleberpads mit der Substratseite verkleben. - Wie in
3c dargestellt, erfolgt anschließend die Herstellung einer elektrisch leitenden Verbindung zwischen dem Chip1 und Bondpad8 auf dem Substrat6 . - Danach wird ein ebenfalls auf seiner Rückseite mit Kleberpads
2 versehener zweiter Chip9 auf dem Chip1 aufgebracht und in gleicher Weise wie unter den3a bis3d dargestellt, mit dem Chip1 verbunden. - Wie in
3e dargestellt, wird in gleicher Weise mit einem dritten Chip10 verfahren. - In einem späteren Verfahrensschritt wird sodann der Stack
11 mit einem Mold-Compound12 umhüllt, wobei der Mold-Compound12 auch in die Zwischenräume13 zwischen den Chips1 ,9 und10 und ihren jeweiligen Unterlagen gelangt. Damit entsteht mit dem Stack11 ein festes Bauelement14 . - Ebenfalls in einem weitern späteren Verfahrensschritt wird dieses Bauelement
14 sodann auf der freiliegenden Substratseite15 mit Lotballs16 versehen. Diese Lotballs16 dienen der Verbindung des Bauelementes14 mit einer nicht näher dargestellten äußeren Verschaltung. - Wie in
5 dargestellt, können die Kleberpads2 auf den Rückseiten3 der Chips1 ,9 und10 unterschiedliche Muster aufweisen. -
- 1
- Chip
- 2
- Kleberpads
- 3
- Rückseite
- 4
- Verbund
- 5
- Dicingtape
- 6
- Substrat (Unterlage)
- 7
- Bondwerkzeug
- 8
- Bondpad
- 9
- zweiter Chip
- 10
- dritter Chip
- 11
- Stack
- 12
- Mold-Compound
- 13
- Zwischenraum
- 14
- Bauelement
- 15
- freiliegende Substratseite
- 16
- Lotball
- FB
- Bondkraft
Claims (14)
- Verfahren zur Montage eines Chips auf einer Unterlage bei dem zwischen dem Substrat und der Unterlage eine Vielzahl von zueinander beabstandeter Kleberpads eingebracht werden, über die der Chip mit der Unterlage unter Einstellung eines Zwischenraumes zwischen Chip und Unterlage verbunden werden, der Chip mit Leiterbahnen der Unterlage elektrisch verbunden wird und anschließend der Chip und die Unterlage mit einem Mold-Compound versehen werden, wobei der Zwischenraum zwischen Chip und Unterlage mit Mold-Compound gefüllt wird, wobei – die Kleberpads (
2 ) aus einem pastösen temperaturhärtbaren Kleber auf die der Unterlage (6 ) zugewandten Seite des Chips (1 ) oder auf die dem Chip (1 ) zugewandten Seite der Unterlage (6 ) aufgebracht werden, – die Kleberpads (2 ) in einem ersten Temperschritt bei einer Klebermaterial spezifischen ersten Temperatur, bei der sich der Kleber verfestigt, ohne seine Klebereigenschaften zu verlieren, verfestigt werden, – der Chip (1 ) auf die Unterlage (6 ) aufgelegt wird, – der Stack (11 ), zumindest bestehend aus einem Chip (1 ) und einer Unterlage (6 ) mit dem Mold-Compound (12 ) unter Eindringen des Mold-Compounds (12 ) in die Zwischenräume (13 ) zwischen Chip (1 ) und Unterlage (6 ) versehen wird, dadurch gekennzeichnet, dass – beim Auflegen des Chips (1 ) auf die Unterlagen (6 ) mittels eines Bondwerkzeuges (7 ) unter Aufbringung ei ner Bondkraft (FB) der Chip (1 ) coplanar zu der Unterlage (6 ) ausgerichtet wird, wobei die Kleberpads (2 ) einer Klebermaterial spezifischen zweiten Temperatur ausgesetzt werden, bei der die Kleberpads (2 ) jeweils mit der bisher noch nicht verbundenen Seite verkleben, – die Kleberpads (2 ) in einem zweiten Temperschritt bei einer Klebermaterial spezifischen dritten Temperatur, bei der sich der Kleber vollständig verfestigt, der Chip (1 ) mit der Unterlage fest verbindend ausgehärtet werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Unterlage (
6 ) ein Substrat eines Ball-Grid-Arrays gewählt wird. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Stack (
11 ) mit mehreren Chips (1 ;9 ;10 ) dadurch erzeugt wird, dass zunächst ein erster Chip (1 ) auf einem Substrat (6 ) als erste Unterlage befestigt und elektrisch mit der ersten Unterlage (6 ) verbunden wird und dass danach mindestens ein zweiter Chip (9 ) mit dem ersten Chip (1 ) als zweiter Unterlage bis zu dem zweiten Temperschritt befestigt wird und mit der ersten und/oder zweiten Unterlage (1 ;6 ) elektrisch verbunden wird und der Stack (11 ) erst nach dem so montierten letzten Chip (10 ) mit dem Mold-Compound (12 ) versehen wird. - Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der erste Chip (
1 ) in gleicher Weise wie der zweite Chip (9 ) bis zu dem zweiten Temperschritt befestigt wird. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Kleberpads (
2 ) mittels Siebdruckverfahren aufgebracht werden. - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Kleberpads (
2 ) mittels eines strukturierten Tapes aufgebracht werden. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Kleberpads (
2 ) aufgebracht werden, wenn sich der Chip (1 ) noch im Verbund (4 ) mit mehreren Chips (1 ) auf einer Wafer befindet. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Kleberpads (
2 ) auf die Rückseite (3 ) der Chips (1 ), auf der sich keine Rerouting-Schicht befindet, nach einem Dünnschliff-Prozess aufgebracht werden, wobei die Rerouting-Schicht während des Aufbringens der Kleberpads (2 ) mit einer Schutzfolie (5 ) abgedeckt wird. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Kleberpads (
2 ) auf die Vorderseite der Chips (1 ), auf der sich die Rerouting-Schicht befindet, aufgebracht werden. - Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Kleberpads (
2 ) vor dem Aufbringen eines Grinding-Tape vor einem Dünnschliff-Prozess aufgebracht werden. - Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Kleberpads (
2 ) auf die Chips (1 ) aufgebracht werden, wenn sich der Chip (1 ) im Verbund (4 ) mit mehreren Chips (1 ) auf einer Trägerfolie (5 ) befindet. - Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Kleberpads (
2 ) auf die Vorderseite der Chips (1 ), auf der sich die Rerouting-Schicht befindet, aufgebracht werden. - Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Kleberpads (
2 ) nach einem Trennen der Chips (1 ) aus dem Waferverbund (4 ), wenn sich diese noch auf dem Dicing Tape (5 ) befinden, aufgebracht werden. - Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Kleberpads (
2 ) mittels einer Schablone auf die Oberseite der jeweiligen Unterlage (6 ) aufgebracht werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005015036A DE102005015036B4 (de) | 2004-07-19 | 2005-03-31 | Verfahren zur Montage eines Chips auf einer Unterlage |
US11/184,532 US7368322B2 (en) | 2004-07-19 | 2005-07-19 | Method for mounting a chip on a base and arrangement produced by this method |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004034884.7 | 2004-07-19 | ||
DE102004034884 | 2004-07-19 | ||
DE102005015036A DE102005015036B4 (de) | 2004-07-19 | 2005-03-31 | Verfahren zur Montage eines Chips auf einer Unterlage |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102005015036A1 DE102005015036A1 (de) | 2006-02-16 |
DE102005015036B4 true DE102005015036B4 (de) | 2008-08-28 |
Family
ID=35656273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005015036A Expired - Fee Related DE102005015036B4 (de) | 2004-07-19 | 2005-03-31 | Verfahren zur Montage eines Chips auf einer Unterlage |
Country Status (2)
Country | Link |
---|---|
US (1) | US7368322B2 (de) |
DE (1) | DE102005015036B4 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5159273B2 (ja) * | 2007-11-28 | 2013-03-06 | ルネサスエレクトロニクス株式会社 | 電子装置の製造方法 |
US20090189292A1 (en) * | 2008-01-29 | 2009-07-30 | Martin Reiss | Integrated Circuit, Semiconductor Module and Method for Manufacturing a Semiconductor Module |
TWI407536B (zh) * | 2010-12-10 | 2013-09-01 | Univ Nat Cheng Kung | 半導體元件之散熱座的製作方法 |
US9373666B2 (en) * | 2011-02-25 | 2016-06-21 | The Regents Of The University Of Michigan | System and method of forming semiconductor devices |
CN103337486B (zh) * | 2013-05-31 | 2015-10-28 | 日月光半导体制造股份有限公司 | 半导体封装构造及其制造方法 |
US9809446B1 (en) * | 2016-05-09 | 2017-11-07 | Amkor Technology, Inc. | Semiconductor package and manufacturing method thereof |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60243180A (ja) * | 1984-05-17 | 1985-12-03 | Sumitomo Bakelite Co Ltd | フレキシブル印刷回路用基板 |
JPS61138680A (ja) * | 1984-12-10 | 1986-06-26 | Sumitomo Bakelite Co Ltd | フレキシブル印刷回路用基板 |
WO2001009939A1 (en) * | 1999-07-30 | 2001-02-08 | Micron Technology, Inc. | Method and structure for manufacturing improved yield semiconductor packaged devices |
US6300254B1 (en) * | 1998-04-17 | 2001-10-09 | Tessera, Inc. | Methods of making compliant interfaces and microelectronic packages using same |
US20020096751A1 (en) * | 2001-01-24 | 2002-07-25 | Chen Wen Chuan | Integrated circuit structure having an adhesive agent and method for manufacturing the same |
WO2003025080A1 (en) * | 2001-09-17 | 2003-03-27 | Dow Corning Corporation | Die attach adhesives for semiconductor applications, processes for producing semiconductor devices and semiconductor devices produced by such processes |
DE10133361C2 (de) * | 2001-07-10 | 2003-05-28 | Infineon Technologies Ag | Verfahren zur Herstellung einer Verpackung für Halbleiterchips |
US20030160312A1 (en) * | 2002-02-28 | 2003-08-28 | Wai Yew Lo | Stacked die semiconductor device |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6130116A (en) | 1996-12-13 | 2000-10-10 | Tessera, Inc. | Method of encapsulating a microelectronic assembly utilizing a barrier |
TW409377B (en) * | 1999-05-21 | 2000-10-21 | Siliconware Precision Industries Co Ltd | Small scale ball grid array package |
JP3455762B2 (ja) * | 1999-11-11 | 2003-10-14 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP3906962B2 (ja) * | 2000-08-31 | 2007-04-18 | リンテック株式会社 | 半導体装置の製造方法 |
JP2002286111A (ja) | 2001-03-23 | 2002-10-03 | Sharp Corp | 駆動機構 |
US6528408B2 (en) | 2001-05-21 | 2003-03-04 | Micron Technology, Inc. | Method for bumped die and wire bonded board-on-chip package |
JP2002353369A (ja) * | 2001-05-28 | 2002-12-06 | Sharp Corp | 半導体パッケージおよびその製造方法 |
US7074481B2 (en) | 2001-09-17 | 2006-07-11 | Dow Corning Corporation | Adhesives for semiconductor applications efficient processes for producing such devices and the devices per se produced by the efficient processes |
DE10201204A1 (de) | 2002-01-14 | 2003-07-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von Chipkanten |
US6969914B2 (en) * | 2002-08-29 | 2005-11-29 | Micron Technology, Inc. | Electronic device package |
TW582078B (en) * | 2002-11-29 | 2004-04-01 | Chipmos Technologies Bermuda | Packaging process for improving effective die-bonding area |
TW571409B (en) * | 2002-12-03 | 2004-01-11 | Advanced Semiconductor Eng | Optical device and packaging method thereof |
US6992380B2 (en) * | 2003-08-29 | 2006-01-31 | Texas Instruments Incorporated | Package for semiconductor device having a device-supporting polymeric material covering a solder ball array area |
US6930378B1 (en) * | 2003-11-10 | 2005-08-16 | Amkor Technology, Inc. | Stacked semiconductor die assembly having at least one support |
-
2005
- 2005-03-31 DE DE102005015036A patent/DE102005015036B4/de not_active Expired - Fee Related
- 2005-07-19 US US11/184,532 patent/US7368322B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60243180A (ja) * | 1984-05-17 | 1985-12-03 | Sumitomo Bakelite Co Ltd | フレキシブル印刷回路用基板 |
JPS61138680A (ja) * | 1984-12-10 | 1986-06-26 | Sumitomo Bakelite Co Ltd | フレキシブル印刷回路用基板 |
US6300254B1 (en) * | 1998-04-17 | 2001-10-09 | Tessera, Inc. | Methods of making compliant interfaces and microelectronic packages using same |
WO2001009939A1 (en) * | 1999-07-30 | 2001-02-08 | Micron Technology, Inc. | Method and structure for manufacturing improved yield semiconductor packaged devices |
US20020096751A1 (en) * | 2001-01-24 | 2002-07-25 | Chen Wen Chuan | Integrated circuit structure having an adhesive agent and method for manufacturing the same |
DE10133361C2 (de) * | 2001-07-10 | 2003-05-28 | Infineon Technologies Ag | Verfahren zur Herstellung einer Verpackung für Halbleiterchips |
WO2003025080A1 (en) * | 2001-09-17 | 2003-03-27 | Dow Corning Corporation | Die attach adhesives for semiconductor applications, processes for producing semiconductor devices and semiconductor devices produced by such processes |
US20030160312A1 (en) * | 2002-02-28 | 2003-08-28 | Wai Yew Lo | Stacked die semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20060017156A1 (en) | 2006-01-26 |
DE102005015036A1 (de) | 2006-02-16 |
US7368322B2 (en) | 2008-05-06 |
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