DE10201204A1 - Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von Chipkanten - Google Patents
Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von ChipkantenInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 4
- 239000000463 material Substances 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 23
- 230000009969 flowable effect Effects 0.000 claims abstract description 4
- 229920001296 polysiloxane Polymers 0.000 claims description 6
- 238000007639 printing Methods 0.000 claims description 6
- 239000004593 Epoxy Substances 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 238000000465 moulding Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims 1
- 230000000930 thermomechanical effect Effects 0.000 description 5
- 230000007613 environmental effect Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005496 tempering Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 229920001971 elastomer Polymers 0.000 description 1
- 239000000806 elastomer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
Die Erfindung betrifft ein Verfahren zum Herstellen eines Schutzes für Chipkanten bei gehäuselosen elektronischen Bauteilen, bei denen mit einem seitlich offenen Bondkanal (1) versehende Halbleiterchips unter Zwischenlage eines Tapes (3) auf einem Substrat (4) montiert sind. Die Erfindung betrifft ferner eine Anordnung zum Schutz von Chipkanten. Durch die Erfindung soll ein einfach zu realisierendes Verfahren sowie eine Anordnung zum sicheren Schutz der Chipkanten/Ecken geschaffen werden. Diese Aufgabe wird dadurch gelöst, dass für die Montage des Halbleiterchips (2) auf dem Substrat (4) ein Tape (3) verwendet wird, dessen Umriss kleiner ist, als der Umriss des Halbleiterchips (2), so dass zwischen dem Halbleiterchip (2) und dem Substrat (4) entlang der Außenkante ein umlaufender Unterstand (6) als Kapillare gebildet wird, dass nach dem Herstellen der elektrischen Verbindungen zwischen dem Halbleiterchip (2) und dem Substrat (4) durch Drahtbonden in einem ersten Schritt ein fließfähiges Encapsulant-Material (7) in den Bondkanal (1) eingebracht wird, bis das Encapsulant-Material (7) den Rand des Halbleiterchips gleichmäßig umschließt und dass anschließend der Bondkanal (1) in einem zweiten Schritt vollständig mit Encapsulant-Material (7) befüllt wird.
Description
- Die Erfindung betrifft ein Verfahren zum Herstellen eines Schutzes für Chipkanten bei gehäuselosen elektronischen Bauteilen, bei denen mit einem seitlich offenen Bondkanal versehene Halbleiterchips unter Zwischenlage eines Tapes auf einem Substrat montiert sind. Die Erfindung betrifft ferner eine Anordnung zum Schutz von Chipkanten.
- Es ist bekannt, dass ungeschützte Chipkanten, insbesondere auch deren Ecken, extrem empfindlich gegenüber mechanischen Belastungen, wie z. B. gegenüber Stößen, sind. Die Folge der daraus resultierenden Beschädigungen sind hohe Ausfallraten beim Handling. Zusätzlich kann es durch einen thermomechanischen Mismatch der für die elektronischen Bauteile verwendeten Materialien, häufig zu einem mechanischen Stress an den Chipkanten bzw. deren Ecken und dabei zu Beschädigungen kommen. Auch sind ungeschützte Fuses, darunter sind elektrische Sicherungen zum Zuschalten von Redundanzen zu verstehen, sehr empfindlich gegen Umwelteinflüsse, wie Feuchtigkeit und Ionen und können daher sehr leicht korrodieren.
- Um diese Probleme zu reduzieren bzw. zu umgehen, sind verschiedene mehr oder weniger aufwändige Verfahren und Anordnungen zum Schutz der Halbleiterchips bekannt geworden. So ist es möglich, einen Underfiller um die Chipkanten zu dispensen, um diese zu schützen. Es kann auch ein geeigneter Interposer verwendet werden, oder auch ein geeigneter Kunststoff gedruckt, oder auch das elektronische Bauteil vergossen werden (Molden), um einen kompletten Schutz des Halbleiterchips zu erreichen.
- Allerdings ist festzustellen, dass die Auswirkungen der beim Betrieb der elektronischen Bauteile auftretenden thermomechanischen Spannungen mit den beschriebenen Verfahren nicht wirksam behoben werden können.
- Auch wurde versucht, thermomechanische Spannungen durch geeignete Auswahl der Komponenten zu reduzieren, so wie dies in der US-A-20010046120 für ein Chip-Scale-(CSP)-Bauelement beschrieben worden ist.
- Eine andere Möglichkeit zum Abbau von thermomechanischem Stress wird beispielsweise in der US 5 293 067 aufgezeigt. Hier wird ein Chipträger für integrierte Schaltkreise beschrieben, bei dem ein Halbleiterchip mit einem Substrat über Bumps (Lötkugeln) und Kontaktinseln (Pads) elektrisch und zugleich mechanisch verbunden ist. Um zusätzlich eine bessere mechanischen Verbindung zwischen dem Halbleiterchip und dem Substrat zu erreichen, ist der Zwischenraum zwischen den Komponenten mit einem organischen Verbindungsmittel (Underfiller), wie einem Epoxydharz oder Silicon, ausgefüllt. Dieser Underfiller soll auch dem Abbau mechanischer Belastungen (Stress) zwischen Halbleiterchip und Substrat dienen. Darüberhinaus hat der Underfiller auch die Funktion, die aktiven Bereiche und die elektrischen Verbindungen gegen Umwelteinflüsse zu schützen. Je nach dem Anwendungsfall kann der Underfiller dabei den gesamten Zwischenraum zwischen den Komponenten oder gegebenenfalls nur den Bereich der aktiven Oberfläche des Halbleiterchips ausfüllen. Ein wirksamer Kantenschutz des Halbleiterchips ist jedoch bei dieser Anordnung nicht möglich.
- Eine vollkommen andere Ausführung einer Umhüllung für ein Halbleiterchip wird in der US 6 124 546 beschrieben. Hier ist ein Halbleiterchip auf den Leitbahnen eines oberen Interposers durch Lötkugeln befestigt. Auf der Chiprückseite sind mehrere Spacer aus einem isolierenden Material, z. B. einem Elastomer, angeordnet, auf denen ein zweiter Interposer befestigt ist, der gleichzeitig mit Außenkontakten (BGA) zur Kontaktierung der Baugruppe mit Leiterplatten o. dgl. versehen ist. Der Zwischenraum zwischen den beiden Interposern ist mit einer Vergussmasse ausgegossen. Da hier das Halbleiterchip allseitig umschlossen ist, wird mit dieser Umhüllung zwar ein guter Schutz des Halbleiterchips erreicht, jedoch ist auch hier ein ausreichender Schutz gegen thermomechanische Belastungen nicht gewährleistet. Ein weiterer Nachteil ist, dass besonders kleine Abmessungen, wie z. B. bei CSP (Chip Scale Package), nicht erreicht werden können, also die Anwendungsbreite begrenzt ist.
- Der Erfindung liegt daher nunmehr die Aufgabe zugrunde, ein einfach zu realisierendes Verfahren sowie eine Anordnung zum sicheren Schutz der Chipkanten/Ecken zu schaffen.
- Die der Erfindung zugrundeliegende Aufgabe wurde bei einem Verfahren der eingangs genannten Art dadurch gelöst, dass für die Montage des Halbleiterchips auf dem Substrat ein Tape verwendet wird, dessen Umriss kleiner ist, als der Umriss des Halbleiterchips, so dass zwischen dem Halbleiterchip und dem Substrat entlang der Außenkante ein umlaufender Unterstand als Kapillare gebildet wird, dass nach dem Herstellen der elektrischen Verbindungen zwischen dem Halbleiterchip und dem Trägerelement (Drahtbonden) in einem ersten Schritt ein fliessfähiges Encapsulant-Material in den Bondkanal eingebracht wird, bis das Encapsulant-Material den Rand des Halbleiterchips gleichmäßig umschließt und dass anschließend der Bondkanal in einem zweiten Schritt vollständig mit Encapsulant-Material befüllt wird.
- Das Befüllen des Bondkanales mit dem Encapsulant-Material wird dabei im ersten Schritt bevorzugt so lange fortgesetzt, bis sich um das Halbleiterchip eine gleichmäßige Materialkehle ausgebildet hat.
- In einer weiteren Fortbildung der Erfindung wird dass Encapsulant-Material nach dem ersten Schritt kurzzeitig getempert, wodurch das ungewollte Austreten einer zu großen Materialmenge verhindert und der nachfolgende Montageschritt vorbereitet wird.
- Es kann weiterhin auch vorgesehen werden, das Encapsulant- Material nach dem zweiten Schritt vollständig auszuhärten, was durch einen längeren Temperschritt erreicht werden kann.
- Um nach der Fertigstellung des elektronischen Bauteiles zu erreichen, dass auf die Chipkanten eine Druckbelastung ausgeübt wird, ist in einer weiteren Ausgestaltung der Erfindung vorgesehen, dass als Encapsulant-Material ein beim Härten schrumpfendes Material verwendet wird. Dadurch wird ein äußerst wirksamer Kantenschutz erreicht.
- Als Encapsulant-Material wird bevorzugt eine Epoxy/Silicon- Gemisch verwendet, das sich gut in den Bondkanal einbringen lässt und das gute Fließeigenschaften aufweist.
- In einer weiteren Ausgestaltung ist vorgesehen, dass das Einbringen des Encapsulant-Materiales in den Bondkanal durch Drucken oder Dispensen erfolgt. Damit lässt sich der Bonkanal schell und effektiv befüllen, wobei die Menge des im ersten Schritt eingebrachten Encapsulant-Materiales bauelementabhängig vorgegeben wird.
- In nachfolgenden Prozessschritten kann dann entsprechend dem vorgesehenen Verwendungszweck ein Komplettschutz des elektronischen Bauteils durch Drucken oder Molden realisiert werden.
- Die Aufgabe der Erfindung wird weiterhin durch eine Anordnung zum Schutz von Chipkanten bei elektronischen Bauteilen gelöst, bei denen mit einem seitlich offenen Bondkanal versehene Halbleiterchips unter Zwischenlage eines Tapes auf einem Substrat montiert sind und die dadurch gekennzeichnet ist, dass sich im Bereich des Außenumfanges des Halbleiterchips zwischen diesem und dem Substrat ein Zwischenraum in Form einer Kapillare befindet, der mit einem Encapsulant-Material ausgefüllt ist und dass sich um das Halbleiterchip eine Materialkehle aus dem Encapsulant-Material erstreckt, die wenigstens dessen untere Chipkante einhüllt.
- Die aus dem Encapsulant-Material bestehende Materialkehle weist bevorzugt einen Winkel von ca. 45° gegenüber dem Substrat auf.
- Um nach der Fertigstellung des elektronischen Bauteils eine ausreichende Druckkraft auf die Chipkantenb auszuüben, besteht das Encapsulant-Material aus einem Epoxy/Silicon-Gemisch mit Schrumpfungseigenschaften, wobei das Encapsulant-Material im Zwischenraum und in der Materialkehle einstückig ausgebildet ist.
- Die besonderen Vorteile der Erfindung sind darin zu sehen, dass sich durch die realisierte Prozessführung und das damit verbundene Design (Tapedesign eine Materialkehle von ca. 45° aus einem weichen Encapsulant-Material ergibt, die mehrere Aufgaben erfüllt. Zunächst schützt sie aktive Chipkanten vor mechanischen Beschädigungen von außen und reduziert den mechanischen Stress auf die Cipkanten. Durch die Materialeigenschaften des verwendeten Materiales kommt es dazu, dass eine Zugbelastung in eine Druckbelastung an der aktiven Chipkante umgewandelt wird. Das erfolgt durch den chemischen Schrumpfungsprozess des verwendeten Materiales beim Aushärten. Chipkanten sind bekanntlich gegenüber Druckbelastungen unempfindlicher, als gegenüber Zugbelastungen. Ein weiterer Effekt ist die Abdeckung von Fuses und somit das Verhindern von Umwelteinflüssen an den Fuses.
- Mit der Erfindung wird also ein einfacher Kanten- und Eckenschutz ohne zusätzliches Material und ohne zusätzliches Equipment erreicht. Darüberhinaus ist ein weiterer Komplettschutz durch nachfolgende Verfahrensschritte wie Drucken oder Molden möglich, ohne dass Lufteinschlüsse aus dem Die Attach Material in die mit dem erfindungsgemäßen Verfahren hergestellte Schutzkappe eindringen können, oder Luft durch die Prozessführung bei den nachfolgenden Verfahren eingebracht wird.
- Das erfindungsgemäße Verfahren kann grundsätzlich bei sämtlichen elektronischen Bauteilen eingesetzt werden, bei denen zwischen dem Halbleiterchip und dem Substrat, auf dem das Halbleiterchip montiert ist, ein Zwischenraum in Form einer Kapillare vorhanden ist, oder realisiert werden kann, der über einen Bondkanal befüllbar ist. Beispielsweise sind mit der Erfindung problemlos Chipsize Packages in BOC Technologie realisierbar.
- Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungsfiguren zeigen:
- Fig. 1 eine mit dem erfindungsgemäßen Verfahren hergestellte Anordnung zum Schutz von Chipkanten in der Draufsicht;
- Fig. 2 ein Schnittbild nach Fig. 1, Schnitt 1;
- Fig. 3 ein Schnittbild nach Fig. 1, Schnitt 2; und
- Fig. 4 ein Schnittbild nach Fig. 1, Schnitt 3.
- Das mit einem seitlich offenen zentralen Bondkanal 1 versehene Halbleiterchip 2 ist unter Zwischenlage eines Tapes 3 auf einem Substrat 4 montiert. Das Substrat 4 ist mit nicht dargestellten Leitbahnen versehen, die üblicherweise über Drahtbrücken mit dem Halbleiter-Chip 2 verbunden sind und auf der Unterseite des Substrates 4 mit Solder-Balls 5 versehen sind, mit denen eine elektrische Verbindung des elektronischen Bauteiles mit Leiterplatten o. dgl. hergestellt werden kann. Im Bereich des Außenumfanges des Halbleiterchips 2 befindet sich zwischen diesem und dem Substrat 4 ein Zwischenraum 6 in Form einer Kapillare, der mit einem Encapsulant-Material 7 ausgefüllt ist. Weiterhin erstreckt sich um das Halbleiterchip 2 eine Materialkehle 8 aus dem Encapsulant-Material 7. Diese Materialkehle 8 umhüllt die untere Chipkante 9 und bildet gegenüber dem Substrat 4 einen Winkel von ca. 45°. Diese Materialkehle 8 kann auch so ausgebildet werden, dass sie auch die obere Chipkante mit einschließt.
- Die Herstellung der Materialkehle 8 erfolgt dadurch, dass nach dem Herstellen der elektrischen Verbindungen zwischen dem Halbleiterchip und dem Substrat 4 durch Drahtbonden in einem ersten Schritt ein fließfähiges Encapsulant-Material 7 in den Bondkanal 1 eingebracht wird, bis dieses die untere Kante 9 des Halbleiterchips 2 gleichmäßig umschließt. Das Befüllen des Bondkanales 1 mit dem Encapsulant-Material 7 wird dabei bevorzugt so lange fortgesetzt, bis sich um das Halbleiterchip 2 eine gleichmäßige Materialkehle 8 ausgebildet hat. Anschließend wird das eingebrachte Encapsulant-Material 7 kurzzeitig getempert, wodurch das ungewollte Austreten einer zu großen Materialmenge verhindert und der nachfolgende Montageschritt vorbereitet wird.
- Es kann auch vorgesehen werden, das Encapsulant-Material 7 nach dem ersten Schritt vollständig auszuhärten, was durch einen längeren Temperschritt erreicht werden kann.
- Anschließend wird der Bondkanal 1 vollständig mit Encapsulant- Material 7 befüllt, so dass sämtliche Drahtbrücken, die sich durch den Bondkanal erstrecken, mit eingehüllt sind.
- Um zu erreichen, dass nach der Fertigstellung des elektronischen Bauteiles auf die Chipkanten eine Druckbelastung ausgeübt wird, wird als Encapsulant-Material 7 ein beim Härten schrumpfendes Material, z. B. ein Epoxy/Silicon-Gemisch, verwendet, welches gute Fließeigenschaften aufweist.
- Das Einbringen des Encapsulant-Materiales 7 in den Bondkanal 1 kann durch Drucken oder Dispensen erfolgen, wodurch der Bonkanal 1 schell und effektiv befüllen werden kann, wobei die Menge des im ersten Schritt eingebrachten Encapsulant- Materiales 7 auch bauelementabhängig vorgegeben werden kann. Bezugszeichenliste 1 Bondkanal
2 Halbleiterchip
3 Tape
4 Substrat
5 Solder-Ball
6 Zwischenraum
7 Encapsulant-Material
8 Materialkehle
9 untere Chipkante
Claims (14)
1. Verfahren zum Herstellen eines Schutzes für Chipkanten
bei elektronischen Bauteilen, bei denen mit einem
seitlich offenen Bondkanal versehene Halbleiterchips
unter Zwischenlage eines Tapes auf einem Substrat
montiert sind, dadurch gekennzeichnet, dass für die
Montage des Halbleiterchips (2) auf dem Substrat (4)
ein Tape (3) verwendet wird, dessen Umriss kleiner ist,
als der Umriss des Halbleiterchips (2), so dass
zwischen dem Halbleiterchip (2) und dem Substrat (4)
entlang der Außenkante ein umlaufender Unterstand (6)
als Kapillare gebildet wird, dass nach dem Herstellen
der elektrischen Verbindungen zwischen dem
Halbleiterchip (2) und dem Substrat (4) durch
Drahtbonden in einem ersten Schritt ein fliessfähiges
Encapsulant-Material (7) in den Bondkanal (1)
eingebracht wird, bis das Encapsulant-Material (7) den
Rand des Halbleiterchips gleichmäßig umschließt und
dass anschließend der Bondkanal (1) in einem zweiten
Schritt vollständig mit Encapsulant-Material (7)
befüllt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass
das Befüllen des Bondkanales (1) mit dem Encapsulant-
Material (7) im ersten Schritt so lange fortgesetzt
wird, bis sich um das Halbleiterchip (2) eine
gleichmäßige Materialkehle (8) ausgebildet hat.
3. Verfahren nach Anspruch 1 und 2, dadurch
gekennzeichnet, dass Encapsulant-Material (7) nach dem
ersten Schritt kurzzeitig getempert wird.
4. Verfahren nach den Ansprüchen 1 bis 3, dadurch
gekennzeichnet, dass das Encapsulant-Material (7) nach
dem zweiten Schritt ausgehärtet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass
das Aushärten des Encapsulant-Materiales (7) durch
Tempern erfolgt.
6. Verfahren nach den Ansprüchen 1 bis 5, dadurch
gekennzeichnet, dass als Encapsulant-Material (7) ein
beim Härten schrumpfendes Material verwendet wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass
das Encapsulant-Material (7) aus einem Epoxy/Silicon-
Gemisch besteht.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch
gekennzeichnet, dass das Einbringen des Encapsulant-
Materiales (7) in den Bondkanal (1) durch Drucken oder
Dispensen erfolgt.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch
gekennzeichnet, dass die Menge des im ersten Schritt
eingebrachten Encapsulant-Materiales (7)
bauelementabhängig vorgegeben ist.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch
gekennzeichnet, dass in nachfolgenden Prozessschritten
ein Komplettschutz des elektronischen Bauteils durch
Drucken oder Molden hergestellt wird.
11. Anordnung zum Schutz von Chipkanten bei elektronischen
Bauteilen, bei denen mit einem seitlich offenen
Bondkanal versehene Halbleiterchips unter Zwischenlage
eines Tapes auf einem Substrat montiert sind, dadurch
gekennzeichnet, dass sich im Bereich des Außenumfanges
des Halbleiterchips (2) zwischen diesem und dem
Substrat (4) ein Zwischenraum (6) in Form einer
Kapillare befindet, der mit einem Encapsulant-Material
(7) ausgefüllt ist und dass sich um das Halbleiterchip
(2) eine Materialkehle (8) aus dem Encapsulant-Material
(7) erstreckt, die wenigstens dessen untere Chipkante
(9) einhüllt.
12. Anordnung nach Anspruch 11, dadurch gekennzeichnet,
dass die aus dem Encapsulant-Material (7) bestehende
Materialkehle (8) einen Winkel von ca. 45° gegenüber
dem Substrat (2) aufweist.
13. Anordnung nach Anspruch 11 und 12, dadurch
gekennzeichnet, dass das Encapsulant-Material (7) aus
einem Epoxy/Silicon-Gemisch mit
Schrumpfungseigenschaften besteht.
14. Anordnung nach den Ansprüchen 11 bis 13, dadurch
gekennzeichnet, dass das Encapsulant-Material (7) im
Zwischenraum (6) und in der Materialkehle (8)
einstückig ausgebildet ist.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10201204A DE10201204A1 (de) | 2002-01-14 | 2002-01-14 | Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von Chipkanten |
PCT/DE2003/000012 WO2003058704A1 (de) | 2002-01-14 | 2003-01-07 | Verfahren zum herstellen eines schutzes für chipkanten und anordnung zum schutz von chipkanten |
EP03702311A EP1444728A1 (de) | 2002-01-14 | 2003-01-07 | Verfahren zum herstellen eines schutzes für chipkanten und anordnung zum schutz von chipkanten |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
DE10201204A1 true DE10201204A1 (de) | 2003-07-31 |
Family
ID=7712134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10201204A Ceased DE10201204A1 (de) | 2002-01-14 | 2002-01-14 | Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von Chipkanten |
Country Status (5)
Country | Link |
---|---|
US (1) | US7229857B2 (de) |
EP (1) | EP1444728A1 (de) |
DE (1) | DE10201204A1 (de) |
TW (1) | TW591727B (de) |
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