DE112005003634T5 - Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins - Google Patents

Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins Download PDF

Info

Publication number
DE112005003634T5
DE112005003634T5 DE112005003634T DE112005003634T DE112005003634T5 DE 112005003634 T5 DE112005003634 T5 DE 112005003634T5 DE 112005003634 T DE112005003634 T DE 112005003634T DE 112005003634 T DE112005003634 T DE 112005003634T DE 112005003634 T5 DE112005003634 T5 DE 112005003634T5
Authority
DE
Germany
Prior art keywords
substrate
single chip
underfill material
integrated circuit
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE112005003634T
Other languages
English (en)
Inventor
Gerald Ofner
Swain Hong Yeo
Mary Teo
Pei Siang Lim
Khoon Lam Chua
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE112005003634T5 publication Critical patent/DE112005003634T5/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Verfahren zum Ausbilden eines integrierten Schaltungsbausteins, die folgenden Schritte umfassend:
Bereitstellen eines Einzelchips mit einem zentralen Gebiet und einer das zentrale Gebiet umgebenden Peripherie;
Bereitstellen eines Substrats, an dem der Einzelchip montiert werden soll;
Bereitstellen von Höckern auf mindestens dem Einzelchip oder dem Substrat;
Anbringen des Einzelchips an dem Substrat unter Verwendung der Höcker, wobei der Einzelchip von dem Substrat beabstandet ist; und
Bereitstellen eines Unterfüllungsmaterials in dem Raum zwischen dem Einzelchip und dem Substrat, wodurch ein Hohlraum ohne Unterfüllungsmaterial zwischen dem Einzelchip und dem Substrat in dem zentralen Gebiet des Einzelchips zurückbleibt.

Description

  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines integrierten Schaltungsbausteins und einen gemäß dem Verfahren hergestellten integrierten Schaltungsbaustein.
  • Die Erfindung betrifft insbesondere einen mit Flipchip-(FC)- oder DCA-(Direct Chip Attach)-Baustein, bei dem der Chip durch leitende Höcker direkt an dem Substrat, an der Platine oder an dem Träger angebracht wird.
  • Allgemeiner Stand der Technik
  • In integrierten Schaltungsbausteinen sind die Elektronikkomponenten auf einem Substrat, einer Leiterplatte oder einem Träger montiert. Die elektrische Verbindung zwischen den Komponenten und dem Substrat kann durch Drahtverbindungen oder durch verbindende Höcker wie etwa Lötperlen erfolgen. Der Chip, das Substrat und die Zwischenverbindung werden in der Regel gekapselt, um den Endbaustein herzustellen.
  • Bei Flipchip-Bausteinen, auch als Direct-Chip-Attach-Bausteine bekannt, werden die Elektronikkomponenten mit Hilfe von leitenden Höckern auf den Chipbondpads direkt mit dem Substrat, der Leiterplatte oder dem Träger verbunden. Dazu wird der Chip normalerweise zur Verbindung mit dem Substrat mit der Oberseite nach unten gedreht (das heißt umgeklappt).
  • Der Höcker liefert nicht nur die direkte elektrische Verbindung zwischen dem Chip und dem Substrat, er liefert auch einen wärmeleitenden Weg zum Führen von Wärme von dem Chip zu dem Substrat und er stellt auch einen Teil der mechanischen Befestigung des Einzelchips an dem Substrat bereit. Der Höcker dient auch dazu, den Chip von dem Substrat zu beabstanden, wodurch ein elektrischer Kontakt zwischen dem Chip und dem Substrat verhindert wird.
  • Bei Flipchip-Baugruppen wird unter dem Chip ein nichtleitender Unterfüllungskleber bereitgestellt, um den Hohlraum zwischen dem Chip und dem Substrat zu füllen. Diese Unterfüllungsschicht wirkt dahingehend, die Höcker gegenüber Feuchtigkeit oder anderen Umgebungsgefahren zu schützen und verleiht der Baugruppe zusätzliche mechanische Festigkeit. Die Unterfüllung verankert, was wichtig ist, den Chip und das Substrat mechanisch miteinander, so daß Unterschiede bei der Wärmeausdehnung des Chips und des Substrats die elektrische Verbindung der Höcker nicht unterbrechen oder beschädigen. Dementsprechend ist die Unterfüllungsschicht wichtig beim Beibehalten der Integrität des Bausteins und insbesondere zum Beibehalten der Integrität des Bausteins trotz der Umgebungsbedingungen.
  • Ein Problem mit bekannten Flipchip-Bausteinen ist ihre Anfälligkeit gegenüber einem Feuchtigkeitsangriff und insbesondere einer "Popcorn-Delaminierung", wodurch Feuchtigkeit die Delaminierung des Chips, der Unterfüllungsschicht und des Substrats verursachen kann. Eine derartige Delaminierung kann zum Ausfall der elektrischen Verbindung zwischen dem Chip und dem Substrat führen.
  • Gegenwärtig besteht die Ansicht, daß die Feuchtigkeitsleistung von Bausteinen von den Materialien abhängig ist, die für die Flugmittel-, Unterfüllungs- und Formverbindungen verwendet werden, und von der Haftung zwischen dem Einzelchip und dem Substrat. Bei den Verbesserungen, die lediglich durch Auswahl von Materialien und Verbesserung der Haftung erzielt werden können, gibt es jedoch eine Grenze.
  • Kurze Darstellung der Erfindung
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltungsbausteins bereitgestellt, bei dem das Unterfüllungsmaterial zwischen einem Chip oder Einzelchip und dem Substrat, der Leiterplatte oder dem Träger, auf dem oder der er montiert ist, einen Hohlraum unter einem allgemein zentralen Abschnitt des Chips enthält.
  • Die Erfinder der vorliegenden Erfindung haben herausgefunden, daß eine Popcorn-Delaminierung in Flipchip-Bausteinen von der Mitte des Bausteins aus ausgeht und sich in Richtung des Rands des Bausteins fortsetzt. Durch Bereitstellen eines Bereichs um die Mitte des Baussteins herum, in dem kein Unterfüllungsmaterial vorliegt, kann die Möglichkeit zur Delaminierung zwischen dem Chip und der Unterfüllungsschicht in diesem zentralen Gebiet vermieden werden. Es wird angenommen, daß durch Eliminierung der Initiierungsstelle die Feuchtigkeitsleistung des Bausteins verbessert werden kann.
  • Es hat sich herausgestellt, daß die Abwesenheit von Unterfüllungsmaterial in dem Mittelgebiet des Bausteins nicht zu einer signifikanten Abnahme bei der Leistung der Funktionen der Unterfüllungsschicht führt; insbesondere nimmt dadurch die mechanische Festigkeit der Baugruppe oder die Fähigkeit zum Kompensieren von Wärmeausdehnungsunterschieden zwischen dem Chip und dem Substrat nicht signifikant ab. Da das Unterfüllungsmaterial weiterhin die den Chip und das Substrat verbindenden Höcker verkapseln kann, kann das Unterfüllungsmaterial weiterhin die Höcker gegenüber Feuchtigkeit oder anderen Umweltgefahren schützen.
  • Der zentrale Hohlraum kann bereitgestellt werden unter Verwendung eines Dichtungsdurchlaufs, in dem das Unterfüllungsmaterial entlang jeder Seite des Chips bereitgestellt wird, wodurch der zentrale Hohlraum eingeschlossen wird. Bei einem Beispiel wird der Dichtungsdurchlauf schnell durchgeführt, so daß ein Volumen von Luft oder einem anderen Umgebungsgas unter der Mitte des Chips eingeschlossen wird, was verhindert, daß das Unterfüllungsmaterial in den zentralen Hohlraum fließt. Der schnelle Dichtungsdurchlauf ist wichtig, wenn das Unterfüllungsmaterial eine geringe Viskosität aufweist. Alternativ oder zusätzlich kann das Unterfüllungsmaterial eine hohe Viskosität aufweisen, zum Beispiel eine Viskosität von mindestens 50 Pa.s. In diesem Fall wird wieder ein Dichtungsdurchlaufverfahren verwendet, um das Unterfüllungsmaterial entlang jeder Seite des Chips abzuscheiden. Die Verwendung eines Materials von hoher Viskosität minimiert jedoch die Fließrate des Materials und reduziert dadurch die Notwendigkeit, den Dichtungsdurchlauf mit hoher Geschwindigkeit auszuführen. Indem ein Unterfüllungsmaterial mit einer hohen Füllstoffbeladung verwendet wird, beispielsweise mit einer Füllstoffbeladung von mindestens 75%, wird das Material eine ausreichend hohe Viskosität besitzen, daß die Notwendigkeit vermieden wird, den Dichtungsdurchlauf schnell zu beenden. Ein zusätzlicher Vorteil bei der Verwendung eines Materials mit einer hohen Füllstoffbelastung besteht darin, daß das Material verbesserte Feuchtigkeitscharakteristiken aufweisen wird.
  • Ein geeignetes Unterfüllungsmaterial ist ein Material auf Epoxidbasis. Dieses kann mit einem Füllstoffmaterial wie etwa Siliziumdioxid beladen werden.
  • Durch Bereitstellen eines zentralen Hohlraums in dem Unterfüllungsmaterial können die erforderliche Menge an Unterfüllungsmaterial und dadurch Materialkosten für die Herstellung des integrierten Schaltungsbausteins reduziert werden. Da weniger Material bereitgestellt werden muß und zwischen dem Chip und dem darunterliegenden Substrat gehärtet werden muß, kann weiterhin die Zeit zum Ausbilden der Unterfüllurigsmaterialschicht reduziert werden. Insbesondere kann dies erzielt werden, da keine Notwendigkeit vorliegt, Unterfüllungsmaterial unter der ganzen Chipoberfläche bereitzustellen, was die zum Abscheiden des Materials erforderliche Zeit reduzieren kann, und weniger Härtung ist erforderlich, da die zu härtende Menge an Unterfüllungsmaterial reduziert ist. Dies kann auch den Einsatz eines Schnelldichtungsdurchlaufs ermöglichen.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein integrierter Schaltungsbaustein bereitgestellt, der einen Chip oder einen Einzelchip umfaßt, der an ein Substrat, einen Träger oder eine Leiterplatte gebondet ist, und mit einer Unterfüllungsschicht zwischen dem Chip oder Einzelchip und dem Substrat, dem Träger oder der Leiterplatte, wodurch ein Hohlraum ohne Unterfüllungsmaterial unter einem allgemein zentralen Teil des Chips bereitgestellt wird.
  • Kurze Beschreibung der Zeichnungen
  • Eine Ausführungsform der vorliegenden Erfindung wird beispielhaft unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. Es zeigen:
  • 1 eine Ultraschallmikroskopaufnahme eines bekannten Flipchip-Bausteins nach Feuchtigkeitstests, die eine Popcorn-Delaminierung zeigen;
  • 2 einen Querschnitt durch einen herkömmlichen Flipchip-Baustein;
  • 3 eine teilweise vollständige Ansicht, die einen Unterfüllungsprozeß für einen bekannten Flipchip-Baustein mit einer L-Linie-Dispensierung;
  • 4 einen Querschnitt durch einen gemäß dem Verfahren der vorliegenden Erfindung hergestellten Flipchip-Baustein und
  • 5 eine Unterfüllung gemäß der vorliegenden Erfindung unter Verwendung eines Scandurchlaufdispensierung.
  • Ausführliche Beschreibung bevorzugter Ausführungsformen
  • Ein herkömmlicher Flipchip-Baustein wird im Hinblick auf die 2 und 3 beschrieben.
  • Wie in dem Querschnitt von 2 gezeigt, ist ein Chip 2 mit Hilfe von leitenden Höckern 6 auf ein Substrat, einen Träger oder eine Leiterplatte 4 montiert. Bei einem typischen Beispiel werden die Höcker 6 durch Sputtern, Plattieren oder Drucken eines lötbaren Materials auf dem Chip 2 ausgebildet, und diese werden mit auf dem Substrat 4 bereitgestellten Chipbondpads verbunden und daran gelötet.
  • Unter dem Chip 2 wird eine nichtleitende Unterfüllungsschicht 8 bereitgestellt. Wie in 2 zu sehen ist, umgibt das Unterfüllungsmaterial die Höcker 6 und füllt das ganze Gebiet unter dem Chip zwischen dem Chip und dem Substrat. In der Regel erstreckt sich die Unterfüllung über die äußere Peripherie des Chips hinaus. Es ist typisch, daß Unterfüllungsmaterial durch Dispensieren des Materials entlang einer oder zweier Seiten der Peripherie des Chips bereitzustellen, wodurch das Material unter den Chip fließen kann, um den Bereich zwischen dem Chip und dem Substrat zu füllen. Wo Material nur entlang einer Seite abgeschieden wird, ist dies als "Einzellinie"-Dispensierung bekannt. Wo Material entlang von zwei benachbarten Seiten abgeschieden wird, ist dies als "L-Linie-Dispensierung" bekannt. 3 zeigt die Situation, in der das Material von der oberen und linken Seite des Chips aus dispensiert wird, wobei der Fluß die linke obere Ecke des Chips bedeckt, wie in der Figur gezeigt. Wenn das Material unter dem Chip dispensiert worden ist, wird das Material gehärtet.
  • Ein Problem mit auf diese Weise ausgebildeten Konventionsbauteilen ist die Popcorn-Delaminierung, zu der es kommen kann, wenn Feuchtigkeit in den Baustein eindringt. 1 zeigt eine Ultraschallmikroskopaufnahme eines herkömmlichen Bausteins nach Feuchtigkeitstests. Die Bereiche des Ausfalls sind als die hellen Bereiche um die Mitte des Bausteins herum zu sehen. Der Ausfall beginn in der Mitte des Bausteins und setzt sich nach außen in Richtung des Rands fort.
  • Gemäß der vorliegenden Erfindung wird ein Hohlraum 12 unter dem Chip 2 zwischen dem Chip und dem Substrat bereitgestellt, wobei dieser Hohlraum kein Unterfüllungsmaterial enthält.
  • Der zentrale Hohlraum 12 kann erzielt werden, indem Unterfüllungsmaterial um die ganze Peripherie des Chips herum dispensiert wird. Durch schnelles Abscheiden des Materials entlang aller Seiten des Chips wird ein Volumen aus Luft oder einem anderen Umgebungsgas in dem durch das Material definierten zentralen Hohlraum eingeschlossen. Dieses eingeschlossene Gas verhindert das weitere Einwärtsfließen von Unterfüllungsmaterial und stellt deshalb sicher, daß der zentrale Hohlraum bestehen bleibt. Indem Unterfüllungsmaterial mit einer hohen Viskosität verwendet wird und dies um den ganzen Umfang des Chips herum zugeführt wird, kann das Material langsamer abgeschieden werden, während der zentrale Hohlraum beibehalten wird.
  • Es hat sich herausgestellt, daß dieser absichtliche zentrale Hohlraum die Grenzflächen zwischen dem Substrat 4 und dem Unterfüllungsmaterial 8 und zwischen dem Unterfüllungsmaterial 8 und dem Chip 2 in dem zentralen Gebiet des Bausteins beseitigt. Durch Beseitigen der möglichen Grenzflächen ist es nicht möglich, daß zwischen den Grenzflächen in diesem Bereich eine Delaminierung eintritt. Da sich herausgestellt hat, daß das mit der Delaminierung assoziierte Hauptproblem in diesem zentralen Bereich initiiert wird, versteht sich, daß das Entfernen der Grenzflächen in diesem Gebiet diese Initiierungsstelle beseitigt.
  • Durch Einleiten des Füllstoffmaterials um die ganze Peripherie des Chips herum und Beibehalten eines zentralen Hohlraums wird im Vergleich zu Bausteinen nach dem Stand der Technik weniger Unterfüllungsmaterial verwendet, und das Material kann schneller dispensiert und gehärtet werden, was zu einer Reduktion bei der Herstellungszeit und den Herstellungsmaterialien führt. Dies wiederum führt zu reduzierten Herstellungskosten.
  • Die Erfinder haben herausgefunden, daß man mit dem Beibehalten von Unterfüllungsmaterial um den zentralen Hohlraum herum die Vorteile erreicht, daß die Beanspruchung auf die Höcker auf ein Niveau reduziert wird, das mit dem übereinstimmt, das in existierenden Flipchip-Bausteinen erzielt wird, wobei die Beanspruchung viel geringer ist als mit Bausteinen assoziiert, die keine Unterfüllungsschicht aufweisen. Die Ergebnisse der Beanspruchung auf die äußersten Höcker, wo die Beanspruchung am größten ist, sind unten für einen existierenden Chip mit Unterfüllung, einen Chip ohne Unterfüllungsschicht und für eine Ausführungsform der vorliegenden Erfindung angegeben.
  • Figure 00110001
  • Wenngleich nur eine einzelne Ausführungsform der Erfindung ausführlich beschrieben worden ist, können daran innerhalb des Schutzbereichs der Erfindung viele Modifikationen vorgenommen werden, wie für den Fachmann klar ist.
  • Zusammenfassung
  • EIN INTEGRIERTER SCHALTUNGSBAUSTEIN UND EIN VERFAHREN ZUM AUSBILDEN EINES INTEGRIERTEN SCHALTUNGSBAUSTEINS
  • Verfahren zum Ausbilden eines integrierten Schaltungsbausteins wie etwa eines Flipchip-Bausteins, bei dem ein Hohlraum in dem Unterfüllungsmaterial in dem zentralen Gebiet des Bausteins zwischen dem Chip oder Einzelchip und dem Substrat, auf dem der Chip oder Einzelchip montiert wird, vorgesehen ist. Dies reduziert die Delaminierung des Bausteins in Folge von Feuchtigkeit.

Claims (18)

  1. Verfahren zum Ausbilden eines integrierten Schaltungsbausteins, die folgenden Schritte umfassend: Bereitstellen eines Einzelchips mit einem zentralen Gebiet und einer das zentrale Gebiet umgebenden Peripherie; Bereitstellen eines Substrats, an dem der Einzelchip montiert werden soll; Bereitstellen von Höckern auf mindestens dem Einzelchip oder dem Substrat; Anbringen des Einzelchips an dem Substrat unter Verwendung der Höcker, wobei der Einzelchip von dem Substrat beabstandet ist; und Bereitstellen eines Unterfüllungsmaterials in dem Raum zwischen dem Einzelchip und dem Substrat, wodurch ein Hohlraum ohne Unterfüllungsmaterial zwischen dem Einzelchip und dem Substrat in dem zentralen Gebiet des Einzelchips zurückbleibt.
  2. Verfahren nach Anspruch 1, wobei das Unterfüllungsmaterial von um die Peripherie des Einzelchips herum eingeleitet wird, wobei das Material nicht in den Raum zwischen dem Substrat und dem Einzelchip unter dem zentralen Gebiet des Einzelchips fließt.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Unterfüllungsmaterial eine hohe Viskosität aufweist.
  4. Verfahren nach Anspruch 2, wobei das Unterfüllungsmaterial eine Viskosität von mindestens 50 Pa.s. aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Unterfüllungsmaterial außer unter dem zentralen Gebiet des Einzelchips verfestigt oder gehärtet wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Unterfüllungsmaterial eine hohe Füllstoffbeladung aufweist.
  7. Verfahren nach Anspruch 6, bei dem die Füllstoffbeladung des Unterfüllungsmaterials mindestens 75% beträgt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Unterfüllungmaterial ein Material auf Epoxidbasis ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Unterfüllungsmaterial mindestens einige der Höcker verkapselt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin mit dem Schritt des Verkapselns mindestens des Einzelchips, des Substrats und des Unterfüllungsmaterials.
  11. Integrierter Schaltungsbaustein, der folgendes umfaßt: ein Substrat; einen Einzelchip mit einem zentralen Gebiet und einer Peripherie um das zentrale Gebiet herum, wobei der Einzelchip durch Höcker an dem Substrat angebracht und davon beabstandet ist; und ein zwischen dem Substrat und dem Einzelchip vorgesehenes Unterfüllungsmaterial, wobei das Unterfüllungsmaterial nicht in einem Gebiet unter dem zentralen Gebiet des Einzelchips vorgesehen ist.
  12. Integrierter Schaltungsbaustein nach Anspruch 11, wobei das Unterfüllungsmaterial ein Material auf Epoxidbasis umfaßt.
  13. Integrierter Schaltungsbaustein nach Anspruch 11 oder 12, wobei das Unterfüllungsmaterial eine hohe Viskosität aufweist.
  14. Integrierter Schaltungsbaustein nach Anspruch 13, wobei das Unterfüllungsmaterial eine Viskosität von mindestens 50 Pa.s. aufweist.
  15. Integrierter Schaltungsbaustein nach einem der Ansprüche 11 bis 14, wobei das Unterfüllungsmaterial eine hohe Füllstoffbeladung aufweist.
  16. Integrierter Schaltungsbaustein nach Anspruch 15, bei dem die Füllstoffbeladung des Unterfüllungsmaterials mindestens 75% beträgt.
  17. Integrierter Schaltungsbaustein nach einem der Ansprüche 11 bis 16, wobei das Substrat einen Wafer, eine Leiterplatte oder einen Träger umfaßt.
  18. Integrierter Schaltungsbaustein nach einem der Ansprüche 11 bis 17, weiterhin umfassend eine verkapselungsschicht, die mindestens den Einzelchip, das Unterfüllungsmaterial, die Höcker und das Substrat verkapselt.
DE112005003634T 2005-08-04 2005-08-04 Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins Ceased DE112005003634T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/SG2005/000270 WO2007015683A1 (en) 2005-08-04 2005-08-04 An integrated circuit package and a method for forming an integrated circuit package

Publications (1)

Publication Number Publication Date
DE112005003634T5 true DE112005003634T5 (de) 2008-06-12

Family

ID=34978611

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112005003634T Ceased DE112005003634T5 (de) 2005-08-04 2005-08-04 Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins

Country Status (3)

Country Link
US (2) US20080122053A1 (de)
DE (1) DE112005003634T5 (de)
WO (1) WO2007015683A1 (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101529584B (zh) * 2006-10-19 2010-09-08 松下电器产业株式会社 半导体元件的安装结构体及半导体元件的安装方法
US8039957B2 (en) * 2009-03-11 2011-10-18 Raytheon Company System for improving flip chip performance
US7816181B1 (en) * 2009-06-30 2010-10-19 Sandisk Corporation Method of under-filling semiconductor die in a die stack and semiconductor device formed thereby
US8451620B2 (en) * 2009-11-30 2013-05-28 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package
US9627346B2 (en) * 2013-12-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill pattern with gap
US9373559B2 (en) 2014-03-05 2016-06-21 International Business Machines Corporation Low-stress dual underfill packaging
CN106415826A (zh) * 2014-06-26 2017-02-15 索尼公司 半导体器件和制造半导体器件的方法
KR20160022603A (ko) * 2014-08-20 2016-03-02 삼성전기주식회사 플립칩 패키지 및 그 제조 방법
US20170276383A1 (en) * 2014-09-08 2017-09-28 Seeley International Pty Ltd Compact indirect evaporative cooler
KR102306673B1 (ko) * 2014-09-22 2021-09-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102285332B1 (ko) 2014-11-11 2021-08-04 삼성전자주식회사 반도체 패키지 및 이를 포함하는 반도체 장치
US20180122777A1 (en) * 2016-10-31 2018-05-03 Raytheon Company Hybrid micro-circuit device with stacked chip components
US11715928B2 (en) * 2019-08-29 2023-08-01 Intel Corporation Decoupling layer to reduce underfill stress in semiconductor devices
CN115579300B (zh) * 2022-11-24 2023-03-28 河北北芯半导体科技有限公司 一种倒装芯片封装堆叠方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612576A (en) * 1992-10-13 1997-03-18 Motorola Self-opening vent hole in an overmolded semiconductor device
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
CA2198305A1 (en) * 1996-05-01 1997-11-02 Yinon Degani Integrated circuit bonding method and apparatus
US5895229A (en) * 1997-05-19 1999-04-20 Motorola, Inc. Microelectronic package including a polymer encapsulated die, and method for forming same
JP3565485B2 (ja) * 1999-03-30 2004-09-15 新光電気工業株式会社 半導体チップの実装方法
US6700209B1 (en) * 1999-12-29 2004-03-02 Intel Corporation Partial underfill for flip-chip electronic packages
US6628679B1 (en) * 1999-12-29 2003-09-30 Intel Corporation SERDES (serializer/deserializer) time domain multiplexing/demultiplexing technique
JP3376994B2 (ja) * 2000-06-27 2003-02-17 株式会社村田製作所 弾性表面波装置及びその製造方法
JP2002069157A (ja) * 2000-08-24 2002-03-08 Nitto Denko Corp 半導体封止用樹脂組成物、およびそれを用いた半導体装置、半導体ウエハ、ならびに半導体装置の実装構造
US6632704B2 (en) * 2000-12-19 2003-10-14 Intel Corporation Molded flip chip package
US6519844B1 (en) * 2001-08-27 2003-02-18 Lsi Logic Corporation Overmold integrated circuit package
US6693239B2 (en) * 2001-09-06 2004-02-17 Delphi Technologies Inc. Overmolded circuit board with underfilled surface-mount component and method therefor
US6800946B2 (en) * 2002-12-23 2004-10-05 Motorola, Inc Selective underfill for flip chips and flip-chip assemblies
US7141452B2 (en) * 2003-12-01 2006-11-28 Intel Corporation Methods of reducing bleed-out of underfill and adhesive materials
US7119449B2 (en) * 2003-12-08 2006-10-10 Delphi Technologies, Inc. Enhancement of underfill physical properties by the addition of thermotropic cellulose
US6956165B1 (en) * 2004-06-28 2005-10-18 Altera Corporation Underfill for maximum flip chip package reliability

Also Published As

Publication number Publication date
WO2007015683A1 (en) 2007-02-08
US8357565B2 (en) 2013-01-22
US20110020985A1 (en) 2011-01-27
US20080122053A1 (en) 2008-05-29

Similar Documents

Publication Publication Date Title
DE112005003634T5 (de) Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins
DE10045043B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE60309422T2 (de) Multichip-modul und Herstellungsverfahren
DE112005001949B4 (de) Verfahren zum Bereitstellen von Stapelchipelementen
DE10360708B4 (de) Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
DE102008028072B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen
DE102011000836B4 (de) Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren
DE102006037538B4 (de) Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels
DE102006001767B4 (de) Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
DE102007002707A1 (de) System-in Package-Modul
DE102005046737B4 (de) Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
EP1324389B1 (de) Halbleiterbauelement im Chip-Format und Verfahren zu seiner Herstellung
DE102012103784A1 (de) Chipgehäusemodul für einen Chip und Verfahren zum Bilden eines Chipgehäusemoduls
DE102008010098A1 (de) Halbleiterpackage mit einer ein Die aufnehmenden durchgehenden Ausnehmung und einer Verbindungsbohrung und ein Verfahren zu deren Herstellung
DE10394239B4 (de) Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse
DE102018200633B4 (de) Magnetische Abschirmungsgehäusestruktur für eine MRAM-Vorrichtung und Verfahren zum Herstellen selbiger
DE112006003049T5 (de) Package unter VErwendung eines Array-Kondensatorkerns
DE19821916C2 (de) Halbleitereinrichtung mit einem BGA-Substrat
EP0923791A1 (de) Verfahren zur herstellung einer klebeverbindung zwischen einem elektronischen bauelement und einem trägersubstrat
DE19702186C2 (de) Verfahren zur Gehäusung von integrierten Schaltkreisen
DE102005023949B4 (de) Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens
DE102011002170B4 (de) Verfahren zur Herstellung eines Elektronikbauelement-Packages, Elektronikbauelement-Package und Verriegelungssystem
DE102017223689A1 (de) Halbleitervorrichtungen mit Hochfrequenzleitungselementen und zugehörige Herstellungsverfahren

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R002 Refusal decision in examination/registration proceedings
R016 Response to examination communication
R003 Refusal decision now final

Effective date: 20120907