DE10394239B4 - Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse - Google Patents
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Abstract
Verfahren zum Verpacken von zwei integrierten Schaltungen (1, 3; 101, 103), wobei jede der integrierten Schaltungen auf einer ersten (11, 31; 111, 131) ihrer Hauptflächen (11, 13, 31, 33; 111, 131) Schaltungen und Kontakthöcker (15, 35; 115, 135) zur Bildung eines elektrischen Kontakts aufweist, mit folgenden Schritten: Schleifen einer zweiten Hauptfläche (13, 33) an jeder der ersten und zweiten integrierten Schaltung (1, 3; 101, 103); Positionieren der ersten und der zweiten integrierten Schaltung (1, 3; 101, 103) mit ihren zweiten Hauptflächen (13, 33) einander gegenüberliegend in einer in einem Substrat (9; 109) gebildeten Kammer (97; 197); wobei die erste und die zweite integrierte Schaltung (1, 3; 101, 103) zum Bilden eines zusammengesetzten Körpers (7) vor Anbringen des zusammengesetzten Körpers (7) in der Kammer (97; 197) zusammengeklebt werden, oder die integrierten Schaltungen (1, 3; 101, 103) nacheinander in die Kammer (97; 197) plaziert werden und dort zusammengeklebt werden; Bilden von elektrischen Verbindungen zwischen den Kontakthöckern (15; 115) der ersten integrierten Schaltung (1; 101) und elektrischen Kontakten (92; 192) des Substrats (9; 109) und zwischen den Kontakthöckern (35; 135) der zweiten integrierten Schaltung (3; 103) und elektrischen Kontakten (92; 192) des Substrats (9; 109), jeweils mittels des Flip-Chip-Verfahrens; und Zufügen zusätzlicher integrierter Schaltungen (22; 231, 233, 251, 253) auf den Außenflächen des Substrats (9; 109), wobei die zusätzlichen integrierten Schaltungen (22; 231, 233, 251, 253) Flip-Chips mit auf die Außenflächen des Substrats (9; 109) gerichteten elektrischen Kontakten sind oder durch Drahtbondverbindungen an den Außenflächen des Substrats (9; 109) befestigt werden.
Description
- Erfindungsgebiet
- Die vorliegende Erfindung betrifft Verfahren zum Verpacken integrierter Schaltungen und die verpackten integrierten Schaltungen.
- Stand der Technik
- Verpacken bezieht sich auf das Verfahren zum Montieren integrierter Schaltungen (Chips), die hauptsächlich aus einem Halbleiter in einem Schutzkörper bestehen, mit elektrischen Kontakten der integrierten Schaltung, die mit sich durch den Körper erstreckenden leitfähigen Elementen verbunden sind, so daß die leitfähigen Elemente die integrierte Schaltung elektrisch mit anderen elektronischen Schaltungen verbinden können. Das gebräuchlichste herkömmliche Verpackungsverfahren ist vielleicht Drahtbonden, wobei Drahtbondverbindungen zwischen elektrischen Kontakten (Kontaktstellen) an der integrierten Schaltung und Fingern eines Leiterrahmens gebildet werden. Die integrierte Schaltung und Drahtbondverbindungen werden dann mit einem Harzkörper umgossen und der Leiterrahmen wird geschnitten, um Teile der Leiterfinger aus dem Harzkörper zur leichten Verbindung mit einer Leiterplatte oder einem sonstigen Substrat hervorragen zu lassen.
- Es sind viele Variationen dieses Verfahrens bekannt, wie beispielsweise Variationen, bei denen die integrierte Schaltung direkt auf der Leiterplatte montiert ist und die Drahtbondverbindungen direkt zwischen der Leiterplatte und der integrierten Schaltung gebildet werden. Bei anderen Variationen sind mehrere integrierte Schaltungen auf einer Oberfläche der Leiterplatte aufgestapelt. Bei noch weiteren Variationen sind integrierte Schaltungen an gegenüberliegenden Oberflächen der Leiterplatte verpackt.
- Ein weiteres gebräuchliches Verpackungsverfahren benutzt „Flip-Chips”, das heißt integrierte Schaltungen, die elektrische Kontakte an einer ihrer Hauptflächen aufweisen und mit dieser Hauptfläche direkt nach unten auf einer Oberfläche des Substrats plaziert werden können, wobei die elektrischen Kontakte der Flip-Chips deckungsgleich zu den entsprechenden elektrischen Kontakten des Substrats liegen. Es werden besondere Maßnahmen unternommen, um sicherzustellen, daß alle jeweiligen Kontaktpaare zusammentreffen, trotz irgendeiner Unebenheit, die an der Oberfläche der integrierten Schaltung oder des Substrats bestehen könnte. Der Raum zwischen dem Flip-Chip und dem Substrat wird dann mit einer „Unterfüllungs”-Schicht angefüllt.
- Weitere Verfahren zum Verpacken von integrierten Schaltungen bzw. Gehäusen für integrierte Schaltungen sind aus der
US 6 294 406 B1 , derUS 6 555 917 B1 , und derUS 6 489 670 B1 bekannt. - Kurze Beschreibung der Erfindung
- Allgemein gesagt wird durch die vorliegende Erfindung unter anderem vorgeschlagen, daß zwei integrierte Schaltungen mit Schaltungen an jeweiligen ihrer Hauptflächen an ihrer gegenüberliegenden Hauptfläche geschliffen werden, um ihre Stärke zu verringern, und daß die geschliffenen integrierten Schaltungen Rückenan-Rücken in einer in einem Substrat (wie beispielsweise einer Leiterplatte) gebildeten Kammer plaziert werden. Elektrische Verbindungen werden zwischen Kontaktstellen der integrierten Schaltungen und Kontaktpunkten an den Wänden der Kammer gebildet. Die Kontaktpunkte des Substrats sind elektrisch mit Verdrahtung verbunden z. B. zum Verbinden der integrierten Schaltung mit anderen, auf dem Substrat montierten Bauteilen.
- Durch die Erfindung wird ermöglicht, daß integrierte Schaltungen verpackt werden, während sie einen nur sehr kleinen Betrag (oder auch gar keinen) der äußeren Oberfläche des Substrats belegen. Dementsprechend ermöglicht die Erfindung die Verbindung einer erhöhten Anzahl integrierter Schaltungen (oder sonstiger Bauteile) mit einem Substrat, ohne die Oberfläche des Substrats zu vergrößern.
- Dies kann ohne Vergrößern der Stärke des Substrats erreicht werden, da die gesamte geschliffene Stärke der integrierten Schaltungen vorzugsweise geringer als die Starke des Substrats ist.
- Im Gegensatz zu herkömmlichen Verfahren (wie beispielsweise Drahtbonden und Flip-Chips) kann daher die vorliegende Erfindung zu den folgenden möglichen Vorteilen führen:
- 1. Die Anzahl integrierter Schaltungen, die für eine gegebene Substratoberfläche bereitgestellt werden können, ist erhöht.
- 2. Die Gesamtstärke der Kombination des Substrats und integrierter Schaltung ist im Vergleich mit Anordnungen, bei denen die integrierte Schaltung auf einer Außenfläche des Substrats ruht, verringert.
- 3. Da keine Drahtbondverbindungen erforderlich sind, ist es möglich, die Kontaktstellen der integrierten Schaltungen durch kürzere elektrische Verbindungswege im Vergleich zum Verfahren der Drahtbondverbindungsverpackung mit anderen Bauteilen zu verbinden. Dies führt zu robusteren Signalen mit weniger Signalverzerrung bei sehr hohen Betriebsfrequenzen.
- 4. Durch das Verfahren wird nicht beidseitig des Substrats ein Harzkörper freigelassen.
- 5. Das Substrat bietet effektiven Schutz der integrierten Schaltungen in zumindest dem gleich hohen Maß wie der in bekannten Verfahren benutzte Harzkörper.
- 6. Das Zusammenbauverfahren ist vereinfacht, da keine Notwendigkeit für einen Drahtbondverbindungsschritt, einen Unterfüllungsschritt, einen Umgießungsschritt usw. besteht.
- Die Oberfläche jeder die Schaltungen tragenden integrierten Schaltungen kann durch herkömmliche Flip-Chip-Technik gebildet werden. Die Wand der Kammer, der diese Oberfläche der integrierten Schaltung gegenüberliegt, kann mit dem elektrischen Kontakt der integrierten Schaltungen deckungsgleiche Kontaktstellen enthalten, die elektrisch mit Leitungen verbunden sind, die sich durch das Substratmaterial erstrecken, z. B. zu einer Außenfläche des Substrats. Wenn die integrierte Schaltung in die Kammer eingefügt wird, können die jeweiligen Kontaktstellen der integrierten Schaltung und Wand einander direkt kontaktieren, oder ein zwischen ihnen befindliches leitfähiges Material. Diese Verbindung kann durch das Flip-Chip-Verfahren gebildet werden, das herkömmlich als „Thermokompression” bezeichnet wird (bei dem Kraft und Temperatur gleichzeitig mit einem ACF (anisotropic conductive film) oder einer ACP (anisotropic conductive paste) zwischen der integrierten Schaltung und entsprechenden Kontakten der Kammer angelegt werden) und/oder durch das herkömmlich mit „Lötmetallrückfluß” bezeichnete Flip-Chip-Verfahren (wie beispielsweise IR-Lötmetallrückfluß).
- Die zwei integrierten Schaltungen sind für größere Stabilität an ihren abgeschliffenen Flächen zusammengeklebt. Dies kann durchgeführt werden, um einen zusammengesetzten Körper zu bilden, der danach in die Kammer plaziert wird. Als Alternative können die integrierten Schaltungen nacheinander in die Kammer plaziert werden und wahlweise dort zusammengeklebt werden.
- Vorzugsweise wird zwischen die integrierten Schaltungen eine elektrisch leitfähige Schicht plaziert, die sich über mindestens einen Teil und vorzugsweise die gesamte Grenzfläche zwischen den integrierten Schaltungen erstreckt. Die leitfähige Schicht kann beispielsweise auch haftend sein, so daß sie beide Rollen durchführt. Diese leitfähige Schicht kann als gemeinsame Erde wirken, mit der einer oder mehrere der elektrischen Kontakte von einem oder beiden der integrierten Schaltungen verbunden werden können.
- In einigen Anordnungen kann das Substrat als zwei oder mehr Substratelemente gebildet sein, die miteinander verbunden sind, zwischen denen die integrierten Schaltungen eingeschichtet sind.
- Eine Möglichkeit besteht darin, daß jedes der zwei Substratelemente einen Hohlraum enthält und daß die beiden Substratelemente mit einander gegenüberliegenden Hohlräumen plaziert werden, um die Kammer zu definieren. Die Hohlräume können von der gleichen Größe oder von unterschiedlichen Größen sein, beispielsweise zum Empfangen jeweiliger integrierter Schaltungen mit unterschiedlichen jeweiligen Größen.
- Eine weitere Möglichkeit besteht darin, daß die Kammer als Hohlraum in einem primären Substratelement gebildet wird und daß der Hohlraum durch ein oder mehrere sekundäre Substratelemente geschlossen wird, die angeordnet sind, um sich über eine Öffnung des Hohlraums zu erstrecken. Die zweiten Substratelemente können dünner als die primären Substratelemente und integrierten Schaltungen sein und können elektrische Schaltungen enthalten.
- Das integrierte Schaltungsgehäuse kann weiterhin an einer oder beiden Seiten des primären Substratelements folgendes enthalten: (i) eine oder mehrere zusätzliche integrierte Schaltungen (vorzugsweise an ihrer Hauptfläche gegenüber den Schaltungen wie oben besprochen heruntergeschliffene integrierte Schaltungen) an den Außenflächen der sekundären Substratelemente, und (ii) Tertiär-Substratelemente über den zusätzlichen integrierten Schaltungen. Die elektrischen Kontakte an der (den) zusätzlichen integrierten Schaltung(en) können entweder mit den sekundären Substratelementen oder den Tertiär-Substratelementen elektrisch verbunden sein und ihnen gegenüberliegen. Jeder zwischen den sekundären und Tertiär-Substratelementen verbleibende Raum kann durch Harzmaterial (z. B. als Flüssigkeit in den Raum eingespritzt und dann ausgehärtet) und/oder durch „Abstandhalter”-Elemente angefüllt sein, die auf die sekundären Substratelemente plaziert werden, ehe die Tertiär-Substratelemente dort angeordnet werden.
- Wahlweise kann diese Kombination von (i) zusätzlichen integrierten Schaltungen und (ii) zusätzlichen Substratelementen eine willkürliche Anzahl von malen auf einer oder beiden Seiten des primären Substratelements wiederholt sein.
- Auf jeden Fall befinden sich weitere integrierte Schaltungen auf der (den) Außenfläche(n) des Substrats. Diese weiteren integrierten Schaltungen können Flip-Chips mit auf die Außenflächen des Substrats gerichteten elektrischen Kontakten sein. Als Alternative könnte irgendeine oder mehrere dieser integrierten Schaltungen durch Drahtbondverbindung an der (den) Außenfläche(n) des Substrats befestigt sein.
- Kurze Beschreibung der Figuren
- Es werden nunmehr bevorzugte Merkmale der Erfindung nur zu Darstellungszwecken unter Bezugnahme auf die nachfolgenden Figuren beschrieben. In den Figuren zeigt:
-
1 , die aus1(a) bis1(c) besteht, Schritte, die Teil eines Verfahrens sind, das eine Ausführungsform der Erfindung ist; und -
2 zwei Substratelemente zur Verwendung im Verfahren der1 ; -
3 ein Gehäuse, das ein Ergebnis des Verfahrens der1 ist; -
4 zwei Substratelemente, die in einer Variation der ersten Ausführungsform benutzt werden können; und -
5 eine zweite Ausführungsform der Erfindung im Querschnitt. - Ausführliche Beschreibung der Ausführungsformen
- Zuerst auf
1(a) Bezug nehmend sind zwei integrierte Schaltungen1 ,3 zur Verwendung in der Ausführungsform dargestellt. Diese integrierten Schaltungen sind herkömmlichen Flip-Chips ähnlich. Sie weisen zwei Hauptflächen11 ,13 ,31 ,33 auf. Eine erste Hauptfläche11 ,31 jedes Flip-Chips enthält elektrische Bauteile. Wie bei herkömmlichen Flip-Chips enthalten diese Hauptflächen auch Kontakthöcker15 ,35 zur elektrischen Kontaktierung eines Substrats wie unten erläutert. Diese Kontakthöcker können aus Lötmetall, Goldbolzen, vergoldetem oder vernickeltem Polymer, Kupfersäulen usw. hergestellt sein. - In einem ersten Schritt der Ausführungsform werden die integrierten Schaltungen
1 ,3 durch eine an ihren Oberflächen13 ,33 durchgeführte Schleifoperation abgeschliffen, um die Stärke der integrierten Schaltungen zu verringern. - In einem zweiten Schritt der Ausführungsform werden die integrierten Schaltungen
1 ,3 durch eine Schicht5 von Klebstoff zusammengeklebt, um einen zusammengesetzten Körper7 mit Kontakthöckern15 ,35 an beiden Seiten zu ergeben. - Der zusammengesetzte Körper
7 kann dann in ein Substrat9 aufgenommen werden, das aus zwei, in der2 dargestellten Substratelementen91 ,93 zusammengesetzt ist, die jeweilige Hohlräume95 enthalten. Die Substratelemente91 ,93 weisen jeweilige Oberflächen911 ,931 auf, die einander gegenüberliegend plaziert werden können, so daß die Hohlräume95 zusammen eine Kammer97 bilden. Das Substrat9 kann aus einer herkömmlichen beliebigen Art wie beispielsweise einem Flex-Substrat, ALIVH (any layer interstitial via holes)-Substrat, keramischem Substrat, Leiterrahmensubstrat usw. bestehen. Es kann eine Leiterplatte mit auf ihren Hauptflächen gegenüber den Oberflächen911 ,931 aufgedruckter Verdrahtung sein. Zum Anordnen des zusammengesetzten Körpers7 und der Substrate91 ,93 wird ein Bestückungsautomat benutzt; wobei der zusammengesetzte Körper zwischen die Substratelemente91 ,93 geschichtet ist. Der zusammengesetzte Körper befindet sich in der durch die zwei Hohlräume95 gebildeten Kammer97 . Das vollständige Gehäuse2 ist im Querschnitt in3 dargestellt. - Das Substrat
9 enthält elektrische Kontakte92 , die deckungsgleich zu den Kontakten15 ,35 des zusammengesetzten Körpers7 liegen, so daß elektrische Verbindungen zwischen entsprechenden Kontakten gebildet werden können, wenn der zusammengesetzte Körper7 in die Kammer97 plaziert wird. Wie bei bekannter Flip-Chip-Technik kann zwischen den jeweiligen Kontakten ein Verbindungsmaterial benutzt werden, wie beispielsweise ein ACF oder eine ACP (anisotropic conductive film or paste – anisotropischer leitfähiger Film oder Paste), eine ICP (isotropic conductive paste – isotropische leitfähige Paste), NCF oder NCP (non-conductive film bzw. non-conductive paste – nichtleitfähiger Film bzw. nichtleitfähige Paste) und/oder ein Klebstoff. Die MSL-Leistung (moisture sensitivity level – Empfindlichkeitsniveau für Feuchtigkeit) des Gehäuses2 kann nur von dem Substratmaterial abhängig sein, nicht von Eigenschaften der Unterfüllung oder der Gußmasse. - Eines oder beide der Substratelemente
91 ,93 können (nicht gezeigte) elektrische Verbindungen enthalten, die sich quer zu den Oberflächen11 ,13 ,31 ,33 und/oder Verbindungen94 erstrecken, die sich parallel zu den Oberflächen11 ,13 ,31 ,33 erstrecken. Weiterhin können Bauteile (wie beispielsweise passive Bauteile) innerhalb eines oder beider der Substratelemente91 ,93 vorgesehen sein. Beispielsweise können diese auf die Oberflächen911 ,931 aufgedruckt werden, ehe sie zusammen plaziert werden. - Wahlweise können die Substratelemente Öffnungen
98 zur Aufnahme eines Harzmaterials99 (wie beispielsweise eines Epoxidmaterials) enthalten. Die Öffnungen98 stehen in Verbindung mit Kammer97 und das Harzmaterial wird in die Kammer97 eingespritzt, nachdem die Substratelemente91 ,93 zusammengefügt worden sind und den zusammengesetzten Körper7 zwischen sich in der Kammer97 aufnehmen. - Zusätzliche elektronische Bauteile
22 (die aktive und/oder passive Bauteile umfassen können) werden auf den äußeren Hauptflächen24 des Gehäuses2 wie bei herkömmlichen Verfahren bereitgestellt. Diese Bauteile22 sind wie bei herkömmlichen Verfahren elektrisch miteinander verbunden (z. B. wenn die Außenflächen24 des Substrats9 zu einer herkömmlichen Leiterplatte gleichwertig sind), und können durch die Verbindungen, die sich quer zu den Außenflächen24 des Gehäuses2 erstrecken, mit den elektrischen Kontakten15 ,35 auf dem zusammengesetzten Körper7 verbunden sein. Die Bauteile22 können so eng beieinander wie die herkömmlich auf den Oberflächen einer Leiterplatte montierten Bauteile vorgesehen sein. - Die elektrischen Verbindungen mit und zwischen den integrierten Schaltungen
1 ,3 (besonders die sich quer zu den Oberflächen24 erstreckenden Verbindungen) können bedeutend kürzer sein als die Verbindungen in herkömmlichen Verpackungsverfahren, und dieser verkürzte Leitweg führt zu robusteren Signalen mit weniger Signalverzerrung bei hoher Betriebsfrequenz. - Im Rahmen der Erfindung sind viele Variationen der ersten Ausführungsform möglich.
- Obwohl beispielsweise die integrierten Schaltungen
1 ,3 dieselbe Fläche aufweisen (d. h. die rechteckigen Oberflächen11 ,13 ,31 ,33 weisen jeweils die gleiche Länge auf und jede besitzt die gleiche Breite), ist die Erfindung in dieser Hinsicht nicht begrenzt. Für Chips mit unterschiedlichen Bereichen könnte es zu bevorzugen sein, den Hohlraum in einer anderen Form als einer Würfelform auszubilden. Beispielsweise könnten die jeweiligen Hohlräume95 in den Substratelementen91 ,93 unterschiedlicher Größen sein, um jeweilige integrierte Schaltungen unterschiedlicher Bereiche wie in4 dargestellt aufzunehmen. - Obwohl darüber hinaus die gezeigte Ausführungsform zwei Substratelemente
91 ,93 benutzt, ist die Erfindung in dieser Hinsicht nicht begrenzt und das Substrat kann eine beliebige Anzahl von Schichten enthalten, die zusammen kombiniert werden könnten, um ein Substrat mit einer Kammer zu bilden. Auf einer beliebigen der Oberflächen einer beliebigen dieser Schichten könnten elektronische Bauteile wie beispielsweise passive Bauteile vorgesehen sein. - Bei einer weiteren Variation müssen die zwei integrierten Schaltungen
1 ,3 nicht in einen zusammengesetzten Körper geformt werden, ehe sie in die Kammer eingebracht werden. Statt dessen können sie dort auch in getrennten Schritten eingebracht werden, die durch den Bestückungsautomat ausgeführt werden. Wahlweise können sie geklebt werden, ehe sie in die Kammer97 eingefügt werden. - Uns der
5 zuwendend ist dort eine zweite Ausführungsform der Erfindung dargestellt. In dieser Ausführungsform sind Elemente, die denen der ersten Ausführungsform entsprechen, durch Bezugsziffern dargestellt, die um 100 höher sind. Elemente der zweiten Ausführungsform, die nicht genau Elementen der ersten Ausführungsform entsprechen, werden durch Bezugsziffern angedeutet, die mit „2” beginnen. - Die zweite Ausführungsform enthält zwei integrierte Schaltungen
101 ,103 , die durch eine Klebschicht105 zusammengeklebt sind. Die integrierten Schaltungen101 ,103 weisen Hauptflächen111 ,131 auf, die elektronische Bauteile enthalten. Die gegenüberliegenden Oberflächen der integrierten Schaltungen sind wie oben beschrieben abgeschliffen worden und sind durch die Schicht105 zusammengeklebt. Die integrierten Schaltungen101 ,103 weisen unterschiedliche Bereiche auf, obwohl sie im wesentlichen die gleiche Stärke aufweisen können. Die integrierten Schaltungen101 ,103 befinden sich in einer Kammer197 , die als ein Hohlraum in einem primären Substratelement201 gebildet ist. Die oberen und unteren Öffnungen des Hohlraums werden durch sekundäre Substratelemente203 ,205 geschlossen, die dünne Schichten sind, die elektronische Wegeleitschaltungen enthalten. Elektrische Kontakte192 dieser Schaltungen kontaktieren jeweilige elektrische Kontakte115 ,153 der integrierten Schaltungen101 ,103 . Die Kammer197 kann wahlweise mit einem Harzmaterial angefüllt werden, das eingespritzt und dann ausgehärtet wird. - Das Gehäuse enthält weiterhin zusätzliche integrierte Schaltungen
231 ,233 ,251 ,253 , die sich an den Außenseiten der sekundären Substratelemente203 ,205 befinden, und Tertiär-Substratelemente214 ,216 , die die zusätzlichen integrierten Schaltungen213 ,233 ,251 ,253 bedecken. Die zusätzlichen integrierten Schaltungen231 ,233 ,251 ,253 weisen wie die integrierten Schaltungen101 ,103 eine erste Hauptfläche mit elektrischer Schaltung und elektrischen Kontakten235 ,237 ,255 ,257 auf, und eine zweiten Hauptfläche, die abgeschliffen worden ist. Bei einer beliebigen der zusätzlichen integrierten Schaltungen231 ,233 ,251 ,253 können ihre elektrischen Kontakte den entsprechenden sekundären Substratelementen203 ,205 gegenüberliegen, oder den entsprechenden Tertiär-Substratelementen214 ,216 gegenüberliegen. - Die Räume
211 ,213 zwischen den sekundären Substratelementen203 ,205 und den Tertiär-Substratelementen214 ,216 können mit einem Harzmaterial (wie beispielsweise einer Unterfüllungsschicht) angefüllt sein, das eingespritzt und dann ausgehärtet wird. Wahlweise können in den Räumen211 ,213 Abstandselemente207 ,209 vorgesehen sein, um mechanische Stabilität zu erhöhen und/oder die Menge an erforderlichem Harzmaterial zu verringern. - Die Außenflächen der Tertiär-Substratelemente
214 ,216 stellen Außenflächen des Gehäuses dar und stehen dafür zur Verfügung, daß elektronische Bauteile entsprechend den Bauteilen22 der3 auf ihnen angebracht werden. - Bei Variationen der zweiten Ausführungsform kann die Struktur der
5 an einer oder beiden Seiten durch Zufügen von zusätzlichen integrierten Schaltungen und zusätzlichen Tertiär-Substratelementen, die die zusätzlichen integrierten Schaltungen bedecken, an einer oder beiden Seiten aufgebaut werden. Dieses Verfahren läßt sich so oft wie gewünscht ausführen.
Claims (17)
- Verfahren zum Verpacken von zwei integrierten Schaltungen (
1 ,3 ;101 ,103 ), wobei jede der integrierten Schaltungen auf einer ersten (11 ,31 ;111 ,131 ) ihrer Hauptflächen (11 ,13 ,31 ,33 ;111 ,131 ) Schaltungen und Kontakthöcker (15 ,35 ;115 ,135 ) zur Bildung eines elektrischen Kontakts aufweist, mit folgenden Schritten: Schleifen einer zweiten Hauptfläche (13 ,33 ) an jeder der ersten und zweiten integrierten Schaltung (1 ,3 ;101 ,103 ); Positionieren der ersten und der zweiten integrierten Schaltung (1 ,3 ;101 ,103 ) mit ihren zweiten Hauptflächen (13 ,33 ) einander gegenüberliegend in einer in einem Substrat (9 ;109 ) gebildeten Kammer (97 ;197 ); wobei die erste und die zweite integrierte Schaltung (1 ,3 ;101 ,103 ) zum Bilden eines zusammengesetzten Körpers (7 ) vor Anbringen des zusammengesetzten Körpers (7 ) in der Kammer (97 ;197 ) zusammengeklebt werden, oder die integrierten Schaltungen (1 ,3 ;101 ,103 ) nacheinander in die Kammer (97 ;197 ) plaziert werden und dort zusammengeklebt werden; Bilden von elektrischen Verbindungen zwischen den Kontakthöckern (15 ;115 ) der ersten integrierten Schaltung (1 ;101 ) und elektrischen Kontakten (92 ;192 ) des Substrats (9 ;109 ) und zwischen den Kontakthöckern (35 ;135 ) der zweiten integrierten Schaltung (3 ;103 ) und elektrischen Kontakten (92 ;192 ) des Substrats (9 ;109 ), jeweils mittels des Flip-Chip-Verfahrens; und Zufügen zusätzlicher integrierter Schaltungen (22 ;231 ,233 ,251 ,253 ) auf den Außenflächen des Substrats (9 ;109 ), wobei die zusätzlichen integrierten Schaltungen (22 ;231 ,233 ,251 ,253 ) Flip-Chips mit auf die Außenflächen des Substrats (9 ;109 ) gerichteten elektrischen Kontakten sind oder durch Drahtbondverbindungen an den Außenflächen des Substrats (9 ;109 ) befestigt werden. - Verfahren nach Anspruch 1, bei dem die Kammer (
97 ;197 ) mindestens eine Wand aufweist, die Kontaktpunkte (92 ;192 ) enthält, die zu elektrischen Kontakten (15 ;115 ) der ersten integrierten Schaltung (1 ;101 ) deckungsgleich liegen, wenn sich die erste integrierte Schaltung (1 ;101 ) in der Kammer (97 ;197 ) befindet, wobei das Substrat (9 ;109 ) weiterhin sich von den Kontaktpunkten (92 ;192 ) durch das Substratmaterial erstreckende Leitungen enthält. - Verfahren nach einem der vorhergehenden Ansprüche, weiterhin mit Plazieren einer elektrisch leitfähigen Schicht (
5 ;105 ) zwischen die integrierten Schaltungen (1 ,3 ;101 ,103 ), die sich über mindestens einen Teil der Grenzfläche zwischen den integrierten Schaltungen (1 ,3 ;101 ,103 ) erstreckt. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Substrat (
9 ;109 ) aus mindestens zwei Substratelementen (91 ,93 ) besteht, die jeweils mindestens einen Hohlraum (95 ) enthalten, und die Substratelemente (91 ,93 ) mit den Hohlräumen (95 ) deckungsgleich angeordnet sind, um die Kammer (97 ) zu bilden. - Verfahren nach Anspruch 4, wobei eines oder beide der Substratelemente (
91 ,93 ) eine Leiterplatte ist. - Verfahren nach einem der Ansprüche 1 bis 3, wobei das Substrat (
9 ;109 ) folgendes umfaßt: ein primäres Substratelement (201 ), das mindestens einen Hohlraum (197 ) mit mindestens einer Öffnung enthält, und ein oder mehrere laminare sekundäre Substratelemente (203 ,205 ), die sich über die Öffnung oder Öffnungen erstrecken. - Verfahren nach Anspruch 6, wobei die sekundären Substratelemente (
203 ,205 ) elektrische Schaltungen enthalten. - Verfahren nach einem der vorhergehenden Ansprüche mit einem Bedecken der zusätzlichen integrierten Schaltungen (
22 ;231 ,233 ,251 ,253 ) durch ein oder mehrere Tertiär-Substratelemente (214 ,216 ). - Integriertes Schaltungsgehäuse mit folgendem: einem eine Kammer (
97 ;197 ) definierenden Substrat (9 ;109 ); einer ersten integrierten Schaltung (1 ;101 ) mit Schaltungen und ersten Kontakthöckern (15 ;115 ) auf einer ersten (11 ;111 ) ihrer Hauptflächen (11 ,13 ;111 ) und mit einer geringeren Stärke als der des Substrats (9 ;109 ) und befindlich innerhalb der Kammer (97 ;197 ), wobei die ersten Kontakthöcker (15 ;115 ) mittels des Flip-Chip-Verfahrens einen elektrischen Kontakt zum Substrat (9 ;109 ) herstellen; und einer zweiten integrierten Schaltung (3 ;103 ) mit Schaltungen und zweiten Kontakthöckern (35 ;135 ) auf einer ersten (31 ;131 ) ihrer Hauptflächen (31 ,33 ;131 ) und befindlich in der Kammer (97 ;197 ), wobei die zweiten Hauptflächen (13 ,33 ) der ersten und zweiten integrierten Schaltungen (1 ,3 ;101 ,103 ) einander gegenüberliegen und zusammengeklebt sind, um einen zusammengesetzten Körper (7 ) zu bilden, und wobei die zweiten Kontakthöcker (35 ;135 ) mittels des Flip-Chip-Verfahrens einen elektrischen Kontakt zum Substrat (9 ;109 ) herstellen; und zusätzlichen integrierten Schaltungen (22 ;231 ,233 ,251 ,253 ) auf den Außenflächen des Substrats (9 ;109 ), wobei die zusätzlichen integrierten Schaltungen (22 ;231 ,233 ,251 ,253 ) Flip-Chips mit auf die Außenflächen des Substrats (9 ;109 ) gerichteten elektrischen Kontakten sind oder durch Drahtbondverbindungen an den Außenflächen des Substrats (9 ;109 ) befestigt sind. - Gehäuse nach Anspruch 9, wobei die Kammer (
97 ;197 ) mindestens eine Wand aufweist, die Kontaktpunkte (92 ;192 ) enthält, die deckungsgleich zu elektrischen Kontakten (15 ;115 ) der ersten integrierten Schaltung (1 ;101 ) liegen, wobei das Substrat (9 ;109 ) weiterhin Leitungen enthält, die sich von den Kontaktpunkten (92 ;192 ) durch das Substratmaterial erstrecken. - Gehäuse nach Anspruch 9 oder 10, weiterhin mit einer elektrisch leitfähigen Schicht (
5 ;105 ) zwischen den integrierten Schaltungen (1 ,3 ;101 ,103 ), die sich über mindestens einen Teil der Grenzfläche zwischen den integrierten Schaltungen erstreckt. - Gehäuse nach einem der Ansprüche 9 bis 11, wobei das Substrat (
9 ;109 ) aus mindestens zwei Substratelementen (91 ,93 ) zusammengesetzt ist, jeweils mindestens einen Hohlraum (95 ) enthaltend, und die Substratelemente (91 ,93 ) mit den Hohlräumen (95 ) deckungsgleich angeordnet sind, die die Kammer (97 ) bilden. - Gehäuse nach Anspruch 12, bei dem mindestens eines oder beide der Substratelemente (
91 ,93 ) eine Leiterplatte ist. - Gehäuse nach einem der Ansprüche 9 bis 11, wobei das Substrat (
9 ;109 ) folgendes umfaßt: ein primäres Substratelement (201 ), das mindestens einen Hohlraum (197 ) mit mindestens einer Öffnung enthält, und ein oder mehrere laminare sekundäre Substratelemente (203 ,205 ), die sich über die Öffnung oder Öffnungen erstrecken. - Gehäuse nach Anspruch 14, wobei die sekundären Substratelemente (
203 ,205 ) elektrische Schaltungen enthalten. - Gehäuse nach einem der Ansprüche 9 bis 15, mit einem oder mehreren Tertiär-Substratelementen (
214 ,216 ), welche die zusätzlichen integrierten Schaltungen (22 ;231 ,233 ,251 ,253 ) bedecken. - Gehäuse nach einem der Ansprüche 9 bis 16 in Kombination mit einem oder mehreren elektrisch mit dem Gehäuse verbundenen und auf einer Außenfläche des Gehäuses montierten elektronischen Bauteilen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/SG2003/000120 WO2004105134A1 (en) | 2003-05-20 | 2003-05-20 | An integrated circuit package |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10394239T5 DE10394239T5 (de) | 2006-04-27 |
DE10394239B4 true DE10394239B4 (de) | 2014-09-04 |
Family
ID=33476158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10394239.4T Expired - Fee Related DE10394239B4 (de) | 2003-05-20 | 2003-05-20 | Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse |
Country Status (4)
Country | Link |
---|---|
US (2) | US7727799B2 (de) |
AU (1) | AU2003232716A1 (de) |
DE (1) | DE10394239B4 (de) |
WO (1) | WO2004105134A1 (de) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7265446B2 (en) * | 2003-10-06 | 2007-09-04 | Elpida Memory, Inc. | Mounting structure for semiconductor parts and semiconductor device |
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- 2003-05-20 WO PCT/SG2003/000120 patent/WO2004105134A1/en active Application Filing
- 2003-05-20 DE DE10394239.4T patent/DE10394239B4/de not_active Expired - Fee Related
- 2003-05-20 AU AU2003232716A patent/AU2003232716A1/en not_active Abandoned
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2005
- 2005-11-16 US US11/280,869 patent/US7727799B2/en not_active Expired - Fee Related
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- 2010-04-27 US US12/767,873 patent/US8102041B2/en not_active Expired - Fee Related
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Also Published As
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WO2004105134A1 (en) | 2004-12-02 |
US20100207267A1 (en) | 2010-08-19 |
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AU2003232716A1 (en) | 2004-12-13 |
WO2004105134A8 (en) | 2005-03-03 |
US20060068523A1 (en) | 2006-03-30 |
AU2003232716A8 (en) | 2004-12-13 |
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Legal Events
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---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law |
Ref document number: 10394239 Country of ref document: DE Date of ref document: 20060427 Kind code of ref document: P |
|
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |