DE102013207326A1 - Hoch-Dichte-3D-Paket - Google Patents

Hoch-Dichte-3D-Paket Download PDF

Info

Publication number
DE102013207326A1
DE102013207326A1 DE102013207326A DE102013207326A DE102013207326A1 DE 102013207326 A1 DE102013207326 A1 DE 102013207326A1 DE 102013207326 A DE102013207326 A DE 102013207326A DE 102013207326 A DE102013207326 A DE 102013207326A DE 102013207326 A1 DE102013207326 A1 DE 102013207326A1
Authority
DE
Germany
Prior art keywords
power chips
low
chips
intermediate structure
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102013207326A
Other languages
English (en)
Other versions
DE102013207326B4 (de
Inventor
Terry (Teckgyu) Kang
Abraham F. Yee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nvidia Corp
Original Assignee
Nvidia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nvidia Corp filed Critical Nvidia Corp
Publication of DE102013207326A1 publication Critical patent/DE102013207326A1/de
Application granted granted Critical
Publication of DE102013207326B4 publication Critical patent/DE102013207326B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4037—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink
    • H01L2023/4062—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink heatsink to or through board or cabinet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Ausführungsformen der vorliegenden Erfindung stellen ein integrierte-Schaltung-System bereit, welches eine Zwischen-Struktur umfasst, welche eine Mehrzahl von elektrischen leitfähigen Vias hat, welche durch die Zwischen-Struktur hindurch verlaufen, einen oder mehrere Hoch-Leistungs-Chips, welche auf einer ersten Oberfläche der Zwischen-Struktur montiert sind, wobei der eine oder die mehreren Hoch-Leistungs-Chips zumindest 10 W von Wärme während eines normalen Betriebs erzeugen, einen oder mehrere Niedrig-Leistungs-Chips, welche auf einer zweiten Oberfläche der Zwischen-Struktur montiert sind, wobei der eine oder die mehreren Niedrig-Leistungs-Chips weniger als 5 W von Wärme während eines normalen Betriebs erzeugen, und wobei die erste und die zweite Oberfläche entgegengesetzt und im Wesentlichen parallel zueinander sind, und ein Einkapselungsmaterial, welches darüber gebildet ist und konfiguriert ist, den einen oder die mehreren Hoch-Leistungs-Chips und den einen oder die mehreren Niedrig-Leistungs-Chips einzukapseln. Da Niedrig-Leistungs-Chips und Hoch-Leistungs-Chips auf einer vorderen Seite bzw. einer hinteren Seite der Zwischen-Struktur montiert sind, sind die Basisfläche der Zwischen-Struktur und damit assoziierte Herstellungs-Kosten vermindert.

Description

  • HINTERGRUND DER ERFINDUNG
  • GEBIET DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung betreffen im Allgemeinen integrierte-Schaltung-Chip-Paketierung (packaging) und insbesondere ein dreidimensionales-System-im-Paket mit einem Hoch-Leistungs-Chip und einem Niedrig-Leistungs-Chip.
  • BESCHREIBUNG DER BETREFFENDEN TECHNIK
  • Die Abmessungen von elektronischen Geräten des Standes der Technik nehmen immer weiter ab. Um die Abmessungen von elektronischen Geräten zu vermindern, müssen die Strukturen, durch welche die Mikroprozessoren, Speicher-Geräte und andere Halbleiter-Geräte paketiert werden und mit Schaltungs-Platten bzw. -Platinen assembliert werden, kompakter werden.
  • In der Paketierung von integrierte-Schaltung-Chips ist eine Vielzahl von Assemblierungs-Techniken entwickelt worden, um die Gesamt-Größe der Anordnungen der integrierten Schaltungen und Schaltungs-Platinen bzw. Schaltungs-Platten zu vermindern. Flip-Chip-Verbindungs-Technik (Flip-chip-bonding technique) ist z. B. eine der Assemblierungs-Herangehens-Weisen, welche benutzt wird, um das integrierte-Schaltung-Paket-System mit einer verbesserten Integrations-Dichte bereitzustellen. 1 illustriert eine schematische Schnittansicht einer konventionellen Flip-Chip-Paket-Struktur 100. Die Flip-Chip-Struktur 100 umfasst Halbleiter-Gerät 102, wie etwa Hoch-Leistungs-Chips 102a und Niedrig-Leistungs-Chips 102b, welche mittels ihrer Rück-Oberfläche auf der oberen Oberfläche einer Zwischen-Struktur (interposer) 104 montiert sind. Die Zwischen-Struktur 104 ist direkt auf eine obere Oberfläche eines Paket-Substrats 106 mit Löt-Höckern (solder bumps) 108 verbunden. Das Paket-Substrat 106 ist dann auf eine gedruckte Schaltungs-Platine (PCB) 110 mit Löt-Bällen 112 montiert, was elektrische Verbindungen zwischen den Halbleiter-Geräten 102 und der PCB 110 ermöglicht. Eine Flip-Chip-Paket-Struktur bietet den Vorteil eines Zwischenverbindens von Halbleiter-Geräten mit externer Schaltung mit verminderter Paket-Größe und kürzeren Zwischen-Verbindungs-Abständen verglichen mit integrierte-Schaltung-Paket-Systemen, welche eine traditionelle Draht-Verbindungs-Technik benutzen, in welcher Halbleiter-Geräte (wie Hoch-/Niedrig-Leistungs-Chips) mit einem Paket-Substrat drahtgebunden sind, mit relativ dicken Metall-Drähten und entsprechenden Verbindungs-Feldern (bonding pads), welche auf dem Paket-Substrat getragen sind.
  • Ein Nachteil der Anordnung der in 1 gezeigten Paket-Struktur ist, dass Hoch-Leistungs-Chips 102a und Niedrig-Leistungs-Chip 102b auf derselben Seite der Zwischen-Struktur montiert sind, um eine größere Packungs-Dichte von integrierten Schaltungen zu erreichen. Daher ist eine viel größere Basis-Fläche der Zwischen-Struktur erfordert. Ferner ist der Prozess eines Herstellens einer Zwischen-Struktur, insbesondere einer durch-Silizium-Via-(TSV)-basierten Zwischen-Struktur, kompliziert und sehr kostenträchtig, da sie vertikale elektrische Zwischen-Verbindungen zwischen Halbleiter-Geräten und der darunter liegenden PCB mittels einer Benutzung von leitfähigen Vias (z. B. leitfähigen Vias 116b) bereitstellt, welche durch die Zwischen-Struktur laufen, und in-Ebene elektrischen Zwischen-Verbindungen zwischen Halbleiter-Geräten, welche horizontal entlang einer Seite mittels einer Benutzung von leitfähigen Verbindungen (z. B. leitfähigen Verbindungen 116a) angeordnet sind. Existierende Multi-Die-Pakete vergrößern nicht nur die Basis-Fläche der Zwischen-Struktur und legen damit dem Paket-Substrat eine schwerwiegendere Lenkungs-Mühe (heavier routing burden) auf, sondern erhöhen auch auf die Kosten, welche mit der Herstellung der Zwischen-Struktur assoziiert sind, aufgrund der hohen Komplexität der Zwischen-Struktur und Herstellungs-Herausforderungen, wie etwa Höcker-Abstand-Begrenzungen, insbesondere wenn danach getrachtet wird, verschiedene integrierte Schaltungen vertikal in einem einzelnen Paket zu kombinieren.
  • Daher gibt es einen Bedarf in der Technik nach einem kostengünstigen Paket-System, welches eine größere Dichte von integrierten Schaltungen mit einer entsprechenden Verminderung in der Paket-Größe und Zwischen-Verbindungs-Abständen hat.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Ausführungsform der vorliegenden Erfindung stellt ein integrierte-Schaltung-System bereit, welches im Allgemeinen eine Zwischen-Struktur (interposer) umfasst, welche eine Mehrzahl von elektrischen leitfähigen Vias hat, welche durch die Zwischen-Struktur hindurch verlaufen, einen oder mehrere Hoch-Leistungs-Chips, welche auf einer ersten Oberfläche der Zwischen-Struktur montiert sind, wobei der eine oder die mehreren Hoch-Leistungs-Chips zumindest 10 W von Wärme während eines normalen Betriebs erzeugen, einen oder mehrere Niedrig-Leistungs-Chips, welche auf einer zweiten Oberfläche der Zwischen-Struktur montiert sind, wobei der eine oder die mehreren Niedrig-Leistungs-Chips weniger als 5 W von Wärme während eines normalen Betriebs erzeugen, wobei die erste Oberfläche und die zweite Oberfläche entgegengesetzt bzw. gegenüber (opposite) und im Wesentlichen parallel zueinander sind, und ein Einkapselungs-Material, welches darüber gebildet ist und konfiguriert ist, den einen oder die mehreren Hoch-Leistungs-Chips und den einen oder die mehreren Niedrig-Leistungs-Chips einzukapseln.
  • Ein Vorteil der vorliegenden Erfindung ist, dass Niedrig-Leistungs-Chips und Hoch-Leistungs-Chips jeweils auf einer vorderen Seite und einer hinteren Seite der Zwischen-Struktur montiert sind im Gegensatz zu existierenden Mehr-Die-Paketen, wo Hoch-Leistungs- und Niedrig-Leistungs-Chips auf derselben Seite der Zwischen-Struktur platziert sind. Daher sind die Basisfläche der Zwischen-Struktur und die damit assoziierten Herstellungs-Kosten vermindert. Weil zusätzlich die Zwischen-Struktur thermisch Niedrig-Leistungs-Chips von Hoch-Leistungs-Chips isoliert, können Niedrig-Leistungs-Chips benachbart bzw. nächst Hoch-Leistungs-Chips lokalisiert sein, ohne negativ bzw. nachteilig von der Wärme bzw. Hitze berührt zu werden, welche mittels der Hoch-Leistungs-Chips erzeugt ist. Solch eine enge Benachbartheit bzw. Nähe und elektrisch leitfähige Vias, welche direkt durch den Körper der Zwischen-Struktur hindurch verlaufen, verkürzen vorteilhafterweise die Pfadlänge von Zwischen-Verbindungen zwischen den Hoch-Leistungs- und Niedrig-Leistungs-Chips, was eine Geräte-Performance verbessert und Zwischen-Verbindungs-Stör-Effekte in dem IC-System vermindert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • So dass die Weise, in welcher die oben rezitierten Merkmale der vorliegenden Erfindung im Detail verstanden werden können, kann eine speziellere Beschreibung der Erfindung, welche kurz oben zusammengefasst ist, mittels einer Bezugnahme auf Ausführungsformen gegeben werden, von welchen einige in den angehängten Zeichnungen illustriert sind. Es ist jedoch zu bemerken, dass die angehängten Zeichnungen nur typische Ausführungsformen dieser Erfindung illustrieren und dass die daher nicht zu betrachten sind, ihren Geltungsbereich zu begrenzen, da die Erfindung auch andere gleich effektive Ausführungsformen zulassen kann. Zusätzlich ist die Illustration in den angehängten Zeichnungen nicht maßstabsgerecht und ist für Illustrations-Zwecke bereitgestellt.
  • 1 ist eine schematische Querschnittsansicht einer konventionellen Flip-Chip-Paket-Struktur.
  • 2A ist eine schematische Querschnittsansicht eines integrierte-Schaltung-(IC)-Systems gemäß einer Ausführungsform der Erfindung.
  • 2B ist eine vergrößerte fragmentarische Schnittansicht, welche elektrische Verbindungen zwischen einer Zwischen-Struktur und Niedrig-Leistungs-Chips zeigt.
  • 3A ist eine schematische Ansicht von oben eines integrierte-Schaltung-(IC)-Systems, welche eine beispielhafte Positions-Beziehung einer Zwischen-Struktur in Hinsicht auf Hoch-Leistungs- und Niedrig-Leistungs-Chips gemäß einer Ausführungsform der Erfindung zeigt.
  • 3B ist eine Querschnittsansicht, welche entlang der Linie A-A von 3A genommen ist.
  • 4A ist eine schematische Ansicht von oben eines integrierte-Schaltung-(IC)-Systems, welche eine beispielhafte Positions-Beziehung einer Zwischen-Struktur im Hinblick auf Hoch-Leistungs- und Niedrig-Leistungs-Chips gemäß einer anderen Ausführungsform der Erfindung zeigt.
  • 4B ist eine Querschnittsansicht, welche entlang der Linie B-B von 4A genommen ist.
  • 5 illustriert eine beispielhafte Prozess-Sequenz, welche benutzt ist, um ein integrierte-Schaltung-(IC)-System gemäß einer Ausführungsform der Erfindung zu bilden.
  • 6A–6F illustrieren schematische Querschnittsansichten einer Zwischen-Struktur bei verschiedenen Stufen der in 5 gezeigten Prozess-Sequenz.
  • 7 ist eine schematische Querschnittsansicht eines integrierte-Schaltung-(IC)-Systems gemäß noch einer anderen Ausführungsform der Erfindung.
  • Um das Verständnis zu erleichtern, sind identische Bezugszeichen, wo möglich, benutzt worden, um identische Elemente zu bezeichnen, welche den Figuren gemeinsam sind. Es wird betrachtet, dass die in einer Ausführungsform offenbarten Elemente vorteilhafterweise bei oder für andere Ausführungsformen ohne spezifische Erwähnung benutzt werden können.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung stellt ein System bereit, in welchem ein oder mehrere Niedrig-Leistungs-Chips auf einer Seite einer Zwischen-Struktur montiert sind, während ein oder mehrere Hoch-Leistungs-Chips auf der anderen Seite der Zwischen-Struktur montiert sind. Die Zwischen-Struktur hat eine Mehrzahl von elektrisch leitfähigen Vias, welche dahin hindurch verlaufen, um elektrisch die Niedrig- und Hoch-Leistungs-Chips zu verbinden. In verschiedenen Ausführungsformen sind Niedrig-Leistungs-Chips und Hoch-Leistungs-Chips eingekapselt, um relative Bewegung zwischen den Chips und der Zwischen-Struktur aufgrund verschiedener thermischer Ausdehnungs-Koeffizienten zwischen Komponenten zu verhindern. Niedrig-Leistungs-Chips können in einer Seite-an-Seite-Konfiguration derart positioniert sein, dass jeder der Niedrig-Leistungs-Chips von einer Mitte jedes Hoch-Leistungs-Chips versetzt ist, was eine schnellere direkte Zuführung von Energie von einer Energie-Quelle an Hoch-Leistungs-Chips erlaubt, ohne Widerstands-Verluste zu erleiden, welche mit den Niedrig-Leistungs-Chips assoziiert sind. In einer Ausführungsform kann in das System konfiguriert sein, einen oder mehrere Niedrig-Leistungs-Chips innerhalb eines Hohlraums positioniert zu haben, welcher in einer Oberfläche eines Paketierungs-Substrats gebildet ist, um weiter ein Gesamt-Paket-Profil zu vermindern. Details der Erfindung werden unten im größeren Detail diskutiert.
  • 2A ist eine schematische Querschnittsansicht eines integrierte-Schaltung-(IC)-Systems 200 gemäß einer Ausführungsform der Erfindung. IC-System 200 umfasst mehrere Halbleiter-Geräte, wie etwa IC-Chips und/oder andere diskrete Mikro-Elektronik-Komponenten, und ist konfiguriert, die Chips und Komponenten elektrisch und mechanisch mit einer gedruckten Schaltungs-Platine bzw. -Platte (PCB) 290 zu verbinden. Wie im größeren Detail unten diskutiert wird, kann in verschiedenen Ausführungsformen der Erfindung IC-System 200 eine gestapelte Konfiguration von einem oder mehreren Hoch-Leistungs-Chips 201, einer Zwischen-Struktur 204 und einem oder mehreren Niedrig-Leistungs-Chips 202 umfassen, wobei der eine oder die mehreren Niedrig-Leistungs-Chips 202 auf eine erste Oberfläche 206a der Zwischen-Struktur 204 Flip-Chip zusammengestoßen sind (flip-chip bumped), während der eine oder die mehreren Hoch-Leistungs-Chips 201 auf einer zweiten Oberfläche 206b der Zwischen-Struktur 204 zusammengestoßen sind. Die erste Oberfläche 206a und die zweite Oberfläche 206b der Zwischen-Struktur 204 sind gegenüber bzw. entgegengesetzt und im Wesentlichen parallel zueinander. Der eine oder die mehreren Niedrig-Leistungs-Chips 202 sind thermisch von dem einen oder den mehreren Hoch-Leistungs-Chips 201 mittels der Zwischen-Struktur 204 isoliert und sind daher nicht beträchtlich mittels des Hoch-Leistungs-Chips 201 berührt bzw. affektiert. Insbesondere ist die Basisfläche der Zwischen-Struktur 204 vermindert, da die Hoch-Leistungs-Chips 201 und die Niedrig-Leistungs-Chips 204 jeweils an die vordere Seite bzw. die hintere Seite der Zwischen-Struktur 204 angebracht sind, im Gegensatz zu existierenden Mehr-Die-Paketen, wo Hoch-Leistungs- und Niedrig-Leistungs-Chips auf derselben Seite der Zwischen-Struktur platziert sind.
  • Die Zwischen-Struktur 204 umfasst eine Mehrzahl von durch-Silizium-Vias (TSVs) 205 zum Aufeinanderstapeln von Chips. TSVs 205 sind ausgebildet, als Energie-, Erde- bzw. Masse- und Signal-Zwischen-Verbindungen durch die Zwischen-Struktur 204 hindurch zu dienen, um elektrische Verbindungen zwischen Chips zu erleichtern, welche vertikal gestapelt sind, z. B. Hoch-Leistungs-Chip 201 und Niedrig-Leistungs-Chips 202. Insbesondere sind TSVs 205 „Mikro-Vias”, welche durch die Zwischen-Struktur 204 hindurch verlaufen, um effektiv vertikale elektrische Verbindungen zwischen Hoch-Leistungs-Chip 201 und Niedrig-Leistungs-Chips 202 bereitzustellen, anstatt durch die Seitenwände bei Kanten der Chips zu gehen, wie es typischerweise in traditionellen 3D-Paketen benutzt wird. Daher stellen TSVs 205 sehr kurze Pfad-Länge-Zwischen-Verbindungen zwischen Hoch-Leistungs-Chip 201 und Niedrig-Leistungs-Chip 202 bereit.
  • Hoch-Leistungs-Chip 201 kann irgendein Halbleiter-Gerät sein, welches bei hohen Spannungen arbeitet, wie etwa eine Zentral-Verarbeitungs-Einheit (CPU), eine Grafik-Verarbeitungs-Einheit (GPU), ein Anwendungs-Prozessor oder ein anderes logisches Gerät, oder irgendein IC-Chip, welcher während eines Betriebs genügend Wärme erzeugt, um nachteilig die Performance von Niedrig-Leistungs-Chip 202 oder passiven Geräten zu berühren, welche in dem IC-System 200 lokalisiert sind. Ein „Hoch-Leistungs-Chip”, wie hierin definiert ist, ist irgendein IC-Chip, welcher zumindest 10 W an Wärme oder mehr während eines normalen Betriebs erzeugt. Hoch-Leistungs-Chip 201 ist auf einer Oberfläche der Zwischen-Struktur 204, wie etwa die zweite Oberfläche 206b, montiert und ist elektrisch mit der zweiten Oberfläche 206b der Zwischen-Struktur 204 durch elektrische Verbindungen 207 verbunden. Die elektrischen Verbindungen 207 zwischen Hoch-Leistungs-Chip 201 und der Zwischen-Struktur 204 können unter Benutzung irgendeiner technisch durchführbaren Herangehensweise, welche in der Technik bekannt ist, hergestellt werden einschließlich aber nicht begrenzt auf ein Anbringen von Löt-Höckern (solder bumps) 208, welche auf einer Seite 203a des Hoch-Leistungs-Chips 201 angeordnet sind, um Felder (pads) (nicht gezeigt), welche auf der zweiten Oberfläche 206b der Zwischen-Struktur 204 gebildet sind, zu binden bzw. zu verbinden. Die Löt-Höcker 208 können Kupfer oder ein anderes leitfähiges Material, wie etwa Aluminium, Gold, Silber oder Legierungen von zwei oder mehr Elementen aufweisen. Alternativ können solche elektrischen Verbindungen dadurch hergestellt werden, dass mechanisch ein Stift-Gitter-Feld (pin-grid array) (PGA) auf dem Hoch-Leistungs-Chip 201 in Durchgangs-Löcher, welche in der Zwischen-Struktur 204 gebildet sind, gedrückt bzw. gepresst wird. Wenn gewünscht, kann die Zuverlässigkeit von Löt-Höckern 208 dadurch verbessert werden, dass die Löt-Höcker 208 mit einem Einkapselungs-Material 210 geschützt werden. Das Einkapselungs-Material 210 kann ein Harz sein, wie etwa ein Epoxid-Harz, wie Acryl-Harz, Silikon-Harz, Polyurethan-Harz, Polyamid-Harz, Polyimid-Harz, etc.
  • Die Seite 203a des Hoch-Leistungs-Chips 201 ist gegen die Zwischen-Struktur 204 montiert und die entgegen gesetzte bzw. gegenüberliegende Seite 203b des Hochleistungs-Chips 201, welche weg von der Zwischen-Struktur 204 gerichtet ist bzw. schaut, ist als eine Wärme-Senke oder einen anderen Kühl-Mechanismus, welcher daran anzubringen ist, verfügbar. In der in 2A illustrierten Ausführungsform ist die Seite 203b des Hoch-Leistungs-Chips 201 thermisch mit einer Wärme-Senke 212 gekoppelt, um die thermische Transmittanz von IC-System 200 zu erhöhen.
  • Niedrig-Leistungs-Chip 202 kann irgendein Halbleiter-Gerät sein, welches bei einer Spannung arbeitet, welche relativ geringer ist als die des Hoch-Leistungs-Chips 201. Niedrig-Leistungs-Chips 202 können passive Geräte sein, welche in dem IC-System 200 lokalisiert sind, ein Speicher-Gerät wie etwa RAM, Flash-Speicher, etc., ein I/O-Chip, oder irgendein anderer Chip, welcher nicht genügend Wärme während eines Betriebs erzeugt, um nachteilig die Performance von angrenzenden IC-Chips oder -Geräten zu berühren. Ein „Niedrig-Leistungs-Chip”, wie hierin definiert ist, ist irgendein IC-Chip, welcher Wärme in einer Größenordnung von ungefähr 1 W erzeugt, d. h. nicht mehr als ungefähr 5 W, während eines normalen Betriebs. Niedrig-Leistungs-Chip 202 ist auf einer Oberfläche der Zwischen-Struktur 204 montiert, wie etwa die erste Oberfläche 206a, und zwar mittels seiner Rück-Oberfläche 216b, und ist elektrisch mit elektrischen Verbindungen auf der ersten Oberfläche 206a der Zwischen-Schicht 204 unter Benutzung irgendeines technisch durchführbaren bzw. machbaren Zugangs-Weise, welche in der Technik bekannt ist, verbunden, welche in der Lage ist, einen elektrischen Kontakt zwischen der Zwischen-Struktur und dem Niedrig-Leistungs-Chip 202 zu etablieren. 2B ist eine vergrößerte fragmentarische Schnittansicht, welche eine Ausführungsform der elektrischen Verbindungen zwischen der Zwischen-Struktur 204 und den Niedrig-Leistungs-Chips 202 unter Benutzung von Mikro-Höckern 218 zeigt. Die Mikro-Höcker (microbumps) 218 können mittels eines Einkapselungs-Materials 220 eingekapselt sein, um eine Zuverlässigkeit der Mikro-Höcker 218 zu erhöhen. Alternativ oder zusätzlich kann die Zuverlässigkeit der Mikro-Höcker 218 mittels eines Einkapselungs-Materials 224 erhöht werden, welches die gesamten Niedrig-Leistungs-Chips 202 vor irgendeiner relativen Bewegung mit der Zwischen-Struktur 204 und einem Paketierungs-Substrat 214 aufgrund verschiedener thermischer Ausdehnungs-Koeffizienten zwischen dem Hoch-Leistungs-Chip 201, der Zwischen-Struktur 204 und den Niedrig-Leistungs-Chips 202 schützt und verhindert. In einigen Fällen, in denen das Einkapselungs-Material 224 benutzt wird, kann das Einkapselungs-Material 220 ausgelassen werden.
  • Eine andere Seite von Niedrig-Leistungs-Chip 212, d. h. eine Vorder-Oberfläche 216a, kann an das Paketierungs-Substrat 214 mittels irgendeiner technisch durchführbaren Zugangs-Weise, welche in der Technik bekannt ist, montiert werden, wie etwa Löt-Höcker oder ein leitfähiges Anbringungs-Material. In einer in 2A gezeigten Ausführungsform ist ein Die-Anbringungs-Material 215 benutzt. Das Die-Anbringungs-Material 215 kann jedoch ausgelassen werden, solange wie die Niedrig-Leistungs-Chips 202 elektrisch mit dem Paketierungs-Substrat 214 verbunden bleiben. Zum Beispiel können die Niedrig-Leistungs-Chips 202 elektrisch mit dem Paketierungs-Substrat 214 durch Löt-Höcker 226 verbunden sein, welche zwischen der Zwischen-Struktur 204 und dem Paketierungs-Substrat 214 bei einem Bereich platziert sind, welcher der Stelle des Hoch-Leistungs-Chips 201 entspricht. In solch einem Fall können die Löt-Höcker 226 zwischen die Zwischen-Struktur 204 und das Paketierungs-Substrat 214 in einem mittleren Bereich unter der Mitte des Hoch-Leistungs-Chips 201 platziert sein. Die Löt-Höcker 226 sind bereitgestellt, um die Zwischen-Struktur 204 (und somit die Niedrig-Leistungs-Chips 202) an dem Paketierungs-Substrat 214 zu montieren. Die Löt-Höcker 226 sind konfiguriert, um direkte Lieferung von Energie und/oder Erde-Signalen von einer Energie-Quelle (nicht gezeigt) durch leitfähige Linien bzw. Leitungen 242 an den Hoch-Leistungs-Chip 201 bereitzustellen, ohne Widerstands-Verluste zu erleiden, welche mit den Niedrig-Leistungs-Chips 202 assoziiert sind. Die Löt-Höcker 226 können Mikro-Höcker oder größere Höcker benutzen, wie etwa C4-Höcker, um eine effektive elektrische Verbindung zwischen dem Hoch-Leistungs-Chip 201 und dem Paketierungs-Substrat 214 bereitzustellen. Daher sind der Hoch-Leistungs-Chip 201, die Zwischen-Struktur 204, die Niedrig-Leistungs-Chips 202 und das Paketierungs-Substrat 214 in einer gestapelten Konfiguration miteinander elektrisch verbunden. In einem in 2A gezeigten Aspekt kann das Paketierungs-Substrat 214 eine kontinuierliche Länge „L” haben, welche ausreichend ist, um alle Niedrig-Leistungs-Chips 202 ohne das Einkapselungs-Material 224 zu unterstützen und einzukapseln, um zu verhindern, dass das Paketierungs-Substrat 214 während des Einkapselungs-Prozesses oder während nachfolgender thermischer Zyklen verbogen bzw. verbeult wird (bowing).
  • Das Paketierungs-Substrat 214 ist elektrisch mit der PCB 290 durch leitfähige Linien bzw. Bahnen (lines) 221 und Paketierungs-Leitungen (leads) 222 verbunden. Paketierungs-Leitungen 222 stellen elektrische Verbindungen zwischen IC-System 200 und der PCB 290 bereit und können irgendeine technisch herstellbare bzw. machbare Chip-Paket-elektrische-Verbindung sein, welche in der Technik bekannt ist, einschließlich eines Ball-Gitter-Feldes (BGA), eines Stift-Gitter-Feldes (PGA) und dergleichen. Während es nicht hierin gezeigt ist, ist auch betrachtet, dass das Paketierungs-Substrat 214 ein Laminat-Substrat sein kann, welches einen Stapel von isolierenden Schichten aufweist. Zusätzlich können die leitfähigen Bahnen 221, welche innerhalb des Paketierungs-Substrats 214 eingebettet sind, eine Mehrzahl von horizontal orientierten Drähten oder vertikal orientierten Vias umfassen, welche innerhalb des Paketierungs-Substrats 214 verlaufen, um Energie-, Erde- und/oder Eingabe-/Ausgabe-(I/O)-Signal-Zwischen-Verbindungen zwischen den Hoch- und Niedrig-Leistungs-Chips 201, 202 und der PCB 290 bereitzustellen. Der Ausdruck „horizontal”, welcher hierin benutzt wird, ist als eine Ebene parallel zu der Ebene oder Oberfläche der integrierten Schaltung unabhängig von ihrer Orientierung definiert. Auch bezieht sich der Ausdruck „vertikal” auf eine Richtung senkrecht zu der horizontalen, wie hierin definiert ist. Paketierungs-Substrat 214 stellt daher IC-System 200 mit struktureller Festigkeit sowie mit einer elektrischen Schnittstelle zum Leiten von Eingabe- und Ausgabe-Signalen und Energie zwischen Hoch-Leistungs-Chip 201, Niedrig-Leistungs-Chip 202 und integrierter Schaltungs-Platine 290 bereit.
  • Es gibt eine Anzahl von geeigneten Materialien, welche in der Technik weit bekannt sind, zum Herstellen von Laminat-Paketierungs-Substraten, welche in Ausführungsformen der Erfindung benutzt werden, welche die erforderliche mechanische Stärke, elektrischen Eigenschaften und wünschenswerte niedrige thermische Leitfähigkeit besitzen. Solche Materialien können umfassen aber sind nicht darauf begrenzt, FR-2 und FR-4, welche traditionelle Epoxid-basierte Laminate sind, und das Harz-basierte Bismaleimid-Triazin (BT) von Mitsubishi Gas und Chemical. FR-2 ist ein synthetisches Harz-gebundenes Papier, welches eine thermische Leitfähigkeit in dem Bereich von ungefähr 0,2 W/(K – m) hat. FR-4 ist ein gewebtes Faser-Glas-Tuch mit einem Epoxidharz-Binder, welcher eine thermische Leitfähigkeit in dem Bereich von ungefähr 0,35 W/(K – m) hat. BT/Epoxid-Laminat-Paketierungs-Substrate haben auch eine thermische Leitfähigkeit in dem Bereich von ungefähr 0,35 W/(K – m). Andere geeignete rigide, elektrisch isolierende und thermisch isolierende Materialien, die eine thermische Leitfähigkeit von weniger als ungefähr 0,5 W/(K – m) haben, können auch benutzt werden und fallen noch in den Geltungsbereich der Erfindung.
  • 3A ist eine schematische Ansicht von oben eines integrierte-Schaltung-(IC)-Systems 300, welche eine beispielhafte Positions-Beziehung einer Zwischen-Schicht im Hinblick auf Hoch-Leistungs- und Niedrig-Leistungs-Chips gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. 3B ist eine Querschnittsansicht, welche entlang der Linie A-A von 3A genommen ist. In diesen Ausführungsformen ist ein Hoch-Leistungs-Chip 301 auf einer ersten Oberfläche 310 einer Zwischen-Schicht bzw. Zwischen-Struktur 304 montiert, während Niedrig-Leistungs-Chips 302 (welche mittels der gestrichelten Linien in 3A angezeigt sind) auf einer zweiten Oberfläche 312 der Zwischen-Struktur 304 montiert sind. Die erste Oberfläche 310 und die zweite Oberfläche 312 sind gegenüber und im Wesentlichen parallel zueinander. Der Hoch-Leistungs-Chip 301, die Niedrig-Leistungs-Chips 302 und die Zwischen-Struktur 204 können diejenigen Hoch-Leistungs- und Niedrig-Leistungs-Chips 201, 202 und die Zwischen-Struktur 204 sein, welche mit Bezug auf 2A oben diskutiert sind. Ähnlich können der Hoch-Leistungs-Chip 301 und die Niedrig-Leistungs-Chips 202 jeweils auf der ersten bzw. der zweiten Oberfläche 310, 312 der Zwischen-Struktur 304 unter Benutzung irgendeiner technisch machbaren Zugangsweise, welche in der Technik bekannt ist, montiert sein, wie oben diskutiert ist, wie etwa Löt-Höcker 306, 308. Der Hoch-Leistungs-Chip 301 und Niedrig-Leistungs-Chips 302 sind derart positioniert, dass Niedrig-Leistungs-Chip 302 teilweise die Hoch-Leistungs-Chips 301 überlappen bzw. überlappt sind. Insbesondere sind die Niedrig-Leistungs-Chips 302 in einer Seite-an-Seite-Konfiguration positioniert und jeder der Niedrig-Leistungs-Chips 202 ist von der Mitte des Hoch-Leistungs-Chips 301 versetzt („von-Mitte-versetzt”-Anordnung) und überlappt eine Kante 314 des Hoch-Leistungs-Chips 301, wenn von einer oberen Ansicht aus betrachtet, oder in eine Betrachtungs-Achse „M” normal zu der ersten Oberfläche 310 der Zwischen-Struktur 304. In einer Ausführungsform können Eingabe/Ausgabe-(I/O)-Anschlüsse 303 von jedem der Niedrig-Leistungs-Chips 302 in einer Reihe ausgerichtet sein oder können in einer Mehrzahl von Reihen mit der Kante 314 von Hoch-Leistungs-Chip 301 ausgerichtet sein. Während nur vier I/O-Anschlüsse 303 gezeigt sind, wird es betrachtet, dass die Anzahl von I/O-Anschlüssen 303 variieren kann, um die Daten-Übertragungs-Geschwindigkeit zu verbessern.
  • Da jeder der Niedrig-Leistungs-Chips 302 benachbart bzw. nächst zu dem Hoch-Leistungs-Chip 301 angeordnet ist und nur mittels der Zwischen-Struktur 304 separiert ist, ist die Pfad-Länge von Zwischen-Verbindungen (d. h. TSVs 305) zwischen Niedrig-Leistungs-Chips 302 und dem Hoch-Leistungs-Chip 301 sehr kurz. Dieser gekürzte Zwischen-Verbindungs-Abstand in Kombination mit der „von-Mitte-versetzt”-Anordnung von Niedrig-Leistungs-Chips 302 erlaubt schnellere, direkte Zuführung von Energie- und/oder Erde-Signalen von einer Energie-Quelle (nicht gezeigt) zu dem Hoch-Leistungs-Chip 301, ohne Widerstands-Verluste zu erleiden, welche mit den Niedrig-Leistungs-Chips 320 assoziiert ist, um dadurch die Energie-Anforderungen von Hoch-Strom-Geräten zu erfüllen. Um eine solche direkte Energie-Lieferung bereitzustellen, können eine oder mehrere elektrische Zwischen-Verbindungen (nicht gezeigt), welche in irgendeiner geeigneten Form sein können, benutzt werden, um Energie- und/oder Erde-Signale direkt von einer PCB an den Hoch-Leistungs-Chip 301 durch die Zwischen-Struktur 305 bereitzustellen. Zum Beispiel können elektrische Zwischen-Verbindungen, wie etwa leitfähige Bahnen 242, welche in 2A gezeigt sind, eine direkte Zuführung von Energie von PCB 290 an den Hoch-Leistungs-Chip 201 durch ein Paketierungs-Substrat an Löt-Höcker 226 bereitstellen, welche in elektrischer Kommunikation mit einer oder mehreren TSVs sind, welche durch die Zwischen-Schicht hindurch verlaufen.
  • 4A ist eine schematische Ansicht von oben eines integrierte-Schaltung-(IC)-Systems 400, welche eine beispielhafte Positions-Beziehung einer Zwischen-Struktur mit Bezug bzw. im Hinblick auf Hoch-Leistungs- und Niedrig-Leistungs-Chips gemäß einer Ausführungsform der Erfindung zeigt. 4B ist eine Querschnittsansicht, welche entlang der Linie B-B von 4A genommen ist. In dieser Ausführungsform umfasst das IC-System 400 im Allgemeinen eine Zwischen-Struktur 404, zwei Hoch-Leistungs-Chips 401a, 401b, welche auf einer ersten Oberfläche 410 der Zwischen-Struktur 404 montiert sind, und eine Mehrzahl von Niedrig-Leistungs-Chips (wie etwa acht Niedrig-Leistungs-Chips 402a–402h), welche auf einer zweiten Oberfläche 412 der Zwischen-Schicht montiert sind. Die erste Oberfläche 410 und die zweite Oberfläche 412 sind gegenüber bzw. entgegengesetzt und im Wesentlichen parallel zueinander. Ähnlich können die Hoch-Leistungs-Chips 401a, 401b, die Niedrig-Leistungs-Chips 402a–h und die Zwischen-Schicht 404 diejenigen Hoch-Leistungs- und Niedrig-Leistungs-Chips 201, 202 und die Zwischen-Schicht 204 sein, welche wie oben mit Bezug auf 2A diskutiert sind, und können elektrisch und/oder mechanisch miteinander unter Benutzung einer geeigneten Weise verbunden sein, wie etwa TSVs 405 und Löt-Höcker 406, 408. Die Hoch-Leistungs-Chips 401a, 401b und die Niedrig-Leistungs-Chips 402a–h sind derart positioniert, dass jeder der Niedrig-Leistungs-Chips 402a–h teilweise die Hoch-Leistungs-Chips 401a oder 401b überlappt sind bzw. überlappen.
  • Ähnlich zu der oben diskutierten Anordnung und den Vorteilen sind Niedrig-Leistungs-Chips 402a–h in einer Seite-an-Seite-Konfiguration positioniert und jeder der Niedrig-Leistungs-Chips 402a–h, z. B. Niedrig-Leistungs-Chips 402a, 402b, 402c und 402d ist von einer Mitte von jedem Hoch-Leistungs-Chip versetzt, z. B. Hoch-Leistungs-Chip 401a, und überlappt eine Kante 414 von Hoch-Leistungs-Chip 401a, wenn von einer oberen Ansicht betrachtet oder in einer Betrachtungs-Achse „N” normal zu der ersten Oberfläche 410 der Zwischen-Struktur 404. In einigen Ausführungsformen können Niedrig-Leistungs-Chips 402a–d und die Niedrig-Leistungs-Chips 402e–h zur Benutzung mit Hoch-Leistungs-Chip 401a bzw. Hoch-Leistungs-Chip 401b konfiguriert sein. Wenn es gewünscht ist, kann das IC-System 400 zusätzliche Niedrig-Leistungs- und Hoch-Leistungs-Chips umfassen. Es ist auch betrachtet, dass die in 3A–3B und 4A–4B illustrierten Anordnungen abhängig von dem Anwendungs-/Chip-Design variieren können und für das IC-System 200, wie es oben mit Bezug auf 2A, diskutiert ist, anwendbar sind, oder auf IC-Systeme 600 und 700, wie unten diskutiert wird.
  • 5 illustriert eine exemplarische Prozess-Sequenz 500, welche benutzt ist, ein integrierte-Schaltung-System zu bilden, wie etwa IC-System 200 von 2A, gemäß einer Ausführungsform der Erfindung. 6A–6F illustrieren schematische Querschnittsansichten einer Zwischen-Struktur 604 bei verschiedenen Stufen der in 5 gezeigten Prozess-Sequenz. Es sollte bemerkt werden, dass die Anzahl und die Sequenz von Schritten, welche in 5 illustriert sind, nicht beabsichtigt sind, den Geltungsbereich der Erfindung, welche hierin beschrieben ist, zu begrenzen, da ein oder mehrere Schritte hinzufügt, entfernt und/oder umgeordnet werden können, ohne von dem grundsätzlichen Geltungsbereich der Erfindung abzuweichen.
  • Die Prozess-Sequenz 500 startet bei Schritt 502, wo ein Zwischen-Struktur-Substrat 604 bereitgestellt ist, wie in 6A gezeigt ist. Die Zwischen-Struktur 604 kann ein Volumen-Silizium-beinhaltendes (bulk silicon-containing) Substrat sein, welches durch-Silizium-Vias (TSVs) 605 hat, welche durch das Silizium-beinhaltende Substrat hindurch verlaufen. In verschiedenen Ausführungsformen können TSVs 605 mit einem Durchmesser von ungefähr 10 μm bis ungefähr 20 μm gebildet sein und vollständig mit einem leitfähigen Material, wie etwa Kupfer gefüllt sein. TSVs 605 dienen typischerweise als Energie-, Erde- bzw. Masse- und Signal-Zwischen-Verbindungen durch die Zwischen-Struktur-Dicke hindurch und können unter Benutzung irgendeiner existierenden Silizium-verarbeitenden Technik in der Technik hergestellt werden. Die Zwischen-Struktur 604 kann eine Dicke von weniger als ungefähr 1200 μm z. B. haben, z. B. ungefähr 800 μm in Dicke. Die Zwischen-Struktur 604 hat ein Feld von Höcker-Kontakten 618, wie etwa Mikro-Höcker oder C4-Höcker, welche auf einer Oberfläche 606a der Zwischen-Struktur 604 gebildet sind, und jeder der Löt-Höcker 618 ist mit TSVs 605 verbunden. Abstand „P1” von TSVs 605 kann größer sein als ungefähr 50 μm, obwohl in einem praktischen Design Abstand „P1” abhängig von der Anwendung größer oder kleiner sein kann.
  • In Schritt 504 werden ein oder mehrere Niedrig-Leistungs-Chips 602, wie etwa Niedrig-Leistungs-Chips 202, welche oben mit Bezug auf 2A diskutiert sind, mit der Stirnseite nach unten auf der Oberfläche 606a der Zwischen-Struktur 604 in einer Flip-Chip-Weise montiert, wie in 6A gezeigt ist. Der Ausdruck „Stirnseite” bezeichnet die Seite der Niedrig-Leistungs-Chips 602, welche mit Halbleiter-Prozessierung behandelt ist, derart, dass Schaltung auf dieser Stirnseite der Niedrig-Leistungs-Chips 602 hergestellt ist. Niedrig-Leistungs-Chips 202 sind auf die Oberfläche 606a der Zwischen-Struktur 604 platziert und die Höcker-Kontakte 618 werden aufgeheizt und wieder verflüssigt (reflowed), um Löt-Verbindungen zu bilden. Diese Löt-Verbindungen sind in einer Ausrichtung mit TSVs 605 und sind konfiguriert, eine elektrische und mechanische Verbindung zwischen Niedrig-Leistungs-Chip 602 und der Zwischen-Struktur 604 bereitzustellen. Nachdem Niedrig-Leistungs-Chips 602 auf Höcker-Kontakten 618 montiert sind, werden Niedrig-Leistungs-Chips 602, Höcker-Kontakte 618 und Oberfläche 606a der Zwischen-Struktur 604 in einem Einkapselungs-Material 620 unter Benutzung eines Unterfüll-Prozesses eingekapselt. Das Einkapselungs-Material 620 koppelt Niedrig-Leistungs-Chips 602 strukturell an das Paketierungs-Substrat (z. B. Paketierungs-Substrat 214) und verhindert oder begrenzt differentielle Bewegung von Niedrig-Leistungs-Chips 602 und dem Paketierungs-Substrat während thermischer Zyklen bzw. während thermischer Zyklierung. Die hohe Steifheit des Einkapselungs-Materials ermöglicht auch, dass das Einkapselungs-Material die thermischen Beanspruchungen aufnimmt, welche anderenfalls auf den Löt-Verbindungen agieren würden. Somit vermindert das Einkapselungs-Material 620 ein Brechen in den Höcker-Kontakten 620 und verlängert das Leben der Löt-Verbindungen zwischen Niedrig-Leistungs-Chips 602 und dem Paketierungs-Substrat. Das Einkapselungs-Material 620 kann irgendein geeignetes Material sein, wie etwa ein flüssiges Epoxid, deformierbares Gel, Silizium-Gummi oder dergleichen, welches ausgeheilt oder ausgehärtet werden kann, um zu härten. Zusätzlich oder alternativ können die Niedrig-Leistungs-Chips 602 und ein Teil von Oberfläche 606a der Zwischen-Struktur 604 mittels eines Einkapselungs-Materials in einer ähnlichen Weise, wie in 2B gezeigt ist, eingekapselt werden, ohne die gesamte Oberfläche 606a einkapseln zu müssen.
  • In noch einer alternativen Ausführungsform, welche in 6B gezeigt ist, kann die Oberfläche 606a der Zwischen-Struktur 604 mit Höcker-Kontakten bereitgestellt sein, einschließlich eines Feldes von Mikro-Höckern 680 und eines Feldes von C4-Höckern 682. C4-Höcker 682 können mit übereinstimmenden (matching) leitfähigen Feldern 684 registriert bzw. eingeschrieben sein, welche auf der Oberfläche 606a der Zwischen-Struktur 604 strukturiert sind und dann werden die C4-Höcker 682 wieder verflüssigt bzw. aufgeschmolzen (reflowed), um Lot-Verbindungen zu bilden. C4-Höcker 682 können angrenzend zu oder um Niedrig-Leistungs-Chips 602 herum positioniert werden. Ähnlich werden, nachdem Niedrig-Leistungs-Chips 602 auf Mikro-Höckern 680, Mikro-Höckern 680, C4-Höckern 682 montiert sind, Niedrig-Leistungs-Chips 602 zwischen den C4-Höckern und Oberfläche 606a der Zwischen-Struktur 604 in einem Einkapselungs-Material 686 eingekapselt, wie etwa Epoxid- oder Polymer-Material, unter Benutzung eines Unterfüll-Prozesses. Der obere Teil 687 von C4-Höckern 682 kann durch das Einkapselungs-Material 686 (hindurch) exponiert werden, um Löten der Zwischen-Struktur 604 auf ein Träger-Substrat zu erleichtern, welches in einem nachfolgenden Verdünnungs-(thinning)-Prozess verwendet wird. Das Einkapselungs-Material 686 koppelt strukturell Niedrig-Leistungs-Chips an das Paketierungs-Substrat (z. B. Paketierungs-Substrat 214) und verhindert oder begrenzt differentielle Bewegung von Niedrig-Leistungs-Chips 602 und dem nachfolgend angebrachten Paketierungs-Substrats während thermischer Zyklierung. Das Einkapselungs-Material 686 vermindert auch die Müdigkeits-Beschädigung auf den C4-Höckern 682 und/oder Mikro-Höckern 680 und verlängert das Leben der Löt-Verbindungen zwischen Niedrig-Leistungs-Chips 602 und dem Paketierungs-Substrat.
  • In Schritt 506 wird die Zwischen-Struktur, wie etwa in 6A gezeigte Zwischen-Struktur 604 oder in 6B gezeigte Zwischen-Struktur 6704, umgedreht (flipped over) und an ein erstes Träger-Substrat 624 in einer „Stirnseite nach unten”-Weise mittels eines Klebemittels 625 angebracht oder mittels eines Klebemittels entlang oder zusammen mit C4-Höckern 682, wenn die in 6B gezeigte Zwischen-Struktur 604 benutzt würde. Das erste Träger-Substrat 624 stellt zeitweise mechanische und strukturelle Unterstützung während eines nachfolgenden Verdünnungs-Prozesses und Nach-Verarbeitungs-Schritten nach dem Verdünnen bzw. Dünnmachen bereit. Das erste Träger-Substrat 624 kann z. B. Glas, Silizium, steife Polymere und dergleichen umfassen. Das Klebemittel 625 kann irgendein zeitweises Klebemittel sein, welches in der Technik bekannt ist, welches in der Lage ist, das erste Träger-Substrat 624 in einer Weise zu sichern, welche geeignet ist, nachfolgende Verarbeitung zu ermöglichen. Das Klebemittel 625 sollte eine adäquate Stärke bzw. Festigkeit, thermische Stabilität, chemische Widerstands-Fähigkeit, leichtes Entbinden (debonding) und Reinigen bereitstellen. Nach Anbringen der Zwischen-Struktur 604 an das erste Träger-Substrat 624 wird ein Verdünnungs-Prozess auf einer Rückseite 626 der Zwischen-Struktur 604 durchgeführt, d. h. der Seite, welche von dem Niedrig-Leistungs-Chips weg oder fort weist, um eine gewünschte Dicke der Zwischen-Struktur 604 zu erreichen, wobei TSV-Spitzen 603 exponiert sind. Der Verdünnungs-Prozess kann unter Benutzung irgendeiner geeigneten Technik in der Technik durchgeführt werden, wie etwa ein Ätz-Prozess und/oder ein Planarisierungs-Prozess. In einer Ausführungsform kann die Zwischen-Struktur 604 eine Dicke „T” von ungefähr 50 μm bis ungefähr 100 μm nach dem Verdünnen haben. 6C illustriert den resultierenden Zustand der Zwischen-Struktur 604 (von 6B), welche an das erste Träger-Substrat 624 angebracht ist, nach Zurücksetzen bzw. Aussparen (recessing) der Rückseite der Zwischen-Struktur 604.
  • In Schritt 508 werden nach dem Verdünnen der Zwischen-Struktur 604 ein oder mehrere Hoch-Leistungs-Chips 601 auf der Rückseite 626 der Zwischen-Struktur 602 montiert, wie in 6D gezeigt ist. Hoch-Leistungs-Chips 601 können irgendeine geeignete Schaltung für eine bestimmte Anwendung umfassen. Zum Beispiel können Hoch-Leistungs-Chips 601 irgendwelche derjenigen Hoch-Leistungs-Chips 201 sein, welche oben mit Bezug auf 2A diskutiert sind. In der in 6D gezeigten Ausführungsform ist ein Hoch-Leistungs-Chip 601 gezeigt. Hoch-Leistungs-Chips 601 sind elektrisch mit der Zwischen-Struktur 604 in einer Flip-Chip-Konfiguration derart gekoppelt, dass Kontakt-Felder (nicht gezeigt) auf den Hoch-Leistungs-Chips 601 der Rückseite 626 der Zwischen-Struktur 604 gegenüber stehen bzw. diese ansehen. Die Kontakt-Felder der Hoch-Leistungs-Chips 601 sind elektrisch mit der Zwischen-Struktur 604 über Höcker-Kontakte 688 verbunden, welche auf den Hoch-Leistungs-Chips 601 gebildet sind, und sind mit TSVs 605 ausgerichtet. Höcker-Kontakte 688 können irgendein geeignetes leitfähiges Mittel sein, wie etwa C4-Höcker.
  • In Schritt 510 werden Hoch-Leistungs-Chips 601, Höcker-Kontakte 688 und Teile von Rückseite 626 von der dünn gemachten Zwischen-Struktur 604 in einem Einkapselungs-Material 690 unter Benutzung eines Unterfüll-Prozesses eingekapselt, wie in 6D gezeigt ist. Die hohe Steifigkeit des Einkapselungs-Materials 690 ermöglicht, dass das Einkapselungs-Material die thermischen Beanspruchungen aufnimmt, welche anderenfalls auf den Höcker-Kontakten 688 agieren würden, vermindert dadurch ein Brechen in den Höcker-Kontakten 688 und verlängert das Leben der Löt-Verbindungen zwischen Hoch-Leistungs-Chips 601 und der Zwischen-Struktur 604. Das Einkapselungs-Material 690 kann irgendein geeignetes Material sein, wie etwa Flüssig-Epoxid, deformierbares Gel, Silizium-Gummi oder dergleichen, welches ausgeheilt werden kann, um zu härten. Zusätzlich oder alternativ können Hoch-Leistungs-Chip 601, Höcker-Kontakte 688 und ein Teil von Rückseite 626 der dünn gemachten Zwischen-Struktur 604 mittels Einkapselungs-Materials in einer ähnlichen Weise wie in 2B gezeigt ist eingekapselt werden, ohne dass die gesamte Rückseite 226 eingekapselt werden muss.
  • In Schritt 512 wird, nachdem Hoch-Leistungs-Chip 601 auf der Zwischen-Struktur 604 montiert ist und eingekapselt ist, die Zwischen-Struktur 604, welche Hoch-Leistungs-Chip 601 und Niedrig-Leistungs-Chips 602 trägt (d. h. das halbvollendete Gerät 693), auf oder an ein zweites Träger-Substrat 692 mittels ihrer vorderen Seite 694 unter Benutzung eines zeitweisen Klebemittels, welches in der Technik bekannt ist, wie oben beschrieben ist, angebracht, wie in 6E gezeigt ist. Die Vorderseite des halb vollendeten Geräts 693 ist die Seite mit dem Hoch-Leistungs-Chip 601 eingekapselt. Das zweite Träger-Substrat 692 kann dasselbe Material wie das erste Träger-Substrat 624 benutzen, um eine adäquate mechanische Festigkeit und thermische Stabilität bereitzustellen, was ein nachfolgendes Verarbeiten des halb vollendeten Geräts 693 ermöglicht, wie etwa Hochheben, Transferieren und Anbringen des halb vollendeten Geräts 693 an ein Paketierungs-Substrat.
  • In Schritt 514 wird, nachdem das zweite Träger-Substrat 692 an die Zwischen-Struktur 604 angebracht worden ist, das erste Träger-Substrat 624 von einer Rückseite 691 des halb vollendeten Geräts 693 dadurch abgelöst, dass das zeitweise bzw. temporäre Klebemittel zwischen dem ersten Träger-Substrat 624 und dem halb vollendeten Gerät 693 entbunden wird (debonding). Ein Entbinden kann irgendeine chemische oder thermische Entbindungs-Technik umfassen, welche in der Technik bekannt ist. 6E zeigt einen Zustand, in welchem das erste Träger-Substrat entfernt worden ist.
  • In Schritt 516 wird nachfolgend auf ein Entbinden des ersten Träger-Substrats 624 das halb vollendete Gerät 693 angehoben und transferiert, mit der Unterstützung des zweiten Träger-Substrats 692, um an ein Paketierungs-Substrat 614 mittels seiner Rückseite 691 durch C4-Höcker 682 anzubringen. C4-Höcker 682 werden erneut aufgeheizt oder erneut geschmolzen, um metallurgisch und elektrisch das halb vollendete Gerät 693 an das Paketierungs-Substrat 614 zu binden. Das Paketierungs-Substrat 214 ist daher in elektrischer Kommunikation mit Hoch-Leistungs-Chip 601 und Niedrig-Leistungs-Chips 602 durch die elektrischen Verbindungen, wie etwa Höcker-Kontakte 688, TSVs 605, Mikro-Höcker 680 und C4-Höcker 682. Das Paketierungs-Substrat 614 kann das Paketierungs-Substrat 214 sein, welches oben mit Bezug auf 2A diskutiert ist. Danach wird das zweite Träger-Substrat 692 von der Vorderseite 694 des halb vollendeten Geräts 693 abgelöst, wie in 6F gezeigt ist.
  • In Schritt 518 wird das Paketierungs-Substrat 614 an eine PCB 690 durch Paketierungs-Leitungen 622 angebracht, wie in 6F gezeigt ist. Paketierungs-Leitungen 622 können irgendeine technisch machbare Chip-Paket-elektrische-Verbindung, welche in der Technik bekannt ist, sein, wie etwa Löt-Höcker oder PGA, um eine elektrische Kommunikation zwischen Hoch-Leistungs- und Niedrig-Leistungs-Chips 601, 602 und der PCB 690 zu ermöglichen. Daher ist ein paketiertes IC-System 600 bereitgestellt. Eine Wärme-Senke (nicht gezeigt), wie etwa die in 2A gezeigte Wärme-Senke 212, kann darüber platziert sein und mittels des paketierten IC-Systems unterstützt sein, um die thermische Transmittanz von IC-System zu erhöhen. Es ist betrachtet, dass die Wärme-Senke von irgendeiner gewünschten Form sein kann und aus irgendeinem Material gefertigt sein kann, welches in der Lage ist, Wärme, welche von dem IC-System erzeugt ist, zu leiten und zu dissipieren.
  • 7 illustriert eine schematische Querschnittsansicht eines integrierte-Schaltung-(IC)-Systems 700 gemäß einer anderen Ausführungsform der Erfindung. IC-System 700 ist im Wesentlichen ähnlich in Konfiguration und Betrieb zu IC-System 200 oder IC-System 600, außer, dass das Paketierungs-Substrat 714 des IC-Systems 700 mit einer Kavität oder mit einer zurückgesetzten Öffnung 730 zum Aufnehmen von Niedrig-Leistungs-Chips 702 bereitgestellt ist. Die zurückgesetzte Öffnung 730 kann in einer oberen Oberfläche des Paketierungs-Substrats 714 mittels irgendeines in der Technik bekannten Prozesses gebildet sein, wie etwa ein Nass- oder Trocken-Ätz-Prozess. Die aktive Oberfläche 719 von Niedrig-Leistungs-Chips 702, d. h. die Oberfläche, welche eine Mehrzahl von Elektroden-Feldern hat (nicht gezeigt), kann mit der oberen Oberfläche 713 des Paketierungs-Substrats 714 bündig sein bzw. abschließen oder leicht darüber sein. Das Paketierungs-Substrat 714 mit darin eingebetteten Niedrig-Leistungs-Chips 702 vermindert die Gesamthöhe des Paketierungs-Substrats 714, was ein dünneres Paket-Profil bereitstellt. Die aktive Oberfläche 719 von Niedrig-Leistungs-Chips 702 verbindet elektrisch an elektrische Verbindungen 718, wie etwa Löt-Höcker, welche wiederum elektrisch zu Hoch-Leistungs-Chip 701 mit TSVs 705 verbinden, welche durch eine Zwischen-Struktur 704 laufen, und elektrische Verbindungen 708, wie etwa Löt-Höcker. Die zurückgesetzte Öffnung 730 des Paketierungs-Substrats 714 kann mit einem Gieß- bzw. Guss-Material (molding material) 732 gefüllt sein, um Niedrig-Leistungs-Chips 702 einzukapseln. Ähnlich zu der in 2A oder 6F gezeigten Ausführungsform kann Hoch-Leistungs-Chip 701 in einem Einkapselungs-Material 720 unter Benutzung eines Unterfüll-Prozesses eingekapselt sein. Auch können die Spalten bzw. Ritzen 734 zwischen elektrischen Verbindungen 718 in einem Einkapselungs-Material 720 gefüllt sein oder eingekapselt sein, um zu verhindern, dass Niedrig-Leistungs-Chips 702 irgendeine relative Bewegung mit der Zwischen-Struktur 704 aufgrund von verschiedenen thermischen Ausdehnungs-Koeffizienten zwischen dem Hoch-Leistungs-Chip 701, der Zwischen-Struktur 704 und Niedrig-Leistungs-Chips 702 vollziehen. In verschiedenen Ausführungsformen kann die zurückgesetzte Öffnung 730 eine Dicke „D1” von ungefähr 20 mm bis ungefähr 550 mm und eine Länge „D2” von ungefähr 20 mm bis ungefähr 850 mm haben und das Paketierungs-Substrat 714 kann eine Dicke „D3” von ungefähr 20 mm bis ungefähr 850 mm haben. Es wird betrachtet, dass die Ausdehnung abhängig von der Größe der Chips variieren kann.
  • Zusammenfassend stellen Ausführungsformen der Erfindung verschiedene Vorteile über Apparate des Standes der Technik bereit, wie etwa ein dünneres Paket-Profil aufgrund von Niedrig-Leistungs-Chips, welche innerhalb des Paketierungs-Substrats eingebettet sind. Die Erfindung erlaubt eine Gesamt-Basisfläche-Verminderung der Zwischen-Struktur aufgrund einer Auf-Stapel-Konfiguration von Hoch-Leistungs- und Niedrig-Leistungs-Chips, wie in den Figuren gezeigt ist, im Gegensatz zu einem existierenden IC-Paket, in welchem Hoch-Leistungs-Chip und Niedrig-Leistungs-Chip Seite-an-Seite auf derselben Seite der Zwischen-Struktur positioniert sind. Niedrig-Leistungs-Chips können in einer „von-der-Mitte-versetzt”-Konfiguration angeordnet sein, um eine schnellere, direkte Zuführung von Energie- und/oder Erde-Signalen von einer Energie-Quelle zu Hoch-Leistungs-Chip zu erlauben, ohne Widerstands-Verluste zu erleiden, welche mit Niedrig-Leistungs-Chips assoziiert sind. Kürze Führung bzw. Verbindung von Zwischen-Verbindungen zwischen Hoch-Leistungs- und Niedrig-Leistungs-Chips führen zu einer schnelleren Signal-Ausbreitung und Verminderung im Geräusch, Übersprechen, und anderen Stör-Einflüssen in dem IC-System. Die vorliegende Erfindung minimiert auch Wärme-Transfer von Hoch-Leistungs-Chip zu Niedrig-Leistungs-Chip, da Wärme mittels einer Wärme-Senke, welche an Hoch-Leistungs-Chip anbringt bzw. -haftet, transferiert ist und dissipiert ist. Ferner agiert die Zwischen-Struktur, welche zwischen dem Hoch-Leistungs-Chip und Niedrig-Leistungs-Chips angeordnet ist, als eine thermisch isolierende Schicht, um zu erlauben, dass Niedrig-Leistungs-Chips benachbart bzw. nächst zu Hoch-Leistungs-Chips lokalisiert sind, ohne nachteilig von der Wärme, welche mittels der Hoch-Leistungs-Chips erzeugt ist, affektiert zu sein.
  • Während das Vorangehende auf Ausführungsformen der vorliegenden Erfindung gerichtet ist, können andere und weitere Ausführungsformen der Erfindung entworfen werden, ohne von dem grundsätzlichen Geltungsbereich davon abzuweichen. Der Geltungsbereich der verschiedenen Ausführungsformen ist mittels der Ansprüche bestimmt, welche folgen.

Claims (10)

  1. Integrierte-Schaltung-System, aufweisend: eine Zwischen-Struktur, welche eine Mehrzahl von elektrischen, leitfähigen Vias aufweist, welche durch die Zwischen-Struktur hindurch laufen; einen oder mehrere Hoch-Leistungs-Chips, welche auf einer ersten Oberfläche der Zwischen-Struktur montiert sind, wobei der eine oder die mehreren Hoch-Leistungs-Chips zumindest 10 W von Wärme während eines normalen Betriebs erzeugen; einen oder mehrere Niedrig-Leistungs-Chips, welche auf einer zweiten Oberfläche der Zwischen-Struktur montiert sind, wobei der eine oder die mehreren Niedrig-Leistungs-Chips weniger als 5 W von Wärme während eines normalen Betriebs erzeugen, und wobei die erste Oberfläche und die zweite Oberfläche entgegengesetzt und im Wesentlichen parallel zueinander sind; und ein Einkapselungsmaterial, welches darüber gebildet ist und konfiguriert ist, den einen oder die mehreren Hoch-Leistungs-Chips und den einen oder die mehreren Niedrig-Leistungs-Chips einzukapseln.
  2. System gemäß Anspruch 1, wobei der eine oder die mehreren Niedrig-Leistungs-Chips elektrisch mit dem einen oder den mehreren Hoch-Leistungs-Chips mittels einer Mehrzahl von elektrischen leitfähigen Vias verbunden sind.
  3. System gemäß Anspruch 1, wobei der eine oder die mehreren Niedrig-Leistungs-Chips in einer Seite-an-Seite-Konfiguration positioniert sind.
  4. System gemäß Anspruch 3, wobei jeder des einen oder der mehreren Niedrig-Leistungs-Chips von einer Mitte von jedem des einen oder der mehreren Hoch-Leistungs-Chips versetzt ist.
  5. System gemäß Anspruch 4, wobei jeder des einen oder der mehreren Niedrig-Leistungs-Chips eine Kante des einen oder der mehreren Hoch-Leistungs-Chips überlappt.
  6. System gemäß Anspruch 5, wobei jeder des einen oder der mehreren Niedrig-Leistungs-Chips Eingabe-/Ausgabe-Anschlüsse umfasst, welche in einer Reihe mit einer Kante des einen oder der mehreren Hoch-Leistungs-Chips ausgerichtet sind.
  7. System gemäß Anspruch 1, ferner aufweisend ein Paketierungs-Substrat, welches elektrisch und mechanisch mit dem einen oder den mehreren Niedrig-Leistungs-Chips verbunden ist, wobei das Paketierungs-Substrat eine kontinuierliche Länge hat, welche ausreichend ist, um alle Niedrig-Leistungs-Chips zu unterstützen.
  8. System gemäß Anspruch 7, wobei das Einkapselungsmaterial alle Niedrig-Leistungs-Chips einkapselt, welche zwischen dem Paketierungs-Substrat und der Zwischen-Struktur lokalisiert sind.
  9. System gemäß Anspruch 1, ferner aufweisend ein Paketierungs-Substrat, welches elektrisch und mechanisch mit dem einen oder den mehreren Niedrig-Leistungs-Chips verbunden ist, wobei das Paketierungs-Substrat eine zurückgesetzte Öffnung hat, welche in einer oberen Oberfläche des Paketierungs-Substrats zur Aufnahme der Dicke des einen oder der mehreren Niedrig-Leistungs-Chips gebildet ist.
  10. System gemäß Anspruch 9, wobei der eine oder die mehreren Niedrig-Leistungs-Chips in einem Einkapselungsmaterial innerhalb der zurückgesetzten Öffnung eingekapselt sind.
DE102013207326.7A 2012-04-24 2013-04-23 Hoch-Dichte-3D-Paket Active DE102013207326B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/455,080 US20130277855A1 (en) 2012-04-24 2012-04-24 High density 3d package
US13/455,080 2012-04-24

Publications (2)

Publication Number Publication Date
DE102013207326A1 true DE102013207326A1 (de) 2013-10-24
DE102013207326B4 DE102013207326B4 (de) 2021-04-29

Family

ID=49290382

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013207326.7A Active DE102013207326B4 (de) 2012-04-24 2013-04-23 Hoch-Dichte-3D-Paket

Country Status (4)

Country Link
US (1) US20130277855A1 (de)
CN (1) CN103378017B (de)
DE (1) DE102013207326B4 (de)
TW (1) TWI616990B (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016533646A (ja) 2013-10-16 2016-10-27 インテル・コーポレーション 集積回路パッケージ基板
DE102014202220B3 (de) * 2013-12-03 2015-05-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung eines Deckelsubstrats und gehäustes strahlungsemittierendes Bauelement
US9349709B2 (en) * 2013-12-04 2016-05-24 Infineon Technologies Ag Electronic component with sheet-like redistribution structure
US9275955B2 (en) * 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
WO2015096098A1 (en) * 2013-12-26 2015-07-02 Thomson Licensing Electronic board with anti-cracking performance
US9418965B1 (en) * 2014-10-27 2016-08-16 Altera Corporation Embedded interposer with through-hole vias
US9818727B2 (en) 2015-03-09 2017-11-14 Mediatek Inc. Semiconductor package assembly with passive device
US9559086B2 (en) * 2015-05-29 2017-01-31 Micron Technology, Inc. Semiconductor device with modified current distribution
CN106486458B (zh) 2015-08-31 2019-03-15 台达电子企业管理（上海）有限公司 多功率芯片的功率封装模块及功率芯片单元的制造方法
US10224310B2 (en) 2015-10-29 2019-03-05 Qualcomm Incorporated Hybrid three-dimensional integrated circuit reconfigurable thermal aware and dynamic power gating interconnect architecture
FR3050862A1 (fr) * 2016-05-02 2017-11-03 St Microelectronics Grenoble 2 Dispositif electronique a puces electroniques et dissipateur de la chaleur
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US9978735B2 (en) * 2016-09-28 2018-05-22 Altera Corporation Interconnection of an embedded die
US11417630B2 (en) * 2016-12-29 2022-08-16 Intel Corporation Semiconductor package having passive support wafer
WO2018148444A1 (en) * 2017-02-10 2018-08-16 Behrooz Mehr Grounding techniques for backside-biased semiconductor dice and related devices, systems and methods
US10410969B2 (en) * 2017-02-15 2019-09-10 Mediatek Inc. Semiconductor package assembly
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
KR20180124256A (ko) * 2017-05-11 2018-11-21 에스케이하이닉스 주식회사 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법
US10504816B2 (en) 2017-09-06 2019-12-10 Google Llc Thermoelectric cooler (TEC) for spot cooling of 2.5D/3D IC packages
US11276676B2 (en) * 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
CN111029304B (zh) * 2019-11-22 2021-09-14 中国电子科技集团公司第十三研究所 抗振三维堆叠电路结构及其制备方法
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11581241B2 (en) * 2020-12-29 2023-02-14 Nxp Usa, Inc. Circuit modules with front-side interposer terminals and through-module thermal dissipation structures

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807019A (en) * 1987-04-24 1989-02-21 Unisys Corporation Cavity-up-cavity-down multichip integrated circuit package
JPH0548000A (ja) * 1991-08-13 1993-02-26 Fujitsu Ltd 半導体装置
US5369552A (en) * 1992-07-14 1994-11-29 Ncr Corporation Multi-chip module with multiple compartments
US5642262A (en) * 1995-02-23 1997-06-24 Altera Corporation High-density programmable logic device in a multi-chip module package with improved interconnect scheme
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US5982654A (en) * 1998-07-20 1999-11-09 Micron Technology, Inc. System for connecting semiconductor devices
US6243272B1 (en) * 1999-06-18 2001-06-05 Intel Corporation Method and apparatus for interconnecting multiple devices on a circuit board
JP2001024150A (ja) * 1999-07-06 2001-01-26 Sony Corp 半導体装置
US6255899B1 (en) * 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US7122904B2 (en) * 2002-04-25 2006-10-17 Macronix International Co., Ltd. Semiconductor packaging device and manufacture thereof
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
US7473577B2 (en) * 2006-08-11 2009-01-06 International Business Machines Corporation Integrated chip carrier with compliant interconnect
TWI363414B (en) * 2007-01-29 2012-05-01 Touch Micro System Tech Interposer for connecting a plurality of chips and method for manufacturing the same
US8399983B1 (en) * 2008-12-11 2013-03-19 Xilinx, Inc. Semiconductor assembly with integrated circuit and companion device
US8604603B2 (en) * 2009-02-20 2013-12-10 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers
US8737029B2 (en) * 2009-05-14 2014-05-27 Freescale Semiconductor, Inc. Integrated circuit and integrated circuit package
US8110920B2 (en) * 2009-06-05 2012-02-07 Intel Corporation In-package microelectronic apparatus, and methods of using same
US8378480B2 (en) * 2010-03-04 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy wafers in 3DIC package assemblies

Also Published As

Publication number Publication date
TWI616990B (zh) 2018-03-01
US20130277855A1 (en) 2013-10-24
CN103378017A (zh) 2013-10-30
DE102013207326B4 (de) 2021-04-29
TW201351579A (zh) 2013-12-16
CN103378017B (zh) 2016-04-13

Similar Documents

Publication Publication Date Title
DE102013207326B4 (de) Hoch-Dichte-3D-Paket
US11177217B2 (en) Direct bonded heterogeneous integration packaging structures
US9412678B2 (en) Structure and method for 3D IC package
US10797007B2 (en) Semiconductor structure and manufacturing method thereof
DE102012215438B4 (de) System mit einem High-Power-Chip und einem Low-Power-Chip, das niedrige Verbindungsparasitäten aufweist
JP5327654B2 (ja) インタポーザを備える装置および方法
DE102014108992B4 (de) Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen
US8519543B1 (en) Large sized silicon interposers overcoming the reticle area limitations
JP5639368B2 (ja) スタック式ダイ埋め込み型チップビルドアップのためのシステム及び方法
KR101925427B1 (ko) 적층가능 마이크로전자 패키지 구조
US8716859B2 (en) Enhanced flip chip package
CN104064551B (zh) 一种芯片堆叠封装结构和电子设备
DE102012103784B4 (de) Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls
TW201828370A (zh) 形成堆疊式封裝結構的方法
DE102013018599A1 (de) Verfahren zur Einbettung eines CPU/GPU/LOGIC-Chips in ein Substrat einer Gehäuse-auf-Gehäuse-Struktur
DE102010000269A1 (de) Halbleiter-Bauelement
DE112006002686T5 (de) Integrierte Mikrokanäle für 3D Through-Silicon-Architekturen
DE102013104455A1 (de) PoP-Gerät
DE112012002506T5 (de) Mikroelektronische Vorrichtung, Stapelchippackung und Rechnersystem, das diese enthält, Verfahren zur Herstellung eines Mehrfachkanalkommunikationsweges in dieser und Verfahren zum Ermöglichen einer elektrischen Kommunikation zwischen Komponenten einer Stapelchippackung
DE102013018601A1 (de) Verbesserung des thermischen Verhaltens eines Logikchips in einer Gehäuse-auf-Gehäuse-Struktur
KR101522770B1 (ko) 패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법
KR100885918B1 (ko) 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
DE102013106988B4 (de) Alternatives 3D-Stapelschema für DRAMs über GPUs
DE10394239B4 (de) Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse
TW201431040A (zh) 三維直通矽晶貫孔結構

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: KRAUS & WEISERT PATENTANWAELTE PARTGMBB, DE

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final