CN111029304B - 抗振三维堆叠电路结构及其制备方法 - Google Patents

抗振三维堆叠电路结构及其制备方法 Download PDF

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Abstract

本发明提供了一种抗振三维堆叠电路结构及其制备方法，属于微电子封装领域，包括封装底板、密封罩设于封装底板上表面并与封装底板配合形成容纳腔的金属外壳、沿上下方向层叠设于容纳腔内的电路基板、设于电路基板上表面上的电路元件及设于相邻电路基板上的第一焊球，位于底层的电路基板与封装底板固定连接，相邻的电路基板之间还设有分别与相邻两个电路基板固接的缓冲胶层，缓冲胶层位于电路元件外侧。本发明提供的抗振三维堆叠电路结构及其制备方法，能有效提高堆叠电路结构的抗震动和抗机械冲击能力，避免焊球焊点开裂，同时避免了缓冲胶层使高频信号传输损耗增加进而导致信号传输性能恶化的问题。

Description

抗振三维堆叠电路结构及其制备方法
技术领域
本发明属于微电子封装技术领域，更具体地说，是涉及一种抗振三维堆叠电路结构及制备该抗振三维堆叠电路结构的制备方法。
背景技术
随着现代通信和雷达系统技术的快速发展，对小型化、低成本、高可靠的微波电路需求日趋迫切，目前采用堆叠集成技术将电路元器件分层放置不同电路基板，是实现模块电路小型化的重要技术途径之一。
目前，堆叠集成技术的实现手段主要有两种：1)微波电路的基板之间的连接采用基板中间加金属铝框架的三明治式的粘接结构，利用绝缘子或结合引线键合实现信号垂直互联，但这种方式使得电路结构的适用频率较低；2)采用硅通孔结合焊球实现基板之间的互联，这类技术方案信号垂直互联路径较短，性能相对较好，但是，在传输高频信号时，基于焊球垂直互联的三维堆叠结构在高振动冲击条件下焊球焊点容易开裂，其抗振能力有限，难以适用于高振动强度环境。
发明内容
本发明的目的在于提供一种抗振三维堆叠电路结构，以解决现有技术中存在的基于焊球垂直互联的三维堆叠结构在高振动冲击条件下焊球焊点容易开裂，其抗振能力有限，难以适用于高振动强度环境的技术问题。
为实现上述目的，本发明采用的技术方案是：提供一种抗振三维堆叠电路结构，包括：封装底板、密封罩设于所述封装底板上表面并与所述封装底板配合形成容纳腔的金属外壳、沿上下方向层叠设于所述容纳腔内的电路基板、设于所述电路基板上表面上的电路元件及设于相邻所述电路基板上的第一焊球，位于底层的所述电路基板与所述封装底板固定连接，相邻的所述电路基板之间还设有分别与相邻两个所述电路基板固接的缓冲胶层，所述缓冲胶层位于所述电路元件外侧。
作为本申请的另一个实施例，所述缓冲胶层包括第一缓冲部及第二缓冲部，所述第一缓冲部包覆于所述第一焊球外周，所述第二缓冲部设于所述电路元件及所述第一焊球外侧。
作为本申请的另一个实施例，所述缓冲胶层为非导电填充胶层。
作为本申请的另一个实施例，所述电路基板上设有第一接地过孔，所述第一接地过孔中填充有第一导电芯；所述封装底板上设有第二接地过孔，所述第二接地过孔中填充有第二导电芯；相邻所述电路基板上的第一导电芯通过所述第一焊球导电连接，位于底层的所述电路基板上的第一导电芯与所述第二导电芯导电连接。
作为本申请的另一个实施例，所述第一导电芯和所述第二导电芯为金属浆料导电芯；或者，所述第一导电芯和所述第二导电芯为纯金属导电芯。
作为本申请的另一个实施例，当所述第一导电芯和所述第二导电芯为纯金属导电芯时，所述纯金属导电芯为纯铜构件。
作为本申请的另一个实施例，位于底层的所述电路基板和所述封装底板之间设有导电连接材料层，所述第一导电芯和所述第二导电芯之间通过所述导电连接材料层导电连接。
作为本申请的另一个实施例，所述封装底板的底面上还设有用于与电路主体结构连接的第二焊球。
本发明提供的抗振三维堆叠电路结构的有益效果在于：与现有技术相比，本发明抗振三维堆叠电路结构，在相邻的电路基板之间设置缓冲胶层，相邻的电路基板的间隙中除电路元件(包括电路元件与电路基板电气互联的区域)位置外，采用缓冲胶层进行局部填充，使相邻两个电路基板更牢固的结合到一起，能有效提高堆叠电路结构的抗震动和抗机械冲击能力，并且缓冲胶层的设置避开了电路元件，电路元件仍保持在空气介质下工作，避免了缓冲胶层使高频信号传输损耗增加进而导致信号传输性能恶化的问题。
本发明还提供一种抗振三维堆叠电路结构的制备方法，包括如下步骤：
将位于底层的电路基板固定于封装底板上；
在位于底层的所述电路基板上组装电路元件；
在上层的电路基板的下表面上植入第一焊球；
通过真空层压法将缓冲胶层覆盖至位于上层的电路基板的下表面上，并使缓冲胶层避开电路元件；
将植入所述电路基板上的所述第一焊球焊接于位于下层的所述电路基板上；
在预设压力和预设温度条件下，第一焊球与下层基板焊接，同时使缓冲胶层固化在相邻两层电路基板之间；
将电路元件组装在位于上层的电路基板上；
将金属外壳焊接于封装底板上表面上。
作为本申请的另一个实施例，所述通过真空层压法将缓冲胶层覆盖至位于上层的电路基板的下表面上之前还包括：
通过激光切割法对缓冲胶层进行剪裁，形成与电路元件对应的局部镂空。
本发明提供的抗振三维堆叠电路结构的制备方法的有益效果在于：与现有技术相比，本发明抗振三维堆叠电路结构的制备方法，通过在相邻的电路基板之间设置缓冲胶层，能有效提高堆叠电路结构的抗震动和抗机械冲击能力，避免焊球焊点开裂，并且缓冲胶层的设置避开了电路元件，电路元件仍保持在空气介质下工作，避免了缓冲胶层使高频信号传输损耗增加进而导致信号传输性能恶化的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的抗振三维堆叠电路结构的内部结构示意图；
图2为本发明实施例提供的抗振三维堆叠电路结构的制备方法所采用的对缓冲胶层5进行剪裁的过程示意图；
图3为本发明实施例提供的抗振三维堆叠电路结构的制备方法的流程示意图。
其中，图中各附图标记：
1-封装底板；2-金属外壳；201-金属围墙；202-金属盖板；3-电路基板；4-第一焊球；5-缓冲胶层；501-第一缓冲部；502-第二缓冲部；6-芯片；7-倒装器件；8-片式阻容元件；9-键合丝；10-第三焊球；11-第一接地过孔；12-第一导电芯；13-第二接地过孔；14-第二导电芯；15-导电连接材料层；16-第二焊球；17-局部镂空；18-加压模具；19-下模具
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请一并参阅图1及图3，现对本发明提供的抗振三维堆叠电路结构进行说明。所述抗振三维堆叠电路结构，包括封装底板1、密封罩设于封装底板1上表面并与封装底板1配合形成容纳腔的金属外壳2、沿上下方向层叠设于容纳腔内的电路基板3、设于电路基板3上表面上的电路元件及设于相邻电路基板3上的第一焊球4，位于底层的电路基板3与封装底板1固定连接，相邻的电路基板3之间还设有分别与相邻两个电路基板3固接的缓冲胶层5，缓冲胶层5位于电路元件外侧。
本发明提供的抗振三维堆叠电路结构，与现有技术相比，在相邻的电路基板之间设置缓冲胶层5，相邻的电路基板3的间隙中除电路元件(包括电路元件与电路基板电气互联的区域)位置外，采用缓冲胶层5进行局部填充，使相邻两个电路基板3更牢固的结合到一起，能有效提高堆叠电路结构的抗震动和抗机械冲击能力，并且缓冲胶层5的设置避开了电路元件，电路元件仍保持在空气介质下工作，避免了缓冲胶层5使高频信号传输损耗增加进而导致信号传输性能恶化的问题。另外，本发明通过三维堆叠技术，能显著缩小微波模块电路体积，提升集成度水平。
其中，电路元件包括芯片6、倒装器件7、片式阻容元件8中的至少一种，芯片6通过键合丝9与电路基板3实现电气互联，倒装器件通过第三焊球10与电路基板3连接，缓冲胶层5避开键合丝9设置，避免影响键合丝9的电学性能。更进一步地，芯片13为裸芯片，每层基板通过微组装工艺，即倒装焊接、粘接和键合实现裸芯片组装，由于省去了芯片的封装，可显著提升单位面积封装密度。
具体地，缓冲胶层5的上下两侧分别与相邻两个电路基板3粘接固定。
另外，容纳腔内堆叠设置电路基板3，显著减小电路结构的平面尺寸，提升集成度水平。
请一并参阅图1及图3，作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，缓冲胶层5包括第一缓冲部501及第二缓冲部502，第一缓冲部501包覆于所述第一焊球4外周，第二缓冲部502设于电路元件及第一焊球4外侧，第一缓冲部501及第二缓冲部502一体成型。第二缓冲部502还需要避开键合丝9，避免影响键合丝9的电学性能。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，缓冲胶层5为非导电填充胶层。
具体地，作为本发明提供的三维微波模块电路结构的一种具体实施方式，封装底板1为薄膜陶瓷基板，例如熟瓷氧化铝双面板、熟瓷氮化铝双面板等。
参阅图1及图3，作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，电路基板3上设有第一接地过孔11，第一接地过孔11中填充有第一导电芯12；封装底板1上设有第二接地过孔13，第二接地过孔13中填充有第二导电芯14；相邻电路基板3上的第一导电芯通过第一焊球4导电连接，位于底层的电路基板3上的第一导电芯12与第二导电芯14导电连接。第一导电芯12--第一焊球4--第一导电芯12--第二导电芯14构成了垂直互联路径，实现了一个从上层电路基板3接地层到封装底板1的良好接地路径，信号路径短，有效降低上层电路基板的接地寄生效应。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，第一导电芯12和第二导电芯14为金属浆料导电芯；或者，第一导电芯12和第二导电芯14为纯金属导电芯。
金属浆料为金属导体浆料，是由金属或金属化合物的超细粉末、添加物和有机载体组成的一种适用于印刷特性或涂敷的膏状物。其使用时信号衰减小、与厚膜电阻的兼容性好，导电相扩散速度小、可焊性好而且抗焊料的浸蚀性也要好、与瓷体的黏结牢度高，稳定性和可靠性高。
纯金属导电芯为主要金属成分达到预设纯度的导电芯材，并且采用电镀填充的方式设置于第一接地过孔11和第二接地过孔13内，导电横截面积大，电阻小，因此可以保证接地过孔具有较小的电阻和较高的导电性能，进而有效降低上层电路基板3在使用过程中的寄生效应，有利于提高三维堆叠电路结构整体的电路性能。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，当第一导电芯12和第二导电芯14为纯金属导电芯时，纯金属导电芯为纯铜构件。
纯铜指的是作为主成分的铜加银的含量为99.5～99.95％，主要杂质元素为磷、铋、锑、砷、铁、镍、铅、锡、硫、锌、氧等，其密度为8-9g/cm3，熔点1083℃，导电性能优异，导热性能好，纯铜材质通过电镀方式填充于第一接地过孔11和第二接地过孔13内，同时，纯铜的过孔、互联结构同时提升了电路基板的散热能力，使电路结构整体能低损耗的传输、处理高频信号。通过高导的纯铜填充接地过孔，传输高频信号时，信号路径短，寄生参数小，电路结构适用频率最高达到40GHz。
电路基板3及封装底板1的接地是否良好取还决于接地过孔的排布密度，为了尽量满足接地过孔的导电需求，传统的过孔直径至少150～200μm，孔中心间距至少300μm左右，这就使得接地过孔的分布密度很低，不利于提升电路基板整体的接地性能。作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，第一接地过孔11和第二接地过孔13分别设有多个，第一接地过孔11和第二接地过孔13的内径均为75μm-85μm，相邻的第一接地过孔11的中心间距至少为145μm-155μm，相邻的第二接地过孔13的中心间距至少为145μm-155μm。与传统的分布方式相比，单个接地过孔本身的导电性能有保障，进而能使接地过孔自身尺寸小型化，能够在电路基板上提高接地过孔的分布密度，第一接地过孔11和第二接地过孔13自身的导电性能提升，配合分布密度增加，能有效提升基板整体的接地性能。
可选地，第一接地过孔11和第二接地过孔13的内径均为80μm，相邻的第一接地过孔11的中心间距为150μm，相邻的第二接地过孔13的中心间距为150μm。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，电路基板3为多层布线基板，如薄膜多层基板、多层印刷电路基板(PCB)，包括多层层叠设置的板体，每层板体上均分别设有相互对应的第一接地过孔11，可在第一接地过孔11中实现纯铜的任意层填充。每层板体上均设有布线导体，每层板体上的布线导体均能与第一接地过孔11中的纯铜填充物实现导电连接。
参阅图1及图3，作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，位于底层的电路基板3和封装底板1之间设有导电连接材料层15，第一导电芯12和第二导电芯14之间通过导电连接材料层15导电连接。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，第一焊球4在相邻两个电路基板3之间呈预设阵列分布，相邻两个电路基板3的接地层与第一焊球4之间形成虚拟金属腔体。由于形成了虚拟金属腔体，使各个信号链路通道之间实现高隔离度抑制(具体是实现了高频信号之间、模拟信号与数字信号之间高抑制隔离)，在高集成度条件下实现高频信号传输和处理，同时实现对电磁场谐振频率的调控，以提高电路结构的电性能。
具体地，预设阵列为矩形阵列、环形阵列中的一种。
请参阅图1及图3，作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，封装底板1的底面上还设有用于与电路主体结构连接的第二焊球16。第二焊球16在封装底板1上形成球珊阵列结构，封装底板1通过第二焊球16实现与外部的电路主体结构的连接，作为I/O接口，即能满足结构组装的要求，也能满足对电性能的要求。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，第一焊球4包括金属导电球心及包覆于金属导电球心外周的焊料层。焊料层主要发生熔融，并与相邻两个电路基板3上的焊盘实现焊接连接，金属导电球心用于提高焊球本身的导电性能。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，金属导电球心为纯铜构件。采用高电导率和高热导率的纯铜球心实现对电路基板3的堆叠支撑和垂直互联，实现了一个从上层电路接地层到封装外壳的良好接地路径，有效降低上层电路基板的接地寄生效应。
作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，金属导电球心为球状构件或柱状构件。金属导电球心的形状和尺寸根据相邻电路基板的间距要求进行选择，以保证焊接后相邻的电路基板的板间距为预设间距，进而能够调控虚拟金属屏蔽腔体的电磁场谐振频率，提高抗振三维堆叠电路结构的性能。
请参阅图1及图3，作为本发明提供的抗振三维堆叠电路结构的一种具体实施方式，金属外壳2包括密封连接于封装底板1上表面四周的金属围墙201及密封盖设于金属围墙201上端面上的金属盖板202。
金属围墙201和封装底板1之间设有外壳焊料，并通过焊接实现密封连接，焊接的具体方式可为再流焊；金属围墙201和金属盖板202之间通过焊接实现密封，焊接的具体方式可为平行缝焊或激光焊接。整体封装结构密封性能好，可实现水密封装。外壳焊料可为焊片或焊膏。
请参阅图2及图3，本发明还提供一种抗振三维堆叠电路结构的制备方法，所述抗振三维堆叠电路结构的制备方法包括如下步骤：
将位于底层的电路基板3固定于封装底板1上；
在位于底层的电路基板3上组装电路元件；
在上层的电路基板3的下表面上植入第一焊球4；
通过真空层压法将缓冲胶层5覆盖至位于上层的电路基板3的下表面上，并使缓冲胶层5避开电路元件；
将植入电路基板3上的第一焊球4焊接于位于下层的电路基板3上；
在预设压力和预设温度条件下，第一焊球与下层基板焊接，同时使缓冲胶层5固化在相邻两层电路基板3之间；
将电路元件组装在位于上层的电路基板3上；
将金属外壳2焊接于封装底板1上表面上。
本发明提供的抗振三维堆叠电路结构的制备方法，通过在相邻的电路基板之间设置缓冲胶层5，能有效提高堆叠电路结构的抗震动和抗机械冲击能力，避免焊球焊点开裂，并且缓冲胶层5的设置避开了电路元件，电路元件仍保持在空气介质下工作，避免了缓冲胶层5使高频信号传输损耗增加进而导致信号传输性能恶化的问题。依据上述方法可在容纳腔内层叠设置更多的电路基板3。
参阅图2及图3，作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，通过真空层压法将缓冲胶层5覆盖至位于上层的电路基板3的下表面上之前还包括：
通过激光切割法对缓冲胶层5进行剪裁，形成与电路元件对应的局部镂空17。
作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，将金属外壳2焊接于封装底板1上表面上之前还包括：
在下层基板1上表面的四周涂覆焊料；
利用再流焊将金属围墙201通过焊料焊接在下层基板1的上表面上；
焊料可为焊片或焊膏。
请参阅图2，作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，在位于底层的电路基板3上组装电路元件具体包括：
将芯片6和倒装器件7通过粘接或焊接的方式安装在电路基板3的上表面上；
芯片6通过键合丝9与电路基板3电气互联。
请参阅图2，作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，将电路元件组装在位于上层的电路基板3上具体包括：
将片式阻容元件8通过再流焊工艺贴装在电路基板3的上表面上；
将芯片6通过粘接的方式安装在电路基板3的上表面上；
芯片6通过键合丝9与电路基板3电气互联。
作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，在上层的电路基板3的下表面上植入第一焊球4；将植入电路基板3上的第一焊球4焊接于位于下层的电路基板3上具体包括：
获取相邻两个电路基板3之间的目标堆叠间距和初选工艺参数，目标堆叠间距为位于上层的电路基板3下表面和位于下层的电路基板3上表面之间的预设间距，初选工艺参数为堆叠过程中预先设定的至少一个工艺参数；
根据目标堆叠间距以及初选工艺参数确定调节工艺参数，调节工艺参数用于影响焊接于两个电路基板3之间的第一焊球4的高度；
基于初选工艺参数和调节工艺参数，在电路基板3下表面的焊盘上植入第一焊球4；
将电路基板3下表面焊盘上的第一焊球4通过再流焊焊接在位于下层的电路基板3上表面的焊盘上。
上述方法操作简单，只需提前获取各个参数，在操作的时候对应进行调整，就能够方便的调节目标堆叠间距，在固定元器件布局和第一焊球4阵列分布情况下，实现调整虚拟金属腔体的谐振频率，防止微波信号链路在虚拟金属腔体发生谐振，造成电路性能恶化；另外，还能满足堆叠电路结构中不同高度元器件在电路基板层间装配需要，使得基板之间的空间得到更合理的利用。
作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，第一焊球4可为熔化塌落性焊球。熔化塌落性焊球是指在再流焊过程焊球高度发生塌落的焊球，该种类焊球主要由Sn63Pb37、SAC305等常用焊料制备而成，焊接过程中由于焊料熔化，在上基板重力作用下都会发生高度方向的塌落，并且在横向上焊球直径变大，高度变化比可达到20％～40％。
在此基础上，将电路基板3下表面焊盘上的第一焊球4通过再流焊焊接在位于下层的电路基板3上表面的焊盘上具体包括：
在位于下层的电路基板3上表面的焊盘上涂覆焊膏；
将电路基板3下表面焊盘上的第一焊球4通过再流焊焊接在位于下层的电路基板3下表面的焊盘上。
初选工艺参数为堆叠工艺参数中的至少一种，调节工艺参数为堆叠工艺参数中除初选工艺参数之外的一种或多种，堆叠工艺参数包括上下两部分焊盘的焊盘尺寸参数、第一焊球4的焊球尺寸参数、焊膏的涂覆量参数、再流焊焊接时间参数以及上基板总重量参数。
焊盘尺寸参数、焊球尺寸参数、涂覆量参数以及再流焊焊接时间参数均对第一焊球4在再流焊之后的高度有影响，具体原理为：
1)第一焊球4的焊球尺寸参数一般为未与焊盘连接的第一焊球4的原始尺寸参数。在同样塌落高度变化比情况下，增加焊球尺寸，再流焊后目标堆叠间距增加；反之，目标堆叠间距减小。
2)焊盘尺寸参数决定了第一焊球4的焊接区域的截面积，在具有相同焊球尺寸参数和基板的条件下，焊盘面积减小，焊接区截面积减小，由于焊球体积不变，因此再流焊焊后第一焊球4高度必然增加，从而达到调整基板层间高度的目的。
3)在基板堆叠时，下层基板需预先点涂或印刷与第一焊球4相同成分的预设量的焊膏，焊膏用于提供再流焊过程中所需要的助焊剂，同时给焊球补充一定体积的焊料，因此，焊膏涂覆量多，则第一焊球4得到的焊料补给越多，再流焊后第一焊球4的体积(高度和横向直径)越大，反之，焊膏涂覆量少，则第一焊球4得到的焊料补给越少，再流焊后焊球的体积(高度和横向直径)越小。
4)在再流焊过程中，焊球熔融后，其表面张力与上层基板3重力形成一个动态的力学平衡状态，最高工艺温度升高、液相线以上时间延长等情况，都会导致第一焊球4在高温整体停留时间延长。焊球在0.5Ts-Ts(Ts代表焊球液相线温度)的高温区间强度低，在上层基板3重力作用下产生高度方向的压缩塑性和蠕变变形，停留时间延长，焊球压缩塑性和蠕变变形量(变形量与时间相关)将增加，导致焊球高度在一定程度上降低。
5)上基板总重量越重，焊接时焊球受到的压力越大，产生高度方向的压缩塑性和蠕变变形程度越大，导致最终焊球的高度降低。
在调节目标堆叠间距的时候，焊盘尺寸参数、焊球尺寸参数、涂覆量参数、再流焊焊接时间参数以及上基板总重量参数可以择一进行单独调整，即为调节工艺参数，剩余的三个参数均为预先设定好的初选工艺参数；也可以选择多个参数进行综合调整，多个参数为调节工艺参数，剩余的参数均为预先设定好的初选工艺参数。根据实际工艺流程，可以灵活的选择不同的参数进行调整，进而能对第一焊球4的高度进行有效控制。
作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，当第一焊球4为非塌落性焊球时，焊球尺寸参数与目标堆叠间距呈正比，涂覆量参数与目标堆叠间距呈正比，初选工艺参数及调节工艺参数的选择具体可为：
1)初选工艺参数包括焊盘尺寸参数、焊膏的涂覆量参数以及再流焊焊接时间参数，调节工艺参数为焊球尺寸参数。
2)初选工艺参数包括焊盘尺寸参数、焊球尺寸参数以及再流焊焊接时间参数，调节工艺参数为焊膏的涂覆量参数。
3)初选工艺参数包括焊盘尺寸参数以及再流焊焊接时间参数，调节工艺参数为焊膏的涂覆量参数以及焊球尺寸参数。
第一焊球4为非塌落性焊球时，第一焊球4的体积在焊接过程中不会发生改变，进而无需再通过调整焊盘尺寸参数以及再流焊焊接时间参数来因影响焊球高度，能决定焊球高度的有焊球尺寸参数和焊膏的涂覆量参数，影响原理与前述的熔化塌落性焊球类似。该实施方式的参数选择范围有限，操作过程中变量较少，操作控制更加方便。
作为本发明提供的抗振三维堆叠电路结构的制备方法的一种具体实施方式，第一焊球4包括球心及包覆于球心外表面上的焊料层，焊膏包括糊状的基体及分散于基体中的基体焊料，焊料层的熔点与基体焊料的熔点一致，球心的熔点高于焊料层的熔点。在再流焊过程中镀覆基体焊料发生熔化、焊接，而内核的纯金属球或塑料球不熔化，保持高度不变起到保持基板层间某一固定高度作用。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.抗振三维堆叠电路结构，其特征在于：包括封装底板、密封罩设于所述封装底板上表面并与所述封装底板配合形成容纳腔的金属外壳、沿上下方向层叠设于所述容纳腔内的电路基板、设于所述电路基板上表面上的电路元件及设于相邻所述电路基板上的第一焊球，位于底层的所述电路基板与所述封装底板固定连接，相邻的所述电路基板之间还设有分别与相邻两个所述电路基板固接的缓冲胶层，所述缓冲胶层位于所述电路元件外侧；
所述缓冲胶层用于提高堆叠电路结构的抗震动和抗机械冲击能力，避免焊球焊点开裂，并且避开电路元件，使电路元件仍保持在空气介质下工作，避免缓冲胶层使高频信号传输损耗增加导致信号传输性能恶化。
2.如权利要求1所述的抗振三维堆叠电路结构，其特征在于：所述缓冲胶层包括第一缓冲部及第二缓冲部，所述第一缓冲部包覆于所述第一焊球外周，所述第二缓冲部设于所述电路元件及所述第一焊球外侧。
3.如权利要求1或2所述的抗振三维堆叠电路结构，其特征在于：所述缓冲胶层为非导电填充胶层。
4.如权利要求1所述的抗振三维堆叠电路结构，其特征在于：所述电路基板上设有第一接地过孔，所述第一接地过孔中填充有第一导电芯；所述封装底板上设有第二接地过孔，所述第二接地过孔中填充有第二导电芯；相邻所述电路基板上的第一导电芯通过所述第一焊球导电连接，位于底层的所述电路基板上的第一导电芯与所述第二导电芯导电连接。
5.如权利要求4所述的抗振三维堆叠电路结构，其特征在于：所述第一导电芯和所述第二导电芯为金属浆料导电芯；或者，所述第一导电芯和所述第二导电芯为纯金属导电芯。
6.如权利要求5所述的抗振三维堆叠电路结构，其特征在于：当所述第一导电芯和所述第二导电芯为纯金属导电芯时，所述纯金属导电芯为纯铜构件。
7.如权利要求4所述的抗振三维堆叠电路结构，其特征在于：位于底层的所述电路基板和所述封装底板之间设有导电连接材料层，所述第一导电芯和所述第二导电芯之间通过所述导电连接材料层导电连接。
8.如权利要求1所述的抗振三维堆叠电路结构，其特征在于：所述封装底板的底面上还设有用于与电路主体结构连接的第二焊球。
9.抗振三维堆叠电路结构的制备方法，其特征在于，包括如下步骤：
将位于底层的电路基板固定于封装底板上；
在位于底层的所述电路基板上组装电路元件；
在上层的电路基板的下表面上植入第一焊球；
通过真空层压法将缓冲胶层覆盖至位于上层的电路基板的下表面上，并使缓冲胶层避开电路元件；
将植入所述电路基板上的所述第一焊球焊接于位于下层的所述电路基板上；
在预设压力和预设温度条件下，第一焊球与下层基板焊接，同时使缓冲胶层固化在相邻两层电路基板之间；
将电路元件组装在位于上层的电路基板上；
将金属外壳焊接于封装底板上表面上；
所述通过真空层压法将缓冲胶层覆盖至位于上层的电路基板的下表面上之前还包括：
通过激光切割法对缓冲胶层进行剪裁，形成与电路元件对应的局部镂空。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112259509A (zh) * 2020-09-30 2021-01-22 中国电子科技集团公司第十三研究所 三维堆叠封装器件及其装配工艺方法
CN113631011B (zh) * 2021-10-12 2021-12-03 南通汉瑞通信科技有限公司 一种用于多电路板安装的层叠封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937907A (zh) * 2009-06-29 2011-01-05 财团法人工业技术研究院 芯片堆叠封装结构及其制作方法
CN103378017A (zh) * 2012-04-24 2013-10-30 辉达公司 高密度3d封装
CN103871991A (zh) * 2012-12-13 2014-06-18 台湾积体电路制造股份有限公司 用于具有中介层的封装件的方法和装置
CN203774293U (zh) * 2014-01-26 2014-08-13 深圳市兴森快捷电路科技股份有限公司 一种集成电路的3d封装结构
CN104465542A (zh) * 2013-09-12 2015-03-25 台湾积体电路制造股份有限公司 具有模塑通孔的叠层封装结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI580330B (zh) * 2010-03-16 2017-04-21 Unitech Printed Circuit Board Corp A multi - layer circuit board manufacturing method for embedded electronic components

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937907A (zh) * 2009-06-29 2011-01-05 财团法人工业技术研究院 芯片堆叠封装结构及其制作方法
CN103378017A (zh) * 2012-04-24 2013-10-30 辉达公司 高密度3d封装
CN103871991A (zh) * 2012-12-13 2014-06-18 台湾积体电路制造股份有限公司 用于具有中介层的封装件的方法和装置
CN104465542A (zh) * 2013-09-12 2015-03-25 台湾积体电路制造股份有限公司 具有模塑通孔的叠层封装结构
CN203774293U (zh) * 2014-01-26 2014-08-13 深圳市兴森快捷电路科技股份有限公司 一种集成电路的3d封装结构

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