CN104347563B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN104347563B
CN104347563B CN201410384218.1A CN201410384218A CN104347563B CN 104347563 B CN104347563 B CN 104347563B CN 201410384218 A CN201410384218 A CN 201410384218A CN 104347563 B CN104347563 B CN 104347563B
Authority
CN
China
Prior art keywords
electrode
signal
chip
semiconductor chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201410384218.1A
Other languages
English (en)
Other versions
CN104347563A (zh
Inventor
山田直树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN201811217165.9A priority Critical patent/CN109616467A/zh
Publication of CN104347563A publication Critical patent/CN104347563A/zh
Application granted granted Critical
Publication of CN104347563B publication Critical patent/CN104347563B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1811—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

本发明提高了一种半导体器件的可靠性。根据一个实施方式的半导体器件具有堆叠的多个半导体芯片。另外，配置在半导体芯片之间的并且建立了半导体芯片之间的电连接的多个芯片间连接构件(导电性构件)包括用于使具有第一频率的电流流过的第一芯片间连接构件(导电性构件)以及用于使具有比第一频率更高的第二频率的信号电流流过的多个第二芯片间连接构件。另外，在第二芯片间连接构件中，彼此相邻配置的第二芯片之间的连接构件的至少一些彼此接触，并且与第一芯片间连接构件分离。

Description

半导体器件
相关申请的交叉引用
将2013年8月7日提交的包括说明书、附图和摘要的日本专利申请2013-163965号的公开其全部内容引入本文作为参考。
技术领域
本发明涉及半导体器件及其制造技术，并且涉及可高效地应用于例如其中在半导体芯片之上安装有另一个半导体芯片的半导体器件的技术。
背景技术
在日本特开2011-187574号公报(专利文献1)中，描述了一种半导体器件，其中在多个存储器芯片的层叠体与布线基板之间配置有包括贯通电极的半导体芯片。
另外，在日本特开2010-118522号公报(专利文献2)中，描述了一种半导体器件，其具有用于将相对地配置的电极彼此电连接的焊接凸点，并且其中该焊接凸点与电极中的各个电极的多个部分相连接。
专利文献
[专利文献1]
日本特开2011-187574号公报
[专利文献2]
日本特开2010-118522号公报
发明内容
本发明人研究了提高一种半导体器件的性能的技术，在该半导体器件中经由导电性构件例如焊接材料而堆叠多个半导体芯片。与其相关，就所称谓的SiP(系统级封装)型半导体器件进行了研究，在该半导体器件中多种半导体芯片(例如存储器芯片以及用于控制存储器芯片的控制芯片)安装在一个半导体器件中从而用该一个半导体器件形成系统。
其结果是，发现如下。当为了提高数据传输速度而传输高频信号时，除了缩短各个传输通路长度以外，还需要考虑各个传输通路的阻抗的偏差。
其他目的和创新特征将由本说明书的描述和附图而显而易见。
根据一个实施方式的半导体器件具有堆叠的多个半导体芯片。另外，配置在半导体芯片之间并且建立了在半导体芯片之间的电连接的多个导电性构件包括，用于使具有第一频率的电流流过的第一导电性构件、以及用于使具有高于第一频率的第二频率的信号电流流过的多个第二导电性构件。另外，在第二导电性构件中，彼此相邻配置的第二导电性构件彼此接触，并且与第一导电性构件分离。
根据上述的一个实施方式，可以提高半导体器件的可靠性。
附图说明
图1是示例性地示出了在形成作为一个实施方式的半导体器件的部件之间的电连接关系的说明图。
图2是示出了图1所示的存储器模块所包括的多个存储器芯片的各个所包括的功能模块的说明图；
图3是示出了图2所示的存储器芯片所包括的多个信道所包括的功能模块的说明图；
图4是图1所示的半导体器件的透视图；
图5是图4所示的半导体器件的仰视图；
图6是示出了在去除了图5所示的密封体的状态下的在布线基板之上的半导体器件的内部结构的透视平面图；
图7是沿着图4的线A-A的截面图；
图8是图7所示的A部的放大截面图；
图9是示出了用于电连接图8所示的半导体芯片的连接部的结构的放大截面图；
图10是以放大尺寸示出了半导体芯片所包括的许多电极当中的一些以便示出图9所示的多个电极与焊接材料之间的平面位置关系的说明图；
图11是示出了图7所示的存储器芯片的正表面侧的平面图；
图12是示出了图11所示的存储器芯片的背表面侧的平面图；
图13是示出了图7所示的逻辑芯片的正表面侧的平面图；
图14是示出了图13所示的逻辑芯片的背表面侧的平面图；
图15是示出了参照图1至图8所描述的半导体器件的制造步骤的说明图；
图16是示出了在图15所示的基板准备步骤中准备的布线基板的整体结构的平面图；
图17是示出了其中在图16所示的布线基板的多个器件形成部的各个上配置粘接材料的状态的放大平面图；
图18是示例性地示出了包括图8所示的贯通电极的半导体芯片的制造步骤的概要的说明图；
图19是示例性地示出了跟在图18之后的半导体芯片的制造步骤的概要的说明图；
图20是示出了其中在图17所示的布线基板的芯片安装区域之上安装逻辑芯片的状态的放大平面图；
图21是沿着图20的线A-A的放大截面图；
图22是示出了其中在图18所示的半导体芯片的背表面及其外围配置粘接材料的状态的放大平面图；
图23是沿着图22的线A-A的放大截面图；
图24是示例性地示出了图7所示的存储器芯片的层叠体的组装步骤的概要的说明图；
图25是示例性地示出了跟在图24之后的存储器芯片的层叠体的组装步骤的概要的说明图；
图26是示出了其中在图22所示的逻辑芯片的背表面之上安装层叠体的状态的放大平面图；
图27是沿着图26的线A-A的放大截面图；
图28是示出了其中在图27所示的布线基板之上形成密封体从而将堆叠的多个半导体芯片密封的状态的放大截面图；
图29是示出了其中在图28所示的布线基板的多个接合区之上键合焊球的状态的放大截面图；
图30是示出了其中将图29所示的多片式布线基板单片化的状态的截面图；
图31是示出了相对于图9的一个变形例的放大截面图；
图32是示出了相对于图9的另一个变形例的放大截面图；
图33是示出了相对于图9的又一个变形例的放大截面图；以及
图34是示出了在按JEDEC固态技术协会的标准而规定的DRAM的信号类型与脉冲宽度之间的关系的说明图。
具体实施方式
(本发明中的描述形式、基本的术语和用法的说明)
在本发明中，在实施方式的描述中，根据需要为了便于描述本说明可以分成多个部分。然而，除非另有指明，它们不是彼此独立的，而是符合这样的关系的单个示例的各个部分，使得一部分是其余部分中的一部分的详细阐释、一部分是全部的一部分的变形例、或者类似的关系，该关系与描述的顺序无关。另外，原则上，省略同样部分的重复说明。另外，实施方式中的各构成要素并不是必须的，除非另有指明，或者除非其中理论上限定为该数的情况，以及除非从上下文显而易见。
类似地，在实施方式等的描述中，就材料、组成等而言，术语“包括A的X”等并不排除A以外的要素的情况，除非另有指明以及除非从上下文显而易见。例如，就成分而言，该术语用来包含“包括A作为主要成分的X”等。例如，理应理解，这里所使用的术语“硅构件”等不限于纯硅，而是也包含：SiGe(硅锗)合金、含有硅作为主要成分的其他多元合金、和含有添加物的其他构件，等等。然而，理应理解，这里所使用的术语金镀层、Cu层、镍镀层等被假定不仅包含纯的而且还包含含有金、Cu、镍等作为主要成分的构件，除非另有指明。
另外，同样当提到特定数值和数量时，除非另有指明，除了当它们理论上限于该数字时，以及除非从上下文显而易见，各个数值可以是大于特定数值的数值，或者可以是小于特定数值的数值。
另外，在实施方式的各个附图中，用相同或相似的标号或标识标示的相同或相似的部分，原则上不重复说明。
另外，在附图中，当阴影线等使附图变得相当复杂时，或者当阴影线等显著区别于空隙时，即使是在截面图中也可以省略阴影线等。与此相关，当从描述等显而易见时，或者在其他情况下，即使是二维封闭的孔，也可以省略背景的轮廓线。另外，即使不是在截面中，为了清楚地呈现不是空隙的部分，或者为了清楚地呈现区域之间的边界，也可以添加阴影线或点图案。
<半导体器件的电路构造例>
在下面描述的实施方式中，作为半导体器件的一个示例，将描述一种半导体封装体，其中在一个半导体封装体中包括形成在其内的，其中每个都包括形成在其内的存储器电路的半导体芯片(存储器芯片)、以及包括用于控制存储器电路的操作的控制电路的半导体芯片(也称作逻辑芯片或控制芯片)。图1是示例性地示出了在形成本实施方式的半导体器件的部件之间的电连接关系的示意图。另外，图2是示出了图1所示的存储器模块所包括的多个存储器芯片中的各个所包括的功能模块的示意图。另外，图3是示出了图2所示的存储器芯片所包括的多个信道所包括的功能模块的示意图。
如图1所示，本实施方式的半导体器件1具有其中电连接了多个存储器芯片(半导体芯片)MC的存储器模块MCM、以及与存储器模块MCM电连接的逻辑芯片(半导体芯片)LC。另外，半导体器件1具有经由逻辑芯片LC而与存储器模块MCM电连接的布线基板2。布线基板2是用于在将半导体器件1安装在未图示的安装基板(例如主板)时调整端子阵列的中介器(interposer)基板。因此，半导体器件1所包括的逻辑芯片LC和存储器模块MCM经由布线基板2而与未图示的外部设备电连接。顺便一提，在图1中未示出用于确保与安装基板的电连接的设置在布线基板2的多个外部端子。
在布线基板2与逻辑芯片LC之间经由各种电流流过的多个传输通路(导电通路)建立电连接。在图1所示的示例中，多个传输通路包括，用于在它们与逻辑芯片LC所包括的数据信号处理电路(未图示)之间执行数据信号DAT的输入/输出(输入或输出、或者输入和输出)的多个传输通路。另外，多个传输通路包括，用于将定时系统的信号CLK例如时钟信号输入到逻辑芯片LC所包括的定时电路(未图示)的多个传输通路。另外，多个传输通路包括，用于在它们与逻辑芯片LC所包括的模拟电路(未图示)之间执行模拟信号ALG的输入/输出的多个传输通路。另外，多个传输通路包括，用于在它们与逻辑芯片LC所包括的各种电路(未图示)之间执行除了前述信号的信号SGN的输入/输出的多个传输通路。此外，多个传输通路包括，用于将电源电位提供给逻辑芯片LC和存储器模块MCM所包括的各种电路的多个传输通路PWR。此外，多个传输通路包括，用于将基准电位提供给逻辑芯片LC和存储器模块MCM所包括的各种电路的多个传输通路GND。基准电位例如是接地电位。
另外，在存储器模块MCM所包括的多个存储器芯片MC的各个中，形成有称作DRAM(动态随机存取存储器)的储存电路(以下将描述为存储器电路DRAM)。另外，在待与存储器模块MCM电连接的逻辑芯片LC中，形成有用于控制存储器芯片MC的存储器电路DRAM的操作的控制电路(见图3)、以及用于对数据信号执行运算处理的运算处理电路。
另外，逻辑芯片LC与存储器模块MCM之间、以及形成存储器模块MCM的多个存储器芯片MC之间，经由各种电流流过的多个传输通路(导电通路)建立电连接。在图1所示的示例中，多个传输通路包括，用于将定时系统信号例如时钟信号CK和时钟使能信号CKE输入到存储器模块MCM的多个定时系统传输通路。另外，多个传输通路包括，用于将指令系统信号例如芯片选择信号CS、行地址选通信号RAS、列地址选通信号CAS和写入使能信号WE输入到存储器模块MCM的多个传输通路。此外，多个传输通路包括，用于将地址分配系统信号例如地址信号A0至A13和片(bank)地址信号BA输入到存储器模块MCM的多个地址系统传输通路。另外，多个传输通路包括，用于在逻辑芯片LC与存储器模块MCM之间执行数据系统信号例如数据信号DQ、数据选通信号DQS、数据掩码(mask)信号DM的输入/输出(输入或输出、或者输入和输出)的多个数据系统传输通路。另外，多个传输通路包括，用于将复位信号(异步复位信号)RST输入到存储器模块MCM的多个复位信号传输通路。此外，多个传输通路包括，用于将电源例如核心(core)用电源电位Vdd1、数据用电源电位VddQ、核心用基准电位Vss1、或者数据用基准电位VssQ提供给形成存储器模块MCM的各个存储器芯片MC所包括的电路的多个电源系统传输通路。
另外，在图2所示的示例中，各个存储器芯片MC包括被示出为CNa、CNb、CNc、CNd的4个信道CN。在多个信道CN的各个中，形成有如图3所示的DRAM。另外，在图2和图3所示的示例中，各个信道CN的数据总线的宽度为128比特(bit)。四个信道CN的总的总线宽度为512比特。
另外，图3所示的存储器电路DRAM例如以如下方式来操作。首先，电源系统传输通路将电源例如核心用电源电位Vdd1、数据用电源电位VddQ、核心用基准电位Vss1或者数据用基准电位VssQ提供给存储器电路DRAM的电源控制电路PSM(见图3)。其结果是，存储器电路DRAM被启动。核心用电源电位Vdd1和核心用基准电位Vss1各个将主电路用的驱动电压提供给存储器电路DRAM内的主电路(例如电源控制电路PSM、时钟振荡电路CKG、指令控制电路CMDC或者地址缓冲电路ABF)。另外，数据用电源电位VddQ和数据用基准电位VssQ各个提供数据信号DQ的输入/输出电压。顺便一提，尽管未图示，但是当有多种电路待以不同驱动电压被操作时，也可以分别从核心用电源电位Vdd1和核心用基准电位Vss1额外地提供不同电源电位或基准电位。
接着，复位信号RST被输入到存储器电路DRAM。接着，向存储器电路DRAM内的时钟振荡电路CKG依次输入时钟使能信号CKE的低电平(时钟信号无效)、时钟信号CK、时钟使能信号CKE的高电平(时钟信号有效)。其结果是，时钟被传送。时钟信号CK是用于确定定时的信号，该定时充当用于存储器电路DRAM的各种电操作的基准。另外，时钟使能信号CKE是用于确定时钟相对于输入/输出信号有效还是无效的信号。例如，在低电平的情况下，时钟信号无效；在高电平的情况下，时钟信号有效。信号的高电平的值和低电平的值由通信标准规定。当输入信号的电压等于或大于给定的特定值时，其被判定为高电平。当输入信号的电压等于或小于给定的特定值时，其被判定为低电平。
接着，存储器电路DRAM的指令控制电路CMDC接收指令系统信号。其结果是，存储器电路DRAM变为待机状态(也称作空闲状态)。指令系统信号包括芯片选择信号CS、行地址信号选通信号RAS、列地址选通信号CAS和写入使能信号WE。指令系统信号的低电平和高电平的组合分配预先设定指令的类型。这里，尽管省略了指令的详细描述，但是多个指令的依次输入使存储器电路DRAM变为待机状态。
接着，在执行向存储器电路DRAM的写入操作或者从存储器电路DRAM的读取操作之前，将上面描述的多个指令系统信号输入到存储器电路DRAM的指令控制电路CMDC。其结果是，存储器电路DRAM置为激活状态。这里，尽管省略了指令的详细描述，但是多个指令的依次输入使存储器电路DRAM变为激活状态。
另外，在向存储器电路DRAM的写入操作时，首先，指令控制电路CMDC接收写入指令。写入指令以如下方式被输入：与其中该电路置为待机状态或者置为激活状态的情况同样地，存储器电路DRAM的指令控制电路CMDC接收指令系统信号。另外，存储器电路DRAM的地址缓冲电路ABF接收地址信号A0至A13和片地址信号BA。其结果是，写入地址被分配。随后，存储器电路DRAM的指令控制电路CMDC接收NOP(不操作)指令，并且存储器单元MCA的片经由数据输入/输出电路IOB接收数据信号DQ。数据写入操作的定时由从数据输入/输出电路IOB输出的数据选通信号DQS分配。另外，数据输入/输出电路IOB接收数据掩码信号DM，由此控制数据写入的适当性。之后，在与时钟信号CK的脉冲同步的时候，重复输入数据信号DQ。因而，写入操作被执行。
另外，在从存储器电路DRAM的读取操作时，首先，指令控制电路CMDC接收读取指令。读取指令的输入方法与写入指令的输入方法相同。存储器电路DRAM的指令控制电路CMDC接收多个指令系统信号。另外，存储器电路DRAM的地址缓冲电路ABF接收地址信号A0至A13和片地址信号BA。其结果是，读取地址被分配。随后，存储器电路DRAM的指令控制电路CMDC接收NOP(不操作)指令，并且存储器单元MCA的片经由数据输入/输出电路IOB输出数据信号DQ。数据读取操作的定时由从数据输入/输出电路IOB输出的数据选通信号DQS分配。之后，在与时钟信号CK的脉冲同步的时候，重复输出数据信号DQ。因而，读取操作被执行。
与用于提高半导体器件1的性能的方法相关，本发明人已经就将半导体器件1所包括的多个半导体芯片之间的信号传输速率(即内部接口的传输速率)提高至例如25Gbps(每秒25千兆比特)以上的技术进行了研究。作为用于提高多个半导体芯片之间的传输速率的方法，有这样的方法，其中内部接口的数据总线的宽度扩大，由此增加每一次的传输数据量(以下将描述为总线宽度扩大)。可选地，作为另一种方法，有这样的方法，其中每单位时间的传输次数增加(以下将描述为时钟数增加)。另外可选地，有这样的方法，其中组合总线宽度扩大法与时钟数增加法以应用。
图1至图3所示的半导体器件1是这样的半导体器件，其已经经历了组合的总线宽度扩大和时钟数增加，由此各个信道的内部接口的传输速率待提高至25Gbps以上。例如，对于各个信道，半导体器件1具有128个传输通路作为数据信号DQ用的传输通路。即，在半导体器件1中，各个信道具有128比特的总线宽度。另外，数据信号DQ用的传输通路的操作频率例如是400MHz(400兆赫兹)。其结果是，各个信道的传输速率为25.6Gbps。
这里，如上所描述，在传输多个相互不同类型的信号的半导体器件1的情况下，所有多个传输通路能够以最大频率操作。然而，在多个传输通路中，一些传输通路以最大频率操作便足够。例如，在图1至图3所示的示例中，数据信号DQ和数据选通信号DQS以最大频率(例如400MHz)被操作。另一方面，数据系统以外的信号传输通路能够以比最大频率更小的频率被操作。例如，当数据的输入/输出的确定方法是DDR(双数据速率)方法时，在外部同步时钟的上升和下降之时而确定数据输入/输出。因此，时钟信号CK的操作频率能够设定在为最大频率的1/2的频率(即，数据信号DQ的操作频率)。换言之，在DDR方法的情况下，时钟信号CK的脉冲宽度能够设定在数据信号DQ的脉冲宽度的两倍的脉冲宽度。另外，时钟使能信号CKE与时钟信号CK等相比输入频率低得多。因此，时钟使能信号CKE的操作频率能够设定在例如1MHz或更低。
另外，指令系统信号的输入频率低于数据信号DQ的输入频率。因此，例如，指令系统的输入信号的操作频率可以设定在数据信号DQ的操作频率的1/4或更低的频率。另外，地址系统信号的输入频率低于数据信号DQ的输入频率。因此，例如，地址系统的输入信号的操作频率可以设定在数据信号DQ的操作频率的1/4或更低的频率。
本申请中所描述的术语“频率”是指每单位时间的输入操作或者输出操作的次数。另外，本申请中所描述的术语“脉冲宽度”是一次输入操作或输出操作的脉冲信号施加时间。因此，在频率与脉冲宽度之间以下关系成立。即，操作频率大的信号(换言之，高频操作信号)需要缩短脉冲宽度。然而，操作频率小的信号(换言之，低频操作信号)可以增加或者减小脉冲宽度。
然而，以时钟信号CK的脉冲宽度为根据的每种信号类型的脉冲宽度，是如根据数据的输入/输出的确定方法的(例如如图34所示的)标准而规定的。图34是示出了作为JEDEC固态技术协会的标准而规定的DRAM的信号类型与脉冲宽度的说明图。JEDEC固态技术协会(Solidstate Technology Association)是用于执行半导体技术的标准化的机构的名称。以下，该机构简述为JEDEC。另外，在图34中，在行方向上示出信号类型(功能和符号)，并且在列方向上示出数据的输入/输出的确定方法的类型。另外，图34所示的数值表示，对于每个数据的输入/输出的确定方法在时钟信号CK被假定为1时的各个信号的脉冲宽度的长度。另外，表达式“＜1”表示小于1的值。表达式“10n”表示等于或大于10的值。另外，表达式“-”是指无对应信号。
<半导体器件的结构>
接着，将描述图1所示的半导体器件1的结构。图4是图1所示的半导体器件的透视图。图5是图4所示的半导体器件的仰视图。图6是示出了在去除图5所示的密封体的状态下布线基板之上的半导体器件的内部结构的透视平面图。另外，图7是沿着图4的线A-A的截面图。顺便一提，在图4至图7中，为了便于理解，端子以数目减少的方式示出。然而，端子(键合引线2f、接合区2g和焊球5)的数目不限于图4至图7所示的实施方式。另外，在图6中，为了便于理解逻辑芯片LC与存储器芯片MC3之间的平面图的位置关系和平面尺寸的差异，逻辑芯片LC的轮廓用点线示出。
如图7所示，布线基板2具有包括安装在其之上的多个半导体芯片3的上表面(表面、芯片装载表面)2a、与上表面2a相对的下表面(表面、装载表面)2b、以及配置在上表面2a与下表面2b之间的侧表面2c，并且如图5和图6所示在平面图上形成四边形的外部形状。在图5和图6所示的示例中，布线基板2的平面尺寸(平面图上的尺寸、上表面2a和下表面2b的尺寸、外部尺寸)形成例如每侧长度约14mm的四边形。另外，布线基板2的厚度(高度)即在图7所示的上表面2a与下表面2b之间的距离例如为0.3mm至0.5mm。
布线基板2是用于将安装在上表面2a侧的半导体芯片3与未图示的安装基板电连接的中介器，并且具有用于将上表面2a侧与下表面2b侧电连接的多个布线层(在图7所示的示例中为四层)。在各个布线层中，形成有用于在多个布线2d与多个布线2d之间以及在相邻布线层之间建立绝缘的绝缘层2e。图7所示的布线基板2具有三个绝缘层2e。中间绝缘层2e是核心层(核心材料)。然而，可以使用不具有充当芯的绝缘层2e的所称谓的无核心基板。另外，布线2d包括形成在绝缘层2e的上表面或下表面的布线2d1、以及以在厚度方向上贯穿绝缘层2e的方式形成为中间层导电通路的过孔布线2d2。
另外，在布线基板2的上表面2a，形成有作为与半导体芯片3电连接的端子的多个键合引线(端子、芯片装载表面侧端子、或者电极)2f。另一方面，在布线基板2的下表面2b形成有与多个焊球5键合的多个接合区2g，该焊球是用于建立与未图示的安装基板电连接的端子，即半导体器件1的外部连接端子。多个键合引线2f和多个接合区2g经由多个布线2d而分别彼此电连接。顺便一提，与键合引线2f和接合区2g连接的布线2d是与键合引线2f和接合区2g一体形成的。因此，在图7中，将键合引线2f和接合区2g示出为布线2d的一部分。
另外，布线基板2的上表面2a和下表面2b分别覆盖有绝缘膜(阻焊膜)2h和2k。形成在布线基板2的上表面2a中的布线2d覆盖有绝缘膜2h。在绝缘膜2h中，形成有开口。在开口处，多个键合引线2f的至少部分(与半导体芯片3的结合部、或者键合区域)从绝缘膜2h露出。另外，形成在布线基板2的下表面2b中的布线2d覆盖有绝缘膜2k。在绝缘膜2k，形成有开口。在开口处，多个接合区2g的至少部分(与焊球5的结合部)从绝缘膜2k露出。
另外，如图7所示，待在布线基板2的下表面2b与多个接合区2g键合的多个焊球(外部端子、电极、或者外部电极)5配置成如图5所示的行状(阵列状或者矩阵状)。另外，尽管在图5中未示出，但是待与多个焊球5键合的多个接合区2g(见图7)也配置成行状(矩阵状)。将其中多个外部端子(焊球5和接合区2g)在布线基板2的装载表面侧配置成行的半导体器件称作面阵列型半导体器件。面阵列型半导体器件在以下方面是优选的：可以将布线基板2的装载表面(下表面2b)侧有效地用作外部端子用的配置空间；因此，即使当外部端子数增加时，也能够抑制半导体器件的装载面积的增大。换言之，可以以节省空间的方式，安装伴随着功能增强和集成度增强而外部端子数增加的半导体器件。
另外，半导体器件1包括待安装在布线基板2之上的多个半导体芯片3。多个半导体芯片3层叠在布线基板2的上表面2a之上。另外，多个半导体芯片3各个具有正表面(主表面或者上表面)3a、与正表面3a相对的背表面(主表面或者下表面)3b、以及位于正表面3a与背表面3b之间的侧表面3c，并且如图6所示在平面图上形成四边形外部形状。因此，即使当层叠多个半导体芯片3以便增强半导体器件1的性能时，也能够减小装载表面积。
在图6和图7所示的示例中，安装在最下级(最接近于布线基板2的位置)的半导体芯片3是包括形成在其内的运算处理电路(未图示)的逻辑芯片LC。顺便一提，在逻辑芯片LC中，除了运算处理电路以外，还形成有用于控制存储器芯片MC0、MC1、MC2和MC3的主储存电路的操作的控制电路。
另外，安装在逻辑芯片LC的上级之上的多个半导体芯片3是各个包括用于储存与形成在其内的逻辑芯片LC通信的数据的存储器电路(主储存电路)DRAM(见图3)的存储器芯片MC0、MC1、MC2和MC3。在图7的示例中，示出了其中作为四个存储器芯片MC(见图1)的层叠体的存储器模块(半导体芯片层叠体)MCM堆叠在逻辑芯片LC的背表面3b之上的一个示例。
另外，如图7所示，粘接材料NCL(绝缘粘接材料)分别配置在逻辑芯片LC与布线基板2之间、以及在逻辑芯片LC与存储器模块MCM之间。以着这样的方式配置粘接材料NCL，使得在上级侧的半导体芯片3的正表面3a与在下级侧的半导体芯片3的背表面3b(或者布线基板2的上表面2a)之间的空间被填充。粘接材料NCL包括用于将逻辑芯片LC键合并固定在布线基板2之上的粘接材料(绝缘粘接材料)NCL1、以及用于将存储器模块MCM键合并固定在逻辑芯片LC之上的粘接材料(绝缘粘接材料)NCL2。另外，粘接材料NCL1和NCL2各个由绝缘(非导电性)材料(例如树脂材料)形成。通过将粘接材料NCL配置在逻辑芯片LC与布线基板2之间的结合部、以及在逻辑芯片LC与存储器模块MCM之间的结合部，可以在设置在各个结合部的多个电极之间建立电绝缘。
另外，在图7所示的示例中，形成存储器模块MCM的多个存储器芯片MC0、MC1、MC2和MC3被密封体6密封。换言之，在形成存储器模块MCM的半导体芯片3之间，以这样的方式嵌入密封体6，使得密封体6与正表面3a和背表面3b紧密接触。密封体6由绝缘(非导电性)材料(例如树脂材料)形成。通过在存储器芯片MC0、MC1、MC2和MC3的电连接部分的周围配置密封体6，可以在设置在各个连接部分的多个电极之间建立电绝缘。然而，如图7所示，安装在存储器模块MCM的最下级(最接近于逻辑芯片LC的位置)的存储器芯片MC0的正表面3a从密封体6露出。另外，如图6和图7所示，配置在存储器模块MCM的最上级(离逻辑芯片LC最远的位置)的存储器芯片MC3的背表面3b从密封体6露出。
另外，半导体器件1包括用于密封多个半导体芯片3的密封体4。密封体4具有上表面(表面、正表面)4a、位于上表面4a的相对侧的下表面(表面、背表面)4b(见图7)、以及位于上表面4a与下表面4b之间的侧表面4c，并且在平面图上形成四边形外部形状。在图4所示的示例中，密封体4的平面尺寸(在平面图上从上表面4a侧看的尺寸、或者上表面4a的外部尺寸)与布线基板2的平面尺寸相同。密封体4的侧表面4c连续至布线基板2的侧表面2c。
密封体4是用于保护多个半导体芯片3的树脂体。密封体4与在多个半导体芯片3之间以及在半导体芯片3和布线基板2紧密接触而形成。其结果是，可以抑制半导体芯片3的损坏。另外，出于改进作为保护材料的功能的观点，密封体4由例如以下材料形成。密封体4要求倾向于与半导体芯片3和布线基板2紧密接触并且密封后具有某种程度的硬度。因此，密封体4优选包括热硬化性树脂例如环氧型树脂。另外，为了改进硬化后的密封体4的功能，填充料颗粒例如硅石(二氧化硅；SiO2)颗粒优选混合在树脂材料中。例如，出于抑制在密封体4形成后由于热变形而引起的半导体芯片3的损坏的观点，优选调整填充料颗粒的混合比率由此使半导体芯片3和密封体4的线性膨胀系数彼此更接近。
<半导体芯片的层叠结构>
接着，将描述图示7所示的逻辑芯片LC和存储器芯片MC0、MC1、MC2和MC3、以及各个半导体芯片3的电连接方法的细节。图8是图7所示的A部的放大截面图。
如上所描述，本发明人已经就提高半导体器件的内部接口的信号传输速率的技术进行了研究。本实施方式的半导体器件1经过了组合的总线宽度扩大法和时钟数增加法，由此提高信号传输速率。
例如，图7所示的存储器芯片MC0、MC1、MC2和MC3是所称谓的宽I/O存储器，各个具有512比特的数据总线宽度。另外，如参照图1至图3所描述的，用于执行与存储器电路DRAM的数据信号DQ的输入/输出的操作频率例如为400MHz。
当组合应用时钟数增加和总线宽度扩大时，需要很多数据信号DQ用的传输通路以便高速被操作。因此，出于减少噪声的影响的观点，需要缩短数据传输距离。因此，如图7所示，逻辑芯片LC和存储器芯片MC0经由配置在逻辑芯片LC与存储器芯片MC0之间的导电性构件(图8所示的芯片间连接构件)而电连接。另外，多个存储器芯片MC0、MC1、MC2和MC3经由配置在多个存储器芯片MC0、MC1、MC2和MC3之间的导电性构件(芯片间连接构件7)而电连接。换言之，在半导体器件1中，逻辑芯片LC与存储器芯片MC0之间的传输通路并不包括布线基板2或未图示的布线(键合布线)。另外，在半导体器件1中，多个存储器芯片MC0、MC1、MC2和MC3之间的传输通路并不包括布线基板2或未图示的布线(键合布线)。
在本实施方式中，作为用于在多个半导体芯片3之间不经由布线而建立直接连接的方法，应用以下技术：如图8所示，形成有在厚度方向上贯穿半导体芯片3的贯通电极3tsv；因此，层叠的半导体芯片3经由贯通电极3tsv而彼此连接。例如，层叠在布线基板2之上的多个半导体芯片3当中，逻辑芯片LC以及存储器芯片MC0、MC1和MC2各个具有形成在正表面3a的多个正表面电极(电极、焊盘或者主表面电极)3ap、以及形成在背表面3b的多个背表面电极(电极或者焊盘)3bp。另外，逻辑芯片LC以及存储器芯片MC0、MC1和MC2各个具有以这样的方式形成的多个贯通电极3tsv，使得以从正表面3a和背表面3b当中的一个贯穿到另一个，并且将多个正表面电极3ap与多个背表面电极3bp分别电连接。
半导体芯片3所包括的各种电路(半导体元件和与其连接的布线)形成在半导体芯片3的正表面3a侧。具体而言，半导体芯片3具有由例如硅(Si)形成的半导体衬底(未图示)。在半导体衬底的主表面(元件形成表面)，形成有多个半导体元件(未图示)例如晶体管。在半导体衬底的主表面(正表面3a侧)之上，层叠有包括多个布线的布线层以及用于在多个布线之间建立绝缘的绝缘膜。布线层的多个布线与多个半导体元件分别电连接以形成电路。形成在半导体芯片3的正表面3a的多个正表面电极3ap经由设置在半导体衬底与正表面3a之间的布线层而与半导体元件电连接，以形成电路的一部分。
因此，如图8所示，形成有在厚度方向上贯穿半导体芯片3的贯通电极3tsv，并且正表面电极3ap与背表面电极3bp经由贯通电极3tsv而分别电连接。其结果是，背表面电极3bp和形成在正表面3a侧的半导体芯片3的电路能够彼此电连接。例如，在图8所示的示例中，层叠在布线基板2之上的多个半导体芯片3当中，逻辑芯片LC以及存储器芯片MC0、MC1和MC2各个具有多个贯通电极3tsv。接着，逻辑芯片LC和存储器芯片MC0、MC1和MC2所分别包括的各种电路与多个背表面电极3bp经由多个贯通电极3tsv而彼此电连接。
另外，下级侧的半导体芯片3的背表面电极3bp与上级侧的半导体芯片3的正表面电极3ap经由导电性构件例如芯片间连接构件(突起电极或者凸点电极)而分别彼此电连接。换言之，下级侧的半导体芯片3所包括的电路与上级侧的半导体芯片3所包括的电路经由多个贯通电极3tsv和多个芯片间连接构件7而彼此电连接。
因此，在本实施方式中，半导体芯片3所包括的电路经由在厚度方向上贯穿半导体芯片3的贯通电极3tsv以及配置在层叠的半导体芯片3之间的芯片间连接构件7而得以电连接。其结果是，可以从传输通路排除布线基板2和未图示的布线(键合布线)。因此，多个层叠的半导体芯片3之间的传输通路中的阻抗成分减少，这就能够减少由于更高时钟数所致的噪声的影响。换言之，即使当改进了在层叠的多个半导体芯片3之间的信号传输速率时，也能够改进传输可靠性。
顺便一提，在图8所示的示例中，安装在最上级的存储器芯片MC3可以与存储器芯片MC2良好地连接。因此，形成多个正表面电极3ap，但是不形成背表面电极3bp和多个贯通电极3tsv。因此，安装在最上级的存储器芯片MC3不包括多个背表面电极3bp或者多个贯通电极3tsv。通过采用该结构，可以简化存储器芯片MC3的制造步骤。然而，尽管未图示，但是作为变形例，存储器芯片MC3也可以与存储器芯片MC0、MC1和MC2同样地，具有包括多个背表面电极3bp或者多个贯通电极3tsv的结构。在该情况下，通过使多个存储器芯片MC0、MC1和MC2具有相同结构，可以提高制造效率。
另外，包括贯通电极3tsv的半导体芯片3正如图8所示的逻辑芯片LC以及存储器芯片MC0、MC1和MC2，优选各个具有更薄(更小)的厚度即正表面3a与背表面3b之间的间隙距离。半导体芯片3的厚度的减小会缩短贯通电极3tsv的传输距离，因而在能够减少阻抗成分的方面是优选的。另外，当在半导体衬底的厚度方向上形成开口(包括贯过孔和非贯过孔)时，孔的深度越大，加工精度越低。换言之，当减小半导体芯片3的厚度时，可以提高用于形成贯通电极3tsv的开口的加工精度。因此，可以使多个贯通电极3tsv的直径(相对于半导体芯片3的厚度方向的正交方向上的长度或者宽度)一致。因此，控制多个传输通路的阻抗成分变得容易。
在图8所示的示例中，逻辑芯片LC的厚度小于配置在逻辑芯片LC之上的由多个存储器芯片MC0、MC1、MC2和MC3组成的存储器模块MCM(见图7)的厚度。另外，逻辑芯片LC的厚度小于装载在最上级的存储器芯片MC3的厚度，其中不包括形成在多个存储器芯片MC0、MC1、MC2和MC3中的贯通电极3tsv的厚度。例如，逻辑芯片LC的厚度约为50μm。相比而言，存储器芯片MC3的厚度约为80μm至100μm。另外，多个存储器芯片MC0、MC1、MC2和MC3中的存储器模块MCM(见图7)约为260μm。
当如上所描述减小半导体芯片3的厚度时，在使半导体芯片3露出的状态下半导体芯片3可能会受损。根据本实施方式，如图7所示，将密封体4与多个半导体芯片3紧密接触来密封。因此，密封体4作为半导体芯片3用的保护构件发挥功能，并且能够抑制半导体芯片3的损坏。换言之，根据本实施方式，通过用树脂密封多个半导体芯片3，可以改进半导体器件1的可靠性(耐久性)。
另外，在其中堆叠了包括贯通电极3tsv的半导体芯片3的半导体器件1的情况下，出于缩短传输距离的观点，优选减小堆叠的半导体芯片3之间的间距。例如，在图8所示的示例中，在下级侧的半导体芯片3的背表面3b与上级侧的半导体芯片3的正表面3a之间的间隙距离约为5μm至20μm。在逻辑芯片LC的正表面3a与布线衬底2的上表面之间的距离例如为10μm至20μm。对于其中这样层叠了包括贯通电极3tsv的半导体芯片3的半导体器件1，优选地，半导体芯片3的厚度以及半导体芯片3之间的间隙距离的减小使得传输距离缩短。
<半导体芯片连接部的细节>
接着，将描述用于在图8所示的半导体芯片3之间建立电连接的连接部的详细结构。图9是示出了用于电连接图8所示的半导体芯片的连接部的结构的放大截面图。图10是以放大的尺寸示出了半导体芯片所包括的许多电极当中的一些的说明图，以便示出图9所示的多个电极与焊接材料之间的平面位置关系。在图10中，为了示出其中以混在一起的方式表示了彼此接触的相邻的焊接材料的结构以及彼此分离的相邻的焊接材料的结构的状态，正表面电极或背表面电极、以及焊接材料以重叠关系示出。另外，在图10中，为了清楚地示出流过多个电极的各个的信号电流的类型，在形成圆的电极的中央示出带下划线的流动信号的类型。例如，参照图3所描述的数据信号DQ流过被描述为带下划线的DQ1、DQ2、DQ3、DQ4或DQ5的正表面电极AP2和背表面电极BP2。另外，参照图3所描述的时钟使能信号CKE流过描述为带下划线的CKE的正表面电极AP1和背表面电极BP1。
在图9所示的示例中，正表面电极3ap与背表面电极3bp经由芯片间连接构件7而彼此电连接，该连接构件包括金属柱CPL、形成在金属柱CPL的顶端表面上的金属膜TMF、以及键合至金属膜TMF和背表面电极3bp的焊接材料SDB。顺便一提，图9示出用于将上级侧的半导体芯片3的正表面电极3ap与下级侧的半导体芯片3的背表面电极3bp电连接的连接部分(芯片间连接构件7)的结构的一个示例。然而，芯片间连接构件7的结构包括各种变形例。
正表面电极3ap是形成在半导体芯片3的正表面3a侧的金属膜，并且由包括例如铝(Al)作为主要成分(除了铝以外还可以包括元素例如铜或者硅)的金属材料所形成。半导体芯片3的正表面3a覆盖有例如是氮化硅(SiN)的绝缘膜(保护膜或者钝化膜)PF。正表面电极3ap的一部分在形成在绝缘膜PF中的开口处露出。
另外，金属柱CPL是与正表面电极3ap键合的柱状金属构件，并且由例如铜(Cu)形成。由铜形成的柱状金属构件称作Cu柱。形成金属柱CPL的铜具有比焊接材料SDB更高的熔点。因此，在电连接待堆叠的半导体芯片3的回流步骤中，金属柱CPL不熔融。因此，控制待堆叠的半导体芯片3之间的间隙距离变得容易。另外，形成金属柱CPL的铜具有比形成焊接材料SDB的焊料的电导率更大的电导率。因此，当能够通过将金属柱CPL夹设(interpose)在正表面电极3ap与背表面电极3bp之间来使得焊接材料SDB的量减少时，能够使得传输通路的阻抗减少。
另外，形成在金属柱CPL的顶端表面(与正表面电极3ap的结合表面的相对的表面)上的金属膜TMF是由例如镍(Ni)形成的金属膜。通过在与焊接材料SDB的结合表面形成金属膜TMF，可以提高焊接材料SDB的湿润性。另外，通过用金属膜TMF例如镍膜覆盖金属柱CPL的与焊接材料SDB的连接部分，可以抑制连接表面的氧化。
另外，焊接材料SDB是用于在受到回流处理(热处理)时熔融并且连接金属的连接构件。焊接材料包括各种变形例。在本实施方式中，焊接材料SDB由所称谓的基本上不包括铅(Pb)的无铅焊料形成。称作无铅焊料的焊接材料的示例仅包括锡(Sn)、锡-铋(Sn-Bi)或者锡-银-铜(Sn-Ag-Cu)。这里，无铅焊料是指具有0.1wt％或更低的铅含量的焊料。该含量按RoHs(有害物质限制)指示的标准而限定。
另外，背表面电极3bp是形成在半导体芯片3的背表面3b侧的金属膜，并且在图9所示的示例中是由铜形成的并且与贯通电极3tsv一体形成。
这里，如图9所示，在本实施方式中，在多个芯片间连接构件7当中的一些芯片间连接构件7中，彼此相邻配置的芯片间连接构件7的焊接材料SDB2彼此接触并且一体化。下面将描述为何使得相邻的焊接材料SDB2这样彼此接触的原因。
如上所描述，在本实施方式中，组合应用总线宽度扩大法和时钟数增加法，由此提高信号传输速率。因此，以层叠方式配置的半导体芯片3经由芯片间连接构件7而电连接，由此减小传输距离，使得阻抗减少。然而，指示如下：出于使多个半导体芯片3之间的通信质量稳定的观点，不仅有必要仅仅减小阻抗的绝对值，而且还有必要考虑多个传输通路之间的阻抗的偏差。
当传输通路如芯片间连接构件7那样由小体积的构件形成时，源自制造中的加工精度的在芯片间连接构件7之间的形状和体积的偏差极大地影响在多个传输通路之间的阻抗的偏差。
具体而言，当增加信号传输通路的操作频率时，需要缩短脉冲宽度。因此，需要考虑称作所称谓的趋肤效应的现象。趋肤效应是基于以下原理发生的现象。即，当电荷在导体中移动时，在由电荷移动所产生的磁场的影响下，在导体中产生反电动势。另外，脉冲宽度的减小导致导体中的反电动势分布不均匀。其结果是，导体的表面的电流密度变得比导体的中央部分相对更大。换言之，信号的脉冲宽度的减小引起电流流动通路集中在导体的表面。换言之，当信号电流的频率增加时，电流流动通路集中在导体的表面。在考虑趋肤效应的情况下，信号电流主要流过的芯片间连接构件7的部分的体积，变得更进一步小于整个芯片间连接构件7的体积。因此，芯片间连接构件7之间的形状和体积的偏差特别大幅地影响多个传输通路之间的阻抗的偏差。
另外，由芯片间连接构件7的具有相对更小的电传导率的金属材料形成的焊接材料SDB，与金属柱CPL和金属膜TMF相比更大地影响阻抗的偏差。
因此，在本实施方式中，如图9和图10所示，在彼此相邻配置的芯片间连接构件7的一些当中，焊接材料SDB2彼此接触并且一体化。换言之，多个芯片间连接构件7包括与相邻的芯片间连接构件7分离的芯片间连接构件71、以及其中相邻的芯片间连接构件7彼此接触的芯片间连接构件72。如图10所示，一体化的相邻的焊接材料SDB2的表面积大于不与相邻的焊接材料SDB接触的焊接材料SDB1的表面积。因此，即使当在加工精度等的影响下多个焊接材料SDB2之间的形状或体积产生偏差时，也可以减少经由多个焊接材料SDB2而对多个传输通路之间的阻抗的偏差施加的影响。下面，其中彼此相邻配置的芯片间连接构件7的至少一部分彼此接触而一体化的结构，如图9和图10所示的焊接材料SDB2，将被描述为相邻焊接材料一体化结构。另一方面，其中彼此相邻配置的芯片间连接构件7分离地分别形成的结构，如图9和图10所示的焊接材料SDB1，将被描述为焊接材料分离结构。
另外，如图9和图10所示，在本实施方式中，在与多个背表面电极3bp的一体化焊接材料SDB2连接的背表面电极BP2之间的距离SL1，小于在与焊接材料SDB1和背表面电极BP2连接的背表面电极BP1之间的距离SL2。另外，如图10所示，在与一体化焊接材料SDB2连接的背表面电极BP2之间的距离SL1，小于在彼此不同的信号流过的背表面电极BP2之间的距离SL3、以及在背表面电极BP1之间的距离SL4。
另外，如图9所示，在本实施方式中，上级侧的半导体芯片3的多个正表面电极3ap以这样的方式配置，使得多个正表面电极3ap分别面向下级侧的半导体芯片3的多个背表面电极3bp。因此，在上面所描述的背表面电极BP1和BP2之间的位置关系也适用于正表面电极AP1和AP2。即，在与多个背表面电极3bp的一体化焊接材料SDB2连接的正表面电极AP2之间的距离SL1，小于在与焊接材料SDB1和背表面电极BP2连接的正表面电极AP1之间的距离SL2。另外，如图10所示，在与一体化焊接材料SDB2连接的正表面电极AP2之间的距离SL1，小于在彼此不同的信号流过的正表面电极AP2之间的距离SL3、以及在正表面电极AP1之间的距离SL4。
例如，在图10所示的示例中，距离SL1约为8μm。相比而言，距离SL2和距离SL3各个约为40μm，并且距离SL4约为20μm。在堆叠半导体芯片3的步骤(见图9)中，使焊接材料SDB熔融以便键合。在该步骤，当相邻电极之间的距离小时，相邻的焊接材料SDB彼此接触，并且变得更可能一体化。换言之，当在相邻的正表面电极AP2之间以及在相邻的背表面电极BP2的间隙距离SL1减小时，焊接材料SDB2彼此接触，并且更可能键合。另一方面，出于防止短路的观点，需要将在不同信号电流流过的电极之间的距离以焊接材料SDB彼此不接触的程度设定。因此，在本实施方式中，如图10所示，距离SL1小于距离SL2、距离SL3和距离SL4的各个。
另外，在图9所示的示例中，上级侧的半导体芯片3的正表面电极3ap与背表面电极3bp之间的距离TL1约为15μm至20μm。换言之，在图9所示的示例中，相邻的电极以距离SL1小于距离TL1的程度彼此更接近配置。这使焊接材料SDB2更可能一体化。然而，在图9所示的示例中，金属柱CPL夹设在正表面电极3ap与背表面电极3bp之间。因此，距离SL1小于距离TL1。然而，芯片间连接构件7的结构除了图9所示的示例以外还包括各种变形例。因此，根据芯片间连接构件7的结构，距离TL1可以小于距离SL1。
顺便一提，出于仅仅减小阻抗的偏差的观点，也能够考虑所有传输通路具有相邻焊接材料一体化结构，如焊接材料SDB2。然而，当该结构应用于所有传输通路时，在平面图上的电极配置空间增加，导致封装体尺寸增加。因此，在本实施方式中，设置了优先次序，用于应用其中相邻的焊接材料SDB彼此接触的相邻焊接材料一体化结构。因此，将相邻焊接材料一体化结构应用于一些传输通路，并且将焊接材料分离结构(如图9和图10所示的焊接材料SDB1那样的结构)应用于其他传输通路。
具体而言，将相邻焊接材料一体化结构应用于与图3所示的数据输入/输出电路IOB电连接的传输通路当中的用于传输数据信号DQ的通路和用于传输数据掩码信号DM的通路。顺便一提，在图10中，示例性地示出了数据信号DQ。然而，数据掩码信号DM传输通路也形成与图10所示的焊接材料SDB2同样的结构。对于用于传输数据信号DQ的通路以及用于传输数据掩码信号DM的通路，在图34所示的数据输入/输出形式的各个中，脉冲宽度相对于时钟信号CK的比率为1或更低。另外，用于传输数据信号DQ的通路具有最大的操作频率(例如400MHz)。因此，趋肤效应相对更可能发生。因此，应用相邻焊接材料一体化结构产生特别大的抑制阻抗的偏差的效果。
另外，对于传输通路当中的连接至图3所示的时钟振荡电路CKG的用于传输时钟信号CK的通路，应用图9和图10所示的相邻焊接材料一体化结构。图10是以放大尺寸示出许多电极的部分的视图，因而未示出图3所示的时钟信号CK用的传输通路。然而，时钟信号CK的传输通路也形成与图10所示的焊接材料SDB2同样的结构。时钟信号CK的脉冲宽度是待与其他信号的脉冲宽度比较的对象。因此，如图34所示，脉冲宽度的比例函数(相对于基准值的比率)为1。另外，用于传输时钟信号CK的通路具有次于用于传输数据信号DQ的通路的第二大频率(例如200MHz)。因此，通过将相邻焊接材料一体化结构应用于此，产生抑制阻抗的偏差的效果变得容易。
在本实施方式中，对于除了上面所描述的传输通路以外的其他传输通路，例如与指令控制单元CMDC连接的传输通路、与地址缓冲电路ABF连接的传输通路、或者用于传输时钟使能信号CKE的通路，应用焊接材料分离结构。另外，除了信号传输通路以外，对于与用于驱动图3所示的存储器电路DRAM并且用于提供电源电位或基准电位的电源控制电路PSM连接的传输通路，应用焊接材料分离结构。即，相邻的焊接材料不彼此接触。图10是许多电极的部分的放大图，因而示例性地示出了传输通路的芯片选择信号CS、时钟使能信号CKE和数据用基准电位VssQ。因此，下面描述的除了数据信号DQ、数据掩码信号DM和时钟信号CK以外的传输通路，换言之，在本实施方式中对其应用焊接材料分离结构的传输通路包括以下通路。即，在本实施方式中，对其应用焊接材料分离结构的传输通路包括用于时钟使能信号CKE、芯片选择信号CS、行地址信号选通信号RAS、列地址选通信号CAS、写入使能信号WE、地址信号A0至A13、片地址信号BA和复位信号RT的传输通路。另外，在本实施方式中，也将焊接材料分离结构应用于数据选通信号DQS用的信号传输通路。
用于除了数据信号DQ、数据掩码信号DM和时钟信号CK以外的那些的传输通路，与用于传输数据信号DQ的通路、用于传输数据掩码信号DM的通路、以及用于传输时钟信号CK的通路相比，脉冲宽度更长。另外，用于除了数据信号DQ、数据掩码信号DM和时钟信号CK以外的那些的传输通路，与用于传输数据信号DQ的通路相比，频率更小(例如100MHz或更低)。因此，在本实施方式中，对于具有相对更长的脉冲宽度的传输通路，应用焊接材料分离结构，由此节省平面图上的电极配置空间。
接着，将描述堆叠的多个半导体芯片3的各个在平面图上的电极的布置。图11是示出了图7所示的存储器芯片的正表面侧的平面图。图12是示出了图11所示的存储器芯片的背表面侧的平面图。另外，图13是示出了图7所示的逻辑芯片的正表面侧的平面图；以及图14是示出了图13所示的逻辑芯片的背表面侧的平面图。顺便一提，在图11至图14中，为了便于理解，电极以数目减少的方式示出。然而，电极(正表面电极3ap、背表面电极3bp和贯通电极3tsv)的数目不限于图11至图14所示的实施方式。另外，图12示出了存储器芯片MC0、MC1和MC2的背表面图。然而，其中不形成背表面电极3bp的存储器芯片MC3(见图7)的背表面的结构在图6示出，因而未被图示。
如图11所示，在存储器芯片MC0、MC1、MC2和MC3的正表面3a上(具体而言在半导体衬底的主表面之上)，配置有多个存储器块(memory mat)MM。存储器块MM是一种存储器电路形成区域，其中参照图3所描述的多个存储器单元MCA阵列状地配置。在图11所示的示例中，形成有与四个信道相对应的四个存储器块MM。
这里，如图11所示，存储器芯片MC0、MC1、MC2和MC3所包括的多个正表面电极3ap以聚集的方式配置在正表面3a的中央部。当如图11所示，存储器芯片MC所包括的多个正表面电极3ap以聚集的方式配置在正表面3a的中央部时，四个信道用的存储器块MM能够以包围配置有前面电极群的区域的方式配置。在该情况下，可以使各个存储器块MM与正表面电极3ap之间的距离相等。换言之，当如图11所示多个正表面电极3ap各个更接近于正表面3a的中央而配置时，可以使多个信道的各个传输通路的长度相等。这在能够减小各个信道的传输速率的误差的方面是优选的。
另外，如图8所示，存储器芯片MC0、MC1和MC2的多个正表面电极3ap、以及存储器芯片MC0、MC1和MC2的多个背表面电极3bp配置于在厚度方向上重叠的位置，并且经由多个贯通电极3tsv而分别彼此电连接。因此，如图12所示，存储器芯片MC0、MC1和MC2所包括的多个背表面电极3bp以聚集的方式配置在背表面3b的中央部。这能够使贯穿存储器芯片MC0、MC1和MC2的传输通路的长度最小化。
另外，如图8所示，逻辑芯片LC的多个背表面电极3bp、以及存储器芯片MC0的多个正表面电极3ap分别配置于在厚度方向上重叠的位置，并且经由芯片间连接构件7而分别彼此电连接。因此，如图14所示，逻辑芯片LC所包括的多个背表面电极3bp以聚集的方式配置在背表面3b的中央部。这能够使用于将存储器芯片MC0与逻辑芯片LC连接的传输通路的长度最小化。
另外，如图13所示，逻辑芯片LC所包括的多个正表面电极3ap的一些(多个正表面电极3ap1)配置在正表面3a在中央部。另外，逻辑芯片LC所包括的多个正表面电极3ap的另一些(多个正表面电极3ap2)沿着正表面3a的边(侧表面3c)配置在正表面3a的外缘部。在图13所示的正表面电极3ap当中，配置在正表面3a的中央部的多个正表面电极3ap1经由图8所示的贯通电极3tsv而与背表面电极3bp电连接。换言之，多个正表面电极3ap1是内部接口用的电极。
另外，逻辑芯片LC的平面尺寸小于存储器芯片MC0、MC1、MC2和MC3的各个平面尺寸。另外，如图6所示，在半导体芯片1，在平面图上，逻辑芯片LC的背表面3b的中央部(中央区域)以与存储器芯片MC3的中央部(中央区域)重叠的方式配置。换言之，在平面图上，存储器芯片MC3的四个侧表面3c配置在逻辑芯片LC的四个侧表面3c的外部。换言之，多个半导体芯片3堆叠并且安装在布线基板2之上，从而存储器芯片MC3的四个侧表面3c位于逻辑芯片LC的四个侧表面3c与布线基板2的四个侧表面2c之间。另外，图7所示的存储器芯片MC0、MC1和MC2配置在与存储器芯片MC3重叠的位置(与存储器芯片MC3相同的位置)。
因此，在平面图上，存储器芯片MC0、MC1、MC2和MC3的各个外缘部(正表面3a和背表面3b的各个外缘部)配置在与逻辑芯片LC的外部的外围区域重叠的位置。换言之，在存储器芯片MC0、MC1、MC2和MC3的各个外缘部与布线基板2之间不存在逻辑芯片LC(例如见图7)。
因此，为了将各个半导体芯片3的图8所示的内部接口用的正表面电极3ap和背表面电极3pb配置于在厚度方向上重叠的位置，至少内部接口用的正表面电极3ap和背表面电极3pb优选配置于在厚度方向上与逻辑芯片LC重叠的位置。另外，在逻辑芯片LC的外缘部，如图13所示，配置有内部接口用的多个正表面电极3ap2。因此，在逻辑芯片LC的正表面3a，内部接口用的多个正表面电极3ap2优选以聚集的方式配置在正表面3a的中央部。
另外，在图13所示的多个正表面电极3ap当中，配置在正表面3a的外缘部的多个正表面电极3ap2经由图7所示的布线基板而与未图示的外部设备电连接。具体而言，正表面电极3ap2经由凸点(电极或者外部端子)8而与键合引线2f(见图7)电键合。换言之，多个正表面电极3ap2是内部接口用的电极。用于将逻辑芯片LC与布线基板2(见图8)电连接的凸点8，是通过将镍(Ni)膜或者焊接膜(焊接材料)堆叠在以例如柱形(例如圆柱形)形成的并且包括铜(Cu)作为主要成分的构件的顶端，所获得的金属构件。顶端的焊接膜与背表面电极3bp键合，由此在彼此之间建立电连接。
顺便一提，当聚集在图13所示的逻辑芯片LC的正表面3a的正表面电极3ap1被用作内部接口专用的电极时，可以允许正表面电极3ap1发挥功能，即使正表面电极3ap1不如图8所示与布线基板2电连接。然而，当正表面电极3ap1的一些如图8所示与布线基板2的键合引线2f电连接时，该构造在正表面电极3ap1的一些能够被用作内部接口用的电极的方面是优选的。
例如，在存储器芯片MC0、MC1、MC2和MC3的各个中，形成有图3所示的用于驱动存储器电路DRAM的电源控制电路PSM。作为这样的端子，其用于将电源电位(第一电位)或者基准电位(与第一电位不同的第二电位，例如地电位)提供给电源控制电路PSM，可以考虑使用图13所示的正表面电极3ap1的一些。换言之，在图13所示的示例中，配置在逻辑芯片LC的正表面3a的中央部的多个正表面电极3ap1，包括例如被提供有电源电位的第一电位电极、以及被提供有与第一电位不同的第二电位(例如地电位)的第二电位电极。
当提高信号传输速率时，出于抑制由于瞬时电压降等的影响所致的操作不稳定的观点，优选缩短电源与电源消耗电路之间的传输距离。因此，逻辑芯片LC的正表面电极3ap1的一些与布线基板2电连接，并且被提供有第一电位(例如电源电位)或者第二电位(例如地电位)。这在能够缩短与各个包括电源消耗电路的存储器芯片MC0、MC1、MC2和MC3的驱动电路的距离的方面是优选的。另外，对于被提供有第一电位的第一电位电极、以及被提供有与第一电位不同的第二电位的第二电位电极，优选地，如图8所示，正表面电极3ap与背表面电极3bp在厚度方向上彼此重叠，并且经由贯通电极3tsv而彼此电连接。
<半导体器件的制造方法>
接着，将描述参照图1至图8所描述的半导体器件1的制造步骤。半导体器件1是根据图15所示的流程而制造的。图15是示出了参照图1至图8所描述的半导体器件的制造步骤的说明图。
<基板准备步骤>
首先，在图15所示的基板准备步骤中，准备图16所示的布线基板20。图16是示出了在图15所示的基板准备步骤中准备的布线基板的整体结构的平面图。
如图16所示，在本步骤中所设置的布线基板20在框部(外框)20b的内部包括多个器件形成部20a。具体而言，将多个(图16中为27个)器件形成部20a配置成行状。多个器件形成部20a的各个对应于图4至图8所示的布线基板2。布线基板20是所称谓的多片式(multi-piece)基板，其具有多个器件形成部20a以及在各个器件形成部20a之间的切割线(切割区域)20c。因此，使用包括多个器件形成部20a的多片式基板能够提高制造效率。另外，在各个器件形成部20a中，分别形成参照图7所描述的布线基板的组成构件。
<第一粘接材料配置步骤>
接着，在图15所示的第一粘接材料配置步骤中，如图17和图18所示，在布线基板20的上表面2a的芯片安装区域2p1之上，配置粘接材料NCL1。图17是示出了其中在图16所示的布线基板的多个器件形成部的各个上配置粘接材料的状态的放大平面图。顺便一提，在图17中，为了示出芯片安装区域2p1和2p2、器件形成部20a和切割线20c的位置，芯片安装区域2p1和2p2和器件形成部20a的轮廓各个用点划线示出。然而，芯片安装区域2p1和2p2是用来将逻辑芯片LC和存储器芯片MCM(见图7)安装在其之上的区域。因此，不需要表示出实际可见的边界线。另外，对于器件形成部20a和切割线20c，也不需要表示出实际可见的边界线。顺便一提，下文当在平面图中示出芯片安装区域2p1和2p2、器件形成部20a和切割线20c时，同样不需要表示出实际可见的边界线。
一般而言，当通过面朝下安装方法(倒装芯片连接方法)将半导体芯片安装在布线基板之上时，执行在将半导体芯片与布线基板电连接的之后采用树脂将连接部分密封的方法。在该情况下，从配置在半导体芯片与布线基板之间的空隙的附近的喷嘴提供树脂。从而，利用毛细管现象将树脂填充在空隙内。
另一方面，在本实施方式中所描述的示例中，在将逻辑芯片LC(见图13)在稍后描述的第一芯片装载步骤中安装在布线基板20之上之前，将粘接材料NCL1配置在芯片安装区域2p1。从而，从粘接材料NCL1的顶部挤压逻辑芯片LC，并且将逻辑芯片LC与布线基板20电连接。通过该方法(第一涂覆方法)，逻辑芯片LC得以安装。
在后注入方法的情况下，利用毛细管现象将树脂填充在空隙内。因此，对一个器件形成部20a的处理时间(注入树脂的时间)增加。另一方面，在第一涂覆方法的情况下，在逻辑芯片LC的顶部(例如图8所示的凸点8)与键合引线2f的结合部彼此接触的时刻，粘接材料NCL1已经被填充在布线基板20与逻辑芯片LC之间。因此，与后注入方法相比，该方法在能够缩短对一个器件形成部20a的处理时间并且提高制造效率的方面是优选的。
然而，作为相对于本实施方式的一个变形例，将图15所示的第一芯片安装步骤与第一粘接材料配置步骤的次序反转，后注入方法也是可适用的。例如，当待在一个步骤中形成的产品形成区域的数目更少时，处理时间的差异也更小。因此，即使当使用后注入方法时，也可以抑制制造效率的降低。
另外，第一涂覆方法中所使用的粘接材料NCL1由如上所描述的绝缘(非导电性)材料(例如树脂材料)形成。
<第一芯片准备步骤>
另外，在图15所示的第一芯片准备步骤中，准备图13和图14所示的逻辑芯片LC。图18是示例性地示出了包括图8所示的贯通电极的半导体芯片的制造步骤的概要的说明图。另外，图19是示例性地示出了跟在图18之后的半导体芯片的制造步骤的概要的说明图。顺便一提，在图18和图19中，将主要描述贯通电极3tvs以及待与贯通电极3tvs电连接的背表面电极3bp的制造方法。不示出并且不描述贯通电极3tvs以外的各种电路的形成步骤。另外，图18和图19所示的半导体芯片的制造方法除了适用于图13和图14所示的逻辑芯片LC以外，还适用于图11和图12所示的存储器芯片MC0、MC1和MC2的制造方法。
首先，作为晶片准备步骤，准备图18所示的晶片(半导体衬底)WH。晶片WH是由例如硅(Si)形成的半导体衬底，并且在平面图上形成圆。晶片WH具有作为半导体元件形成表面的正表面(主表面、上表面)WHs、以及与正表面WHs相对的背表面(主表面、下表面)WHb。另外，晶片WH的厚度大于图7所示的逻辑芯片LC或者存储器芯片MC0、MC1和MC2的厚度，并且例如约为几百微米。
接着，作为孔形成步骤，形成用于形成图8所示的贯通电极3tvs的孔(穿孔或者开口)3tsh。在图18所示的示例中，将掩膜25配置在晶片WH的正表面WHs之上来进行刻蚀处理，由此形成孔3tsh。顺便一提，能够例如在本步骤之后并且在后续的布线层形成步骤之前，形成由图8所示的逻辑芯片LC和存储器芯片MC0、MC1和MC2的半导体元件(半导体电路元件)形成的各种电路。
接着，将金属材料例如铜(Cu)填充在孔3tsh内，由此形成贯通电极3tsv。接着，作为布线层形成步骤，在晶片WH的正表面WHs之上形成布线层(芯片布线层)3d。在本步骤中，形成图11或图13所示的多个正表面电极3ap，并且将多个贯通电极3tsv与多个正表面电极3ap分别彼此电连接。顺便一提，正表面电极3ap以及待与正表面电极3ap一体形成的在最上层的布线层3各个由例如由铝(Al)形成的金属膜所形成。
另外，在本步骤中，将图7所示的逻辑芯片LC和存储器芯片MC0、MC1和MC2的半导体芯片与图11和图13所示的多个正表面电极3ap经由布线层3d而电连接。其结果是，将逻辑芯片LC和存储器芯片MC0、MC1和MC2的半导体元件经由布线层3d而电连接。
接着，作为外部端子形成步骤，在正表面电极3ap(见图11和图13)之上分别形成凸点8。在本步骤中，如图18所示，在逻辑芯片LC的正表面电极3ap之上形成导体柱8b。接着，在导体柱8b的顶端形成焊接材料8a。可选地，在图9所示的存储器芯片MC0、MC1、MC2和MC3的情况下，在正表面电极3ap之上形成包括图9所示的金属柱CPL、金属膜TF和焊接材料SDB的芯片间连接构件7。在将图8所示的半导体芯片3安装在布线基板2或者下方的半导体芯片3之上时，焊接材料8a作为键合材料发挥功能。
接着，作为图19所示的背表面抛光步骤，对晶片WH的背表面WHb(见图18)侧进行抛光，由此减小晶片WH的厚度。其结果是，使图7所示的半导体芯片3的背表面3b露出。换言之，贯通电极3tsv在厚度方向上贯穿晶片WH。另外，多个贯通电极3tsv在晶片WH的背表面3b从晶片WH露出。在图19所示的示例中，在背表面抛光步骤，在晶片WH被支撑基底材料26例如玻璃板以及用于保护形成在正表面WHs侧的凸点8的保护层27所支撑时，使用抛光具(jig)28进行抛光。
接着，在背表面电极形成步骤，在背表面3b形成多个背表面电极3bp，并且将多个背表面电极3bp与多个贯通电极3tsv分别电连接。
接着，作为单片化步骤，沿着切割线将晶片WH分割，由此获得多个半导体芯片3。接着，根据需要执行检查，得到图7所示的半导体芯片3(逻辑芯片LC或者存储器芯片MC0、MC1或MC2)。
<第一芯片安装步骤>
接着，在图15所示的第一芯片安装步骤中，如图20和图21所示，将逻辑芯片LC安装在布线基板20之上。
图20是示出了在图17所示的布线基板的芯片安装区域之上安装逻辑芯片的状态的放大平面图。另外，图21是沿着图20的线A-A的放大截面图。
在本步骤中，如图21所示，通过所称谓的面朝下安装方法(倒装芯片安装方法)安装逻辑芯片LC，从而逻辑芯片LC的正表面3a面向布线基板20的上表面2a。另外，通过本步骤，将逻辑芯片LC与布线基板20彼此电连接。具体而言，将形成在逻辑芯片LC的正表面3a上的多个正表面电极3ap与形成在布线基板20的上表面2a上的多个键合引线2f经由凸点8(图18所示的导体柱8b和焊接材料8a)而分别彼此电连接。
在本步骤中，首先，在布线基板20的芯片安装区域2p1之上，配置逻辑芯片LC(半导体芯片3)。将凸点8形成在逻辑芯片LC的正表面3a侧。另一方面，在形成在布线基板20的上表面2a上的键合引线2f的结合部，形成焊接层(未图示)，该焊料层是用于确保与图8所示的凸点8的电连接的键合材料。
接着，将未图示的加热具对着逻辑芯片LC的背表面3b侧挤压。从而，将逻辑芯片LC向布线基板20挤压。在对粘接材料NCL1进行热处理之前，粘接材料NCL1是软的。因此，当逻辑芯片LC被加热具推压时，形成在逻辑芯片LC的正表面3a上的多个凸点8的顶端与键合引线2f的键合区域(具体而言是未图示的焊接层)接触。
接着，在将逻辑芯片LC对着未图示的加热具挤压的同时，逻辑芯片LC和粘接材料NCL1被加热具加热。在逻辑芯片LC与布线基板20之间的结合部，焊接材料8a(见图18)以及在键合引线2f之上的未图示的焊接层分别熔融，并且一体化。其结果是，如图8所示，凸点8与键合引线2f彼此电连接。
另外，对粘接材料NCL1加热，从而使粘接材料NCL1硬化。这得到了在逻辑芯片LC被部分埋入其内的状态下硬化的粘接材料NCL1。另外，逻辑芯片LC的背表面电极3bp从硬化的粘接材料NCL1露出。
<第二粘接材料配置步骤>
接着，在图15所示的第二粘接材料配置步骤中，如图22所示，在逻辑芯片LC(半导体芯片3)的背表面3b之上配置粘接材料NCL2。图22是示出了在图18所示的半导体芯片的背表面及其外围配置粘接材料的状态的放大平面图；图23是沿着图22的线A-A的放大截面图。
如图8所示，对于本实施方式的半导体器件1，在待堆叠的多个半导体芯片3当中，待装载在最下级(例如第一级)的逻辑芯片LC、以及待装载在从最下级数第二级的存储器芯片MC0，均通过面朝下安装方法(倒装芯片安装方法)安装。因此，如结合第一粘接材料配置步骤所描述的，第一涂覆方法在能够缩短对一个器件形成部20a(见图22和图23)的处理时间并且提高制造效率方面被优选地应用。
另外，在第一涂覆方法中所使用的粘接材料NCL2，如上所描述，由绝缘(非导电性)材料(例如树脂材料)形成。另外，粘接材料NCL2由通过被施加能量而变得更硬(硬度增加)的树脂材料形成，并且在本实施方式中包括例如热硬化树脂。另外，硬化前的粘接材料NCL2比图18所示的导体柱8b更软，并且能够通过将逻辑芯片LC对着其挤压而变形。
另外，根据处理方法的不同，硬化前的粘接材料NCL2大多被归类为称作NCP的膏体状树脂(绝缘材料膏体)以及称作NCF的预先形成在膜中的树脂(绝缘材料膜)。作为本步骤中所使用的粘接材料NCL2，能够使用NCP和NCF中的任一种。在图22和图23所示的示例中，从喷嘴33(见图23)喷出NCP，接着粘接材料NCL2被配置在逻辑芯片LC的背表面3b之上。
顺便一提，在从喷嘴33喷出膏体状粘接材料NCL2方面，本方法与结合第一粘接材料配置步骤所描述的后注入方法是共用(common)的。然而，在本实施方式中，在安装图7所示的存储器芯片MC0(存储器模块MCM)之前，预先安装了粘接材料NCL2。因此，与其中利用毛细管现象注入树脂的后注入方法相比，可以大幅地提高粘接材料NCL2的涂覆速率。
在图15所示的第二芯片安装步骤中，粘接材料NCL2具有键合并固定存储器芯片MC0(见图7)和逻辑芯片LC(见图7)的固定功能。另外，粘接材料NCL2具有密封并由此保护存储器芯片MC0和逻辑芯片LC之间的结合部的密封功能。顺便一提，密封功能包括分散并释放待传递给在存储器芯片MC0和逻辑芯片LC之间的结合部的应力并且由此保护结合部的应力释放功能。
出于满足密封功能的观点，只要将粘接材料NCL2以包围存储器芯片MC0和逻辑芯片LC之间的结合部的外围的方式配置即可。因此，当安装至少存储器芯片MC0时，只要通过粘接材料NCL2将图8所示的多个凸点8密封即可。
<第二芯片准备步骤>
另外，在图15所示的第二芯片准备步骤中，准备图7所示的存储器芯片MC0、MC1、MC2和MC3的存储器模块MCM。作为相对于本实施方式的一个变形例，在逻辑芯片LC之上，可以顺次堆叠存储器芯片MC0、MC1、MC2和MC3。然而，在本实施方式中，将描述其中预先层叠了存储器芯片MC0、MC1、MC2和MC3从而形成图25所示的存储器模块(存储器芯片层叠体或者半导体芯片层叠体)MCM的一个实施方式。如下面所描述，在形成存储器芯片MC0、MC1、MC2和MC3的储器模块MCM时，例如，该步骤可以在与除了图15所示的第二芯片准备步骤之外的其它步骤不同的位置相比例如能够在与其他步骤不同的位置，独立于该其他步骤地执行。例如，存储器模块MCM也可以作为可购买部件提供。因此，有利地，能够简化图15所示的组装步骤，由此整体上提高制造效率。
图24是示例性地示出图7所示的存储器芯片的层叠体的一个组装步骤的概要的说明图。另外，图25是示出了存储器芯片的层叠体的跟在图24之后的一个组装步骤的概要的说明图。顺便一提，作为图24和图25所示的多个存储器芯片MC0、MC1、MC2和MC3的各个制造方法，可应用参照图18和图19所描述的半导体芯片的制造方法来制造，因此将不描述。
首先，对于组装基底材料准备步骤，提供用于组装图25所示的存储器模块MCM的基底材料(组装基底材料)34。基底材料34具有用于将多个存储器芯片MC0、MC1、MC2和MC3堆叠在其之上的组装表面34a。在组装表面34a，设置粘接层35。
接着，作为芯片堆叠步骤，将存储器芯片MC0、MC1、MC2和MC3堆叠在基底材料34的组装表面34a之上。在图24所示的示例中，将存储器芯片MC0、MC1、MC2和MC3依次层叠，从而使待层叠的各个半导体芯片3的背表面3b面向基底材料34的组装表面34a。通过例如芯片间连接构件7，而将上级侧的半导体芯片3的背表面电极3bp与下级侧的半导体芯片3的正表面电极3ap键合。具体而言，将键合在经由金属膜TMF而键合于正表面电极3ap的金属柱CPL的顶端部的焊接材料8a、以及形成在半导体芯片3的背表面电极3bp上的焊接材料8c加热，并且一体化，由此形成焊接材料SDB。从而，在层叠的多个的半导体芯片3之间建立了电连接。
在本步骤中，如参照图9和图10所描述的，在用于电连接待层叠的存储器芯片MC0、MC1、MC2和MC3的多个芯片间连接构件7当中，对于应用相邻焊接材料一体化结构的芯片间连接构件72，在半导体芯片3之间建立了电连接，从而相邻的焊接材料SDB2彼此接触并且与其他焊接材料SDB分离。在本实施方式中，对于用于图3所示的传输数据信号DQ、数据选通信号DQS和时钟信号CK的多个传输通路的各个，将相邻焊接材料一体化结构应用于芯片间连接构件7。
接着，在图25所示的层叠体密封步骤中，在层叠的多个的半导体芯片3之间提供树脂(底部填充树脂)，由此形成密封体(芯片层叠体用密封体或者芯片层叠体用树脂体)6。密封体6由结合第一粘接材料配置步骤所描述的后注入方法来形成。即，预先堆叠多个半导体芯片3。接着，从喷嘴36提供底部填充树脂6a，并且将底部填充树脂6a填充在层叠的多个半导体芯片3之间。底部填充树脂6a的粘度低于图15所示的密封步骤所使用的密封树脂，并且能够利用毛细管现象而被填充在多个半导体芯片3之间。然后，使填充在多个半导体芯片3之间的底部填充树脂6a硬化，从而得到密封体6。
用于通过后注入方法形成密封体6的方法与所称谓的传递模制(transfer mold)方法相比，空隙填充特性更优异，因而有效地适用于其中堆叠的半导体芯片3之间的空隙狭窄的情况。另外，如图25所示，当待填充有底部填充树脂6的空隙以多级形状形成时，能够在一个步骤中用底部填充树脂6a填充多个空隙。因此，能够整体上缩短加工时间。
接着，在组装基底材料去除步骤中，从存储器芯片MC3的背表面3b剥离并去除基底材料34和粘接层35。作为用于去除基底材料34和粘接层35的方法，例如，可应用其中使粘接层35所包括的树脂成分(例如紫外线硬化树脂)硬化的方法。至此为止的步骤得到其中堆叠有多个存储器芯片MC0、MC1、MC2和MC3的存储器模块MCM，并且在各个存储器芯片MC0、MC1、MC2和MC3之间的连接部被密封体6密封。存储器模块MCM可以视为一个存储器芯片，具有包括形成在其之上的多个正表面电极3ap的正表面3a(存储器芯片MC0的正表面3a)、以及与正表面3a的相对的背表面3b(存储器芯片MC3的背表面3b)。
<第二芯片安装步骤>
接着，在图15所示的第二芯片安装步骤中，如图26和图27所示，将存储器模块MCM安装在逻辑芯片LC的背表面3b之上。图26是示出了其中层叠体安装在图22所示的逻辑芯片的背表面之上的状态的放大平面图。另外，图27是沿着图26的线A-A的放大截面图。
在本步骤中，如图27所示，通过所称谓的面朝下安装方法(倒装芯片安装方法)安装存储器模块MCM，从而存储器模块MCM的正表面3a(图8所示的存储器芯片MC0的正表面3a)面向逻辑芯片LC的背表面3b。另外，通过本步骤，将多个存储器芯片MC0、MC1、MC2和MC3与逻辑芯片LC彼此电连接。具体而言，如图8所示，将形成在存储器模块MCM(存储芯片MC0)的正表面3a上的多个正表面电极3ap与形成在逻辑芯片LC的背表面3b上的多个背表面电极3bp经由芯片间连接构件7而分别彼此电连接。
在本步骤中，逻辑芯片LC与存储器模块MCM对准，从而逻辑芯片LC的多个背表面电极3bp(见图8)与形成在存储器模块MCM的正表面3a上的多个芯片间连接构件7(见图8)配置成彼此相对。
接着，将未图示的加热具对着存储器模块MCM的背表面3b侧挤压，从而将存储器模块MCM向逻辑芯片LC挤压。在该步骤，粘接材料NCL1处于软的状态。因此，当向其内推压存储器模块MCM时，形成在存储器模块MCM的正表面3a上的多个芯片间连接构件7贯穿粘接材料NCL2，并且与逻辑芯片LC的背表面电极3bp(见图8)接触。另外，应用在存储器模块MCM与逻辑芯片LC之间的粘接材料NCL2沿着逻辑芯片LC的背表面3b延展。
接着，通过未图示的加热具(热源)对存储器模块MCM和粘接材料NCL2加热。在存储器模块MCM与逻辑芯片LC之间的结合部，芯片间连接构件7的焊接材料8a(见图24)分别熔融，并且与逻辑芯片LC的背表面电极3bp分别键合。换言之，存储器模块MCM被加热具(热源)加热。其结果是，存储器模块MCM的多个正表面电极3ap(见图8)与逻辑芯片LC的多个背表面电极3bp(见图8)经由多个芯片间连接构件7而分别彼此电连接。另外，通过加热粘接材料NCL2，使粘接材料NCL2硬化。
在本步骤中，如参照图9和图10所描述的，在用于将逻辑芯片LC的背表面电极3bp与存储器芯片MC0的正表面电极3ap电连接的多个芯片间连接构件7当中，对于应用相邻焊接材料一体化结构的芯片间连接构件72，在半导体芯片3之间建立电连接，从而相邻的焊接材料SDB2彼此接触并且与其他焊接材料SDB分离。在本实施方式中，对于用于图3所示的传输数据信号DQ、数据选通信号DQS和时钟信号CK的多个传输通路的各个，将相邻焊接材料一体化结构应用于芯片间连接构件7。
<密封步骤>
接着，在图15所示的密封步骤中，如图28所示，采用树脂来密封布线基板20的上表面2a、逻辑芯片LC和多个存储器芯片MC0、MC1、MC2和MC3的存储器模块MCM，由此形成密封体4。图28是示出了其中在图27所示的布线基板之上形成密封体从而密封堆叠的多个半导体芯片的状态的放大截面图。
在本实施方式中，形成用于在一个步骤中密封多个器件形成部20a(见图16)的密封体4。这类密封体4的形成方法称作一并模制(Block Molding)方法。将由一并模制方法制造的半导体封装体称作MAP(多阵列封装体)型半导体器件。使用一并模制方法，能够使得各个器件形成部20a之间的空隙更小，使得一个布线基板20的有效面积更大。换言之，可从一个布线基板20获得的产品数增加。因而，通过增大一个布线基板20的有效面积，可以使制造步骤高效。
此外，在本实施方式中，通过所称谓的传递模制方法来实现成形，其中将受热且软化的树脂注入未图示的模制模具并且成形，接着使树脂热硬化。与用于密封如图28所示的存储器模块MCM的密封体6那样通过使液体树脂硬化所获得的密封体相比，由传递模制的方法形成的密封体4耐久性更高，因此作为保护构件更优选。另外，通过将填充料颗粒例如硅石(二氧化硅；SiO2)混合在热硬化树脂中，可以改善密封体4的功能(例如对扭曲变形的耐受性)。
顺便一提，在本实施方式中，层叠的多个半导体芯片3之间的结合部(电连接部)用粘接材料NCL1和NCL2和密封体6密封。因此，作为一个变形例，可适用没有形成封装体4的实施方式。在该情况下，可以省略密封步骤。
<焊球安装步骤>
接着，在图15所示的焊球安装步骤中，如图29所示，对于形成在布线基板20的下表面2b上的多个接合区2g，分别键合充当外部端子的多个焊球5。图29是示出了在图28所示的布线基板的多个接合区之上键合焊球的状态的放大截面图。
在本步骤中，如图29所示，将布线基板20上下翻转。接着，在露出于布线基板20的下表面2b的多个接合区2g之上，分别配置焊球5。接着，进行加热，由此将多个焊球5与接合区2g分别键合。通过本步骤，将多个焊球5经由布线基板20而与多个半导体芯片3(逻辑芯片LC和存储器芯片MC0、MC1、MC2和MC3)分别电连接。然而，在本实施方式中所描述的技术不仅仅适用于其中阵列状地键合焊球5的所称谓的BGA(球栅阵列)型半导体器件。例如，作为相对于本实施方式的一个变形例，该技术还适用于所称谓的LGA(接合区栅阵列)型半导体器件，其将在这样的状态下出厂，即其内不形成焊球5并且露出接合区2g、或者将比焊球5更薄的焊料膏涂覆于接合区2g。在LGA型半导体器件的情况下，可以省略焊球安装步骤。
<单片化步骤>
接着，在图15所示的单片化步骤中，如图30所示，将布线基板20按每个器件形成部20a进行分割。图30是示出了其中将图29所示的多片式布线基板单片化的状态的截面图。
在本步骤中，如图30所示，将布线基板20和密封体4沿着切割线(切割区域)20c切断，得到多个单片化的半导体器件1(见图7)。切断方法没有特别限制。然而，在图30所示的示例中，示出了以下实施方式：使用切割刀(旋转刀)40，使键合并且固定在胶带材料(切割胶带)41的布线基板20和密封体4从要被切断的布线基板20的下表面2b侧切断。然而，在本实施方式中所描述的技术不仅仅适用于其中使用作为包括多个器件形成部20a的多片式基板的布线基板20的情况。例如该技术还适用于其中将多个半导体芯片3堆叠在相当于一个半导体器件的布线基板2(见图7)之上的半导体器件。在该情况下，可以省略单片化步骤。
通过以上各个步骤，得到参照图1至图8所描述的半导体器件1。接着，执行必要检查和测试，例如外观检查和电测试。接着，使产品出厂，或者将产品安装在未图示的安装基板之上。
(变形例)
以上，以实施方式具体描述了本发明人所完成的发明。然而，理应理解本发明不限于这些实施方式，并且在不偏离主旨的范围内可以进行各种改变。
<变形例1>
例如，在实施方式中，如参照图9所描述的，已经描述了这样的实施方式，其中夹设金属柱CPL例如Cu柱，作为用于在堆叠的半导体芯片3之间建立电连接的芯片间连接构件7的结构。然而，作为一个变形例，例如如图31所示，可以采用以下结构：不将金属柱CPL(见图9)配置在焊接材料SDB与正表面电极3ap之间。即，可以将焊接材料SDB直接键合于正表面电极AP1。顺便一提，当需要提高焊接材料SDB与正表面电极3ap之间的连接性时，优选地，如图31所示(示出了相对于图9的变形例的放大截面图)，在正表面电极3ap的露出表面，形成金属膜TMF，并且将焊接材料SDB经由金属膜TMF与正表面电极3ap连接。在图31所示的示例中，金属膜TMF是镍(Ni)膜、钯(Pd)和钛(Ti)的层叠膜。
在图31所示的变形例的情况下，如图9所示，不设置金属柱CPL，能够进一步减小半导体芯片3之间的距离。在该情况下，上级侧的半导体芯片3的正表面电极3ap与背表面电极3bp之间的距离TL2与距离SL1相当或者稍微小于距离SL1，并且例如为3μm至5μm。
另外，尽管未图示，但是芯片间连接构件7的外围结构包括各种变形例。例如，可以用聚酰亚胺等有机绝缘膜进一步覆盖图9和图31所示的绝缘膜PF的露出表面。
<变形例2>
另外，在实施方式中，已经描述以下实施方式：在图3所示的多个传输通路当中，对于数据信号DQ传输通路、数据掩码信号DM传输通路、和时钟信号CK传输通路，应用其中相邻的焊接材料彼此接触的相邻焊接材料一体化结构；并且对于其他传输通路，应用焊接材料分离结构。然而，应用相邻焊接材料一体化结构的传输通路除了上述以外还包括各种变形例。例如，当通过图34所示的DDR方法操作数据选通信号时，脉冲宽度相对于时钟信号CK的比率为1或更低。另外，数据选通信号DQS的输入频率相对更高。因此，数据选通信号的频率与时钟信号CK或者数据信号DQ同等。因此，对于应用焊接材料一体化结构的优先次序，用于数据信号DQ、数据掩码信号DM和时钟信号CK的传输通路各个具有特别高的优先次序。数据选通信号DQS用的传输通路具有次于上述那些的第二高优选次序。另外，当即使在频率例如约100MHz下也需要减少阻抗的偏差时，可将相邻焊接材料一体化结构应用于例如与指令控制电路CMDC连接的传输通路。
另外，作为用于减少信号传输通路的噪声影响的方法，有以下技术：使信号电流流过具有不同相位(差动信号)的信号流过的一对信号传输通路(差动对)，由此基于这对信号传输通路之间的电位差来规定信号电平。当将信号传输通路差动化时，能够减少信号传输通路的阻抗的偏差所致的影响。因此，例如当将图3所示的时钟信号CK设定为差动信号时，也可将焊接材料分离结构应用于差动化的传输通路。
然而，即使对于差动化的信号传输通路，通过将相邻焊接材料一体化结构应用于此，能够进一步减少阻抗的偏差所致的影响。
<变形例3>
另外，在实施方式中，作为相邻焊接材料一体化结构的示例，已经描述了其中彼此相邻配置的两个焊接材料SDB彼此一体化的示例。然而，作为一个变形例，可以将三个或更多个焊接材料SDB彼此一体化。随着一体化的焊接材料SDB的数目增加，能够更加减少阻抗的偏差。
另外，当将三个或更多个焊接材料SDB彼此一体化时，在如例如图32所示的变形例中，能够将三个或更多个焊接材料SDB的一些与不发挥信号传输通路功能的虚设(dummy)的正表面电极3apD和虚设的背表面电极3bpD连接。这里，虚设电极是用于形成焊接材料SDB的电极，并且在形成材料和形状上是与外围电极类似地形成的，但是是不与半导体芯片3所包括的电路直接连接的电路。然而，虚设电极经由焊接材料SDB与半导体芯片3所包括的电路电连接。换言之，虚设电极是这样的导电性构件，其与半导体芯片3所包括的电路电连接的，但是不发挥信号传输通路的功能(不包括在信号传输通路中)。换言之，虚设电极是不与半导体芯片3所包括的电路直接电连接(包括经由焊接材料SDB的间接连接的情况)的浮接导电性构件。
在其中与图32所示的变形例同样地设置虚设电极的实施方式的情况下，确保虚设电极用的配置空间，因此该构造相应地不太适合半导体芯片的平面尺寸的小型化。然而，当设置虚设电极时，不需要形成半导体芯片3中的内部布线等。因此，可以提高焊接材料SDB的表面积，并且确保半导体芯片3中的布线的布线空间。换言之，图32所示的变形例在容易电路设计上比实施方式更优选。
<变形例4>
另外，在实施方式中，作为用于将存储器芯片MC0(换言之，存储器模块MCM)安装在逻辑芯片LC之上的方法，已经描述了其中使存储器芯片MC0的正表面3a与逻辑芯片LC的背表面3b面向彼此的面朝下安装方法的示例。然而，作为变形例，可以以下级侧的半导体芯片3的背表面3b面向上级侧的半导体芯片3的背表面3b的方式实现安装。在该情况下，将下级侧的半导体芯片3(例如逻辑芯片LC)的背表面电极3bp与上级侧的半导体芯片3(例如存储器芯片MC0)的背表面电极3bp经由芯片间连接构件7而彼此电连接。另外，安装在形成存储器模块MCM的存储器芯片MC的最上级的存储器芯片MC3的正表面3a成为存储器模块MCM的上表面。因此，存储器芯片MC3的正表面3a从封装体6露出。
<变形例5>
另外，在实施方式中，已经描述了其中上级侧的半导体芯片3的正表面电极3ap的外部尺寸(换言之，平面面积)等于下级侧的半导体芯片3的背表面电极3bp的外部尺寸(换言之，平面面积)的实施方式。然而，作为一个变形例，在经由芯片间连接构件7连接的正表面电极3ap和背表面电极3bp中，任一个电极的外部尺寸可以大于另一个电极的外部尺寸。例如，在图33所示的变形例中，下级侧的半导体芯片3的背表面电极3bp的外部尺寸(平面面积)大于上级侧的半导体芯片3的正表面电极3ap的外部尺寸(平面面积)。经由芯片间连接构件7连接的正表面电极3ap和背表面电极3bp分别具有不同的外部尺寸。这使得在安装(堆叠)多个半导体芯片3时，在下级侧的半导体芯片3与上级侧的半导体芯片3之间的容易对准。
另外，如图33所示，当相邻的背表面电极BP2之间的间隙距离与相邻的正表面电极AP2之间的间隙距离不同时，基于具有相对更短的距离SL1的电极来规定在实施方式中所描述的距离SL1与距离SL2之间的关系。即，在图33所示的示例中，在相邻的背表面电极BP2之间的距离SL1小于在背表面电极BP1与背表面电极BP2之间的距离SL2。这有助于在待分别连接至相邻的背表面电极BP2的焊接材料SDB2之间的接触。
<变形例6>
另外，可以在不偏离实施方式中所描述的技术思想的主旨的范围内组合各个变形例。
除了这些以外，下面将描述实施方式中所描述的内容的一部分。
(1)一种用于制造半导体器件的方法，包括步骤：
(a)准备第一半导体芯片，其具有第一主表面、形成在第一主表面上的多个第一主表面电极、与第一主表面相对的第一背表面、以及形成在第一背表面上并且与第一主表面电极分别电连接的多个第一背表面电极；以及
(b)将具有第二主表面、形成在第二主表面上的多个第二主表面电极、以及与第二主表面相对的第二背表面的第二半导体芯片安装在第一半导体芯片的第一背表面侧，并且将第一背表面电极与第二主表面电极经由配置在第一半导体芯片与第二半导体芯片之间的多个导电性构件分别电连接；
其中第一背表面电极具有用于使具有第一脉冲宽度的第一信号电流流过的第一信号电极、以及用于使具有比第一脉冲宽度短的第二脉冲宽度的第二信号电流流过的多个第二信号电极，
其中第二主表面电极具有用于使第一信号电流流过的第一信号电极、以及使第二信号电流流过的多个第二信号电极，
其中导电性构件具有用于将第一半导体芯片的第一信号电极与第二半导体芯片的第一信号电极连接的第一导电性构件、以及用于将第一半导体芯片的第二信号电极与第二半导体芯片的第二信号电极连接的多个第二导电性构件，以及
其中在步骤(b)中，将第二半导体芯片安装在第一半导体芯片的第一背表面上，从而使得第二导电性构件彼此接触并且与第一导电性构件分离。

Claims (14)

1.一种半导体器件，包括：
第一半导体芯片，具有第一主表面、形成在所述第一主表面上的多个第一主表面电极、与所述第一主表面相对的第一背表面、以及形成在所述第一背表面上并且与所述第一主表面电极分别电连接的多个第一背表面电极；
第二半导体芯片，具有第二主表面、形成在所述第二主表面上的多个第二主表面电极、以及与所述第二主表面相对的第二背表面，所述第二半导体芯片安装在所述第一半导体芯片的所述第一背表面侧；以及
多个导电性构件，配置在所述第一半导体芯片与所述第二半导体芯片之间，并且将所述第一背表面电极与所述第二主表面电极分别电连接，
其中所述第一背表面电极具有用于使具有第一脉冲宽度的第一信号电流流过的第一信号电极、以及用于使具有比所述第一脉冲宽度更短的第二脉冲宽度的第二信号电流流过的多个第二信号电极，
其中所述第二主表面电极具有用于使所述第一信号电流流过的第一信号电极、以及使所述第二信号电流流过的多个第二信号电极，
其中所述导电性构件具有用于将所述第一半导体芯片的所述第一信号电极与所述第二半导体芯片的所述第一信号电极连接的第一导电性构件、以及用于将所述第一半导体芯片的所述第二信号电极与所述第二半导体芯片的所述第二信号电极连接的多个第二导电性构件，
其中所述第二导电性构件彼此连接，并且与所述第一导电性构件分离，
其中所述导电性构件分别包括焊接材料，以及
其中在所述第二导电性构件中，所述焊接材料彼此接触并且彼此一体化。
2.根据权利要求1所述的半导体器件，
其中所述第一半导体芯片的所述第二信号电极以在所述第一半导体芯片的所述第一背表面彼此相邻的方式形成，以及
其中在所述第一半导体芯片的所述第二信号电极之间的间隙距离小于在所述第一半导体芯片的所述第一信号电极与所述第一半导体芯片的所述第二信号电极之间的间隙距离。
3.根据权利要求2所述的半导体器件，
其中所述第一背表面电极还包括，用于使具有比所述第二脉冲宽度更长的第三脉冲宽度的第三信号电流流过的第三信号电极，
其中所述第二主表面电极还包括，用于使所述第三信号电流流过的第三信号电极，
其中所述导电性构件还包括用于将所述第一半导体芯片的所述第三信号电极与所述第二半导体芯片的所述第三信号电极连接的第三导电性构件，以及
其中所述第三导电性构件与所述第一导电性构件和所述第二导电性构件分离。
4.根据权利要求3所述的半导体器件，
其中在所述第一半导体芯片的所述第二信号电极之间的间隙距离小于在所述第一半导体芯片的所述第三信号电极与所述第一半导体芯片的所述第一信号电极的间隙距离、以及在所述第一半导体芯片的所述第三信号电极与所述第一半导体芯片的所述第二信号电极之间的间隙距离。
5.根据权利要求1所述的半导体器件，还包括具有芯片安装表面和与所述芯片安装表面相对的安装表面的布线基板，
其中所述第一半导体芯片以所述第一主表面面向所述布线基板的所述芯片安装表面的方式安装在所述芯片安装表面之上。
6.根据权利要求1所述的半导体器件，
其中所述第二半导体芯片是包括形成在其内的存储器电路的存储器芯片，以及
其中所述第二信号电极和所述第二导电性构件形成用于与所述存储器电路执行数据信号的输入/输出的传输通路。
7.一种半导体器件，包括：
第一半导体芯片，具有第一主表面、形成在所述第一主表面上的多个第一主表面电极、与所述第一主表面相对的第一背表面、以及形成在所述第一背表面上并且与所述第一主表面电极分别电连接的多个第一背表面电极；
第二半导体芯片，具有第二主表面、形成在所述第二主表面上的多个第二主表面电极、以及与所述第二主表面相对的第二背表面，所述第二半导体芯片安装在所述第一半导体芯片的所述第一背表面侧；以及
多个导电性构件，配置在所述第一半导体芯片与所述第二半导体芯片之间，并且将所述第一背表面电极分别与所述第二主表面电极电连接，
其中所述第一背表面电极具有用于使具有第一频率的第一信号电流流过的第一信号电极、以及用于使具有比第一频率更高的第二频率的第二信号电流流过的多个第二信号电极，
其中所述第二主表面电极具有用于使所述第一信号电流流过的第一信号电极、以及使所述第二信号电流流过的多个第二信号电极，
其中所述导电性构件具有用于将所述第一半导体芯片的所述第一信号电极与所述第二半导体芯片的所述第一信号电极连接的第一导电性构件、以及用于将所述第一半导体芯片的所述第二信号电极与所述第二半导体芯片的所述第二信号电极连接的多个第二导电性构件，
其中所述第二导电性构件彼此连接，并且与所述第一导电性构件分离，
其中所述导电性构件分别包括焊接材料，以及
其中在所述第二导电性构件中，所述焊接材料彼此接触并且彼此一体化。
8.根据权利要求7所述的半导体器件，
其中所述第一半导体芯片的所述第二信号电极以在所述第一半导体芯片的所述第一背表面彼此相邻的方式形成，以及
其中在所述第一半导体芯片的所述第二信号电极之间的间隙距离小于在所述第一半导体芯片的所述第一信号电极与所述第一半导体芯片的所述第二信号电极之间的间隙距离。
9.根据权利要求8所述的半导体器件，
其中所述第一背表面电极还包括用于使具有比所述第二频率更低的第三频率的第三信号电流流过的第三信号电极，
其中所述第二主表面电极还包括用于使所述第三信号电流流过的第三信号电极，
其中所述导电性构件还包括用于将所述第一半导体芯片的所述第三信号电极与所述第二半导体芯片的所述第三信号电极连接的第三导电性构件，以及
其中所述第三导电性构件与所述第一导电性构件和所述第二导电性构件分离。
10.根据权利要求9所述的半导体器件，
其中在所述第一半导体芯片的所述第二信号电极之间的间隙距离小于在所述第一半导体芯片的所述第三信号电极与所述第一半导体芯片的所述第一信号电极的间隙距离、以及在所述第一半导体芯片的所述第三信号电极与所述第一半导体芯片的所述第二信号电极之间的间隙距离。
11.根据权利要求7所述的半导体器件，还包括具有芯片安装表面和与所述芯片安装表面相对的安装表面的布线基板，
其中所述第一半导体芯片安装在所述芯片安装表面之上，使得所述第一主表面面向所述布线基板的所述芯片安装表面。
12.根据权利要求7所述的半导体器件，
其中所述第二半导体芯片是包括形成在其内的存储器电路的存储器芯片，以及
其中所述第二信号电极和所述第二导电性构件形成用于与所述存储器电路执行数据信号的输入/输出的传输通路。
13.一种半导体器件，包括：
第一半导体芯片，具有第一主表面、形成在所述第一主表面上的多个第一主表面电极、与所述第一主表面相对的第一背表面、以及形成在所述第一背表面上并且与所述第一主表面电极分别电连接的多个第一背表面电极；
第二半导体芯片，具有第二主表面、形成在所述第二主表面上的多个第二主表面电极、与所述第二主表面相对的第二背表面、形成在所述第二主表面上的第一电路、以及形成在所述第二主表面上并且使具有比所述第一电路更高的频率信号电流流过的第二电路，所述第二半导体芯片安装在所述第一半导体芯片的所述第一背表面侧；以及
多个导电性构件，配置在所述第一半导体芯片与所述第二半导体芯片之间，并且将所述第一背表面电极与所述第二主表面电极分别电连接，
其中所述第一背表面电极具有待与所述第一电路电连接的第一电路电极、以及待与所述第二电路电连接的第二电路电极，
其中所述第二主表面电极具有待与所述第一电路电连接的第一电路电极、以及待与所述第二电路电连接的第二电路电极，
其中所述导电性构件具有用于将所述第一半导体芯片的所述第一电路电极与所述第二半导体芯片的所述第一电路电极连接的第一导电性构件、以及用于将所述第一半导体芯片的所述第二电路电极与所述第二半导体芯片的所述第二电路电极连接的多个第二导电性构件，
其中所述第二导电性构件彼此连接，并且与所述第一导电性构件分离，
其中所述导电性构件分别包括焊接材料，以及
其中在所述第二导电性构件中，所述焊接材料彼此接触并且彼此一体化。
14.一种半导体器件，包括：
第一半导体芯片，具有第一主表面、形成在所述第一主表面上的多个第一主表面电极、与所述第一主表面相对的第一背表面、以及形成在所述第一背表面上并且与所述第一主表面电极分别电连接的多个第一背表面电极；
第二半导体芯片，具有第二主表面、形成在所述第二主表面上的多个第二主表面电极、以及与所述第二主表面相对的第二背表面，所述第二半导体芯片安装在所述第一半导体芯片的所述第一背表面侧；以及
多个导电性构件，配置在所述第一半导体芯片与所述第二半导体芯片之间，并且将所述第一背表面电极与所述第二主表面电极分别电连接，
其中所述第一背表面电极具有用于使时钟使能信号或者复位信号流过的第一信号电极、以及用于使时钟信号或者数据信号流过的多个第二信号电极，
其中所述第二主表面电极具有用于使所述时钟使能信号或者所述复位信号流过的第一信号电极、以及用于使所述时钟信号或者所述数据信号流过的多个第二信号电极，
其中所述导电性构件具有用于将所述第一半导体芯片的所述第一信号电极与所述第二半导体芯片的所述第一信号电极连接的第一导电性构件、以及用于将所述第一半导体芯片的所述第二信号电极与所述第二半导体芯片的所述第二信号电极连接的多个第二导电性构件，
其中所述第二导电性构件彼此连接，并且与所述第一导电性构件分离，
其中所述导电性构件分别包括焊接材料，以及
其中在所述第二导电性构件中，所述焊接材料彼此接触并且彼此一体化。
CN201410384218.1A 2013-08-07 2014-08-06 半导体器件 Expired - Fee Related CN104347563B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811217165.9A CN109616467A (zh) 2013-08-07 2014-08-06 半导体器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-163965 2013-08-07
JP2013163965A JP6073757B2 (ja) 2013-08-07 2013-08-07 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201811217165.9A Division CN109616467A (zh) 2013-08-07 2014-08-06 半导体器件

Publications (2)

Publication Number Publication Date
CN104347563A CN104347563A (zh) 2015-02-11
CN104347563B true CN104347563B (zh) 2018-11-13

Family

ID=52447957

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201811217165.9A Pending CN109616467A (zh) 2013-08-07 2014-08-06 半导体器件
CN201410384218.1A Expired - Fee Related CN104347563B (zh) 2013-08-07 2014-08-06 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201811217165.9A Pending CN109616467A (zh) 2013-08-07 2014-08-06 半导体器件

Country Status (4)

Country Link
US (2) US9754920B2 (zh)
JP (1) JP6073757B2 (zh)
CN (2) CN109616467A (zh)
HK (1) HK1206870A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10091873B1 (en) * 2017-06-22 2018-10-02 Innovium, Inc. Printed circuit board and integrated circuit package
US20200243484A1 (en) * 2019-01-30 2020-07-30 Avago Technologies International Sales Pte. Limited Radio frequency (rf) switch device including rf switch integrated circuit (ic) divided between sides of pcb
KR20210115349A (ko) * 2020-03-12 2021-09-27 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1402347A (zh) * 2001-08-10 2003-03-12 富士通株式会社 半导体芯片,半导体集成电路及选择半导体芯片的方法
CN1674282A (zh) * 2004-03-24 2005-09-28 罗姆股份有限公司 半导体装置制造方法、半导体装置和半导体芯片

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3847190B2 (ja) * 2002-03-19 2006-11-15 京セラ株式会社 配線基板
JP3908148B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
JP2006344787A (ja) * 2005-06-09 2006-12-21 Canon Inc 半導体装置
JP4708176B2 (ja) * 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造
JP2010118522A (ja) 2008-11-13 2010-05-27 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US8400781B2 (en) * 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
JP5801531B2 (ja) * 2009-10-16 2015-10-28 ルネサスエレクトロニクス株式会社 半導体パッケージ及びその製造方法
JP2011096343A (ja) * 2009-11-02 2011-05-12 Elpida Memory Inc 積層型半導体装置およびチップ自動認識選択回路
JP2011187574A (ja) 2010-03-05 2011-09-22 Elpida Memory Inc 半導体装置及びその製造方法並びに電子装置
KR101078744B1 (ko) * 2010-05-06 2011-11-02 주식회사 하이닉스반도체 적층 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1402347A (zh) * 2001-08-10 2003-03-12 富士通株式会社 半导体芯片,半导体集成电路及选择半导体芯片的方法
CN1674282A (zh) * 2004-03-24 2005-09-28 罗姆股份有限公司 半导体装置制造方法、半导体装置和半导体芯片

Also Published As

Publication number Publication date
US20150041991A1 (en) 2015-02-12
US20170330865A1 (en) 2017-11-16
HK1206870A1 (zh) 2016-01-15
US9754920B2 (en) 2017-09-05
CN109616467A (zh) 2019-04-12
JP6073757B2 (ja) 2017-02-01
CN104347563A (zh) 2015-02-11
JP2015032811A (ja) 2015-02-16

Similar Documents

Publication Publication Date Title
CN104253115B (zh) 用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制
CN104064551B (zh) 一种芯片堆叠封装结构和电子设备
TW586201B (en) Semiconductor device and the manufacturing method thereof
CN106716633B (zh) 电子器件及半导体器件
KR100520660B1 (ko) 반도체 웨이퍼와 반도체장치 및 그 제조방법
TW558818B (en) Semiconductor device and its manufacturing method
CN101110401B (zh) 半导体装置及半导体封装结构
US20100301466A1 (en) Semiconductor device
CN112670278B (zh) 一种芯片封装结构及芯片封装方法
CN104851862A (zh) 电子设备
TW200816435A (en) Semiconductor device and method of manufacturing the same
CN104321866B (zh) 半导体器件的制造方法
JP2015503850A (ja) スタック可能超小型電子パッケージ構造
KR20140035857A (ko) 반도체 장치
TW200305982A (en) Semiconductor device and its manufacturing method
TW200423269A (en) Semiconductor device
JP2004228323A (ja) 半導体装置
CN103229293A (zh) 半导体芯片封装、半导体模块及其制造方法
CN104347563B (zh) 半导体器件
JP3559554B2 (ja) 半導体装置およびその製造方法
JP3769997B2 (ja) マルチチップパッケージの製造方法
JP4503611B2 (ja) 半導体装置及びその製造方法
KR20080051658A (ko) 인쇄회로기판 및 그 제조 방법, 상기 인쇄회로기판을 갖는반도체 패키지 및 그 제조 방법
CN110211954A (zh) 一种多芯片封装结构及其制造方法
JP5770258B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1206870

Country of ref document: HK

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20181113

Termination date: 20200806

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1206870

Country of ref document: HK