JP2011187574A - 半導体装置及びその製造方法並びに電子装置 - Google Patents

半導体装置及びその製造方法並びに電子装置 Download PDF

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Abstract

【課題】メタル基板を備えた半導体装置における金属バリの発生を防止することが可能な半導体装置及びその製造方法並びに電子装置を提供する。
【解決手段】一面側にチップ搭載部を有するメタル母基板を用意する工程と、一以上の半導体チップ２２，２４が積層されてなるチップ積層体を、前記チップ搭載部上に形成する工程と、前記メタル母基板の一面側および前記チップ積層体の側面を覆うとともに、前記チップ積層体の一面側を露出するように封止体３６を形成する工程と、前記メタル母基板および封止体３６を他面側からダイシングすることにより、個片化した前記メタル母基板からなるメタル基板１２を形成するとともに、メタル基板１２の一面側の端部に封止体３６に向かって突出する構成のメタル基板１２からなる突出部１８を形成する工程と、からなる半導体装置の製造方法。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法並びに電子装置に関し、特にチップ積層体を備えた半導体装置及びその製造方法並びに電子装置に関する。
近年、実装面積を小さくするため、垂直方向に複数のチップを積層した、チップ・オン・チップ（ＣＯＣ）型の半導体装置が注目されている。このようなＣＯＣ型半導体装置の構成としては、下部配線基板と、所定の配線等が形成された配線基板と、貫通電極を介して他の半導体チップと電気的に接続されたチップ積層体と、チップ積層体の上方に配置された上部基板と、下部配線基板と上部基板の間に配置されて半導体チップを封止する封止体からなるものが知られている。（特許文献１）
このようなＣＯＣ型の半導体装置としては、金属等からなる放熱板（メタル基板）を支持体として用いたものが知られている。また、このような半導体装置の製造方法としては、支持体上に積層チップおよびチップ積層体用封止体からなるメモリモジュールを複数作成した後に、それらを一括して封止樹脂で封止する方法が知られている。その後、封止樹脂とメタル基板をダイシングすることにより、個片化したメモリモジュールが得られる（特許文献２）。
また、シリコン等からなる基板の一面側に積層チップを複数作成した後に、それらの一面側を厚膜状の封止樹脂により一括して封止する方法も知られている（特許文献３）。この方法の場合は、封止樹脂を支持材とし、基板を他面側よりブレードでダイシングしたのちに、別のブレードにより封止樹脂を他面側より別途ダイシングする。このように、基板と封止樹脂を別工程でそれぞれダイシングすることにより、基板に欠け（チッピング）のない半導体装置が形成される。
特開2006-269861号公報 特開2006-319243号公報 特開2005-183580号公報
特許文献２の方法においては、一面側に半田ボールを搭載した後に、ダイシングテープにメタル基板側（他面側）を貼着固定する。その後、半田ボールの搭載面側（一面側）から封止樹脂とメタル基板をダイシングすることによりメモリモジュールが個片化されるが、このような従来技術では、ブレードの先端部がメタル基板からダイシングテープ側に突き抜ける際に、メタル基板の他面側に突出する構成の金属バリが発生する問題があった。
また、ブレードの先端部が封止樹脂からメタル基板側にかけて突き抜けることにより、封止樹脂とメタル基板との間がぐらつきやすい。そのうえ、メタル基板の金属バリが他面側に突出する構成となることで、切断面でのメタル基板と封止樹脂との密着性が低下する。これにより、メタル基板が封止樹脂から剥がれやすくなる。また、金属バリが半導体装置の外側に突出することによる外観不良や、金属バリの引っかかり等に起因した半導体装置の搬送不良等の問題も生じていた。
一方、特許文献３の方法においては、封止樹脂を支持材として基板を他面側よりブレードによりダイシングしたのちに、別のブレードにより他面側より封止樹脂を別途ダイシングするため、基板は封止樹脂によって確実に保持される。そのため、ブレードの先端部が基板を突き抜ける際に基板と封止樹脂との間がぐらつくことはなく、また、基板の欠けが生じることもない。しかし、この方法は基板と封止樹脂のダイシングを別工程で行うため、工程数が多くなってしまう。また、先に基板のみをダイシングするため、ダイシングの深さの制御が困難となる。また、二回に分けてダイシングを行うことにより、その切断面がずれる恐れもある。また、封止樹脂で基板を保持する必要があるため、基板は封止樹脂より低硬度のものしか用いることができず、金属など放熱性の高い材料を用いることができない。
以上のように、従来の半導体装置の製造方法では、メタル基板を備えた半導体装置の製造工程においては金属バリの発生を防ぐことが困難であり、また、メタル基板と封止樹脂の密着性低下を防ぐことができないという課題があった。
上記課題を解決するために、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置の製造方法は、一面側にチップ搭載部を有するメタル母基板を用意する工程と、一以上の半導体チップが積層されてなるチップ積層体を、前記チップ搭載部上に形成する工程と、前記メタル母基板の一面側および前記チップ積層体の側面を覆うとともに、前記チップ積層体の一面側を露出するように封止体を形成する工程と、前記メタル母基板および前記封止体を他面側からダイシングすることにより、個片化した前記メタル母基板からなるメタル基板を形成するとともに、前記メタル基板の一面側の端部に封止体に向かって突出する構成の前記メタル基板からなる突出部を形成する工程と、を具備してなることを特徴とする。
本発明によれば、メタル母基板と、メタル母基板の一面側に形成された封止体を、メタル母基板の他面側からダイシングすることにより、ダイシングブレードの先端部がメタル母基板から封止体（封止樹脂）側にかけて突き抜ける際のメタル母基板と封止体との間のぐらつきを防ぐことができる。
また、その際にメタル母基板の切断面（メタル基板の一面側の端部）に、封止体に向かって突出する構成の突出部が形成されることにより、切断面でのメタル基板と封止体との密着性が向上する。そのため、メタル基板と封止体との剥がれを防ぐことができる。これにより、メタル基板と封止体の界面からの水分の浸入が防がれ、リフロークラック等の発生が低減する。そのため、半導体装置の信頼性を向上することができる。
また、突出部がメタル基板の一面側（封止体の側）に向けて形成されるため、突出部による外観不良や引っかかりが生じない。そのため、半導体装置の搬送不良等の問題を防ぐことが可能となる。
図１は、本発明の第１の実施形態における半導体装置の概略を示す断面図である。 図２は、本発明の第１の実施形態の半導体装置の製造に用いるメタル母基板を示す図であって、（ａ）は平面図であり、（ｂ）は（ａ）のＡ−Ａ´線に対応する断面図である。 図３は、本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 図４は、本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 図５は、本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 図６は、本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 図７は、本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 図８は、本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。 図９は、本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
以下、本発明の第１の実施形態であるＣＯＣ型の半導体装置１０について図１、図２を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
図１に示すように、半導体装置１０は、メタル基板１２と、チップ積層体２０と、チップ積層体用封止体３４と、封止体３６と、配線基板３８と、半田ボール４８から概略構成されている。以下、それぞれの構成についてその詳細を説明する。
＜メタル基板１２＞
メタル基板１２は、図２に示すメタル母基板１２ａを製品形成領域１４毎に分割したものであり、例えば０．２ｍｍ厚の鉄・ニッケル合金の４２アロイから構成されている。メタル基板１２の平面視形状は略四角形となっており、その一面側には、製品形成領域１４が構成されている。また、製品形成領域１４の一面側には、後述するチップ積層体２０が接着部材３２を介して搭載されている。なお、メタル基板１２の材料としては、銅等の放熱性の高いものを用いることが特に好ましい。そのような材料からなるメタル基板１２を用いることにより、半導体装置１０の放熱性を向上することができるためである。
（突出部１８）
突出部１８は、メタル基板１２の一面側の端部が封止体に向かって突出する構成となっている。突出部１８は、メタル基板１２の端部の一部に設けられていればよく、メタル基板１２の周縁部全体に構成されていなくてもよい。また、突出部１８は一面側に向かって先細りの形状であり、後述する封止体３６に食い込む構成となっている。また、突出部１８の外側面はメタル基板１２の一面側に対して垂直であり、封止体３６の外側面と同一平面の構成となっている。
＜チップ積層体２０＞
チップ積層体２０はメタル基板１２の製品形成領域１４上に搭載されている。本実施形態におけるチップ積層体２０は、例えば、四枚のメモリチップ（半導体チップ）２２と、インターフェースチップ（半導体チップ）２４とが他面側からこの順に積層した構成となっているが、チップ積層体２０の構成は特にここに挙げたものに限られない。チップ積層体２０は、メタル基板１２上に搭載され、かつ、その最表面が露出する構成であれば、その構成には制限がない。たとえば、メモリチップ２２とインターフェースチップ２４一枚ずからなるチップ積層体２０や、チップ積層体２０が二つ積層した構成であってもかまわない。
チップ積層体２０は、例えばポリイミド基材の両面に接着層が形成されたダイ・アタッチド・フィルム材（ＤＡＦ）からなる絶縁性の接着部材３２によって、製品形成領域１４の略中央位置に接着固定されている。これにより、メタル基板１２と、メモリチップ２２の第二のバンプ電極２７とは、接着部材３２によって絶縁された構成となる。また、接着部材３２の材料としては熱伝導性の高いものを用いることが好ましい。そのような材料を用いることによりチップ積層体２０で発生した熱をメタル基板１２に効率的に伝達することができ、半導体装置１０の放熱性を向上させることができる。
（メモリチップ（半導体チップ）２２）
メモリチップ２２の他面側には、ダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）の第一の回路層２２ａが形成されている。また、メモリチップ２２の一面側及び他面側には、柱状の複数の第一のバンプ電極２６、第二のバンプ電極２７がそれぞれ形成されている。また、第一の貫通電極３０がメモリチップ２２を貫通する構成で形成されており、これにより第一のバンプ電極２６と第二のバンプ電極２７は電気的に接続されている。また、それぞれのメモリチップ２２の第一のバンプ電極２６と、隣接するメモリチップ２２の第二のバンプ電極２７とは電気的に接続している。
（インターフェースチップ（半導体チップ）２４）
インターフェースチップ２４は、メモリチップ２２を制御するためのものであり、その他面側には、インターフェース回路を有する第二の回路層２４ａが形成されている。また、インターフェースチップ２４の一面側及び他面側には、柱状の複数の第三のバンプ電極２８、第四のバンプ電極２９がそれぞれ形成されており、第二の貫通電極３１により互いに電気的に接合されている。
また、インターフェースチップ２４の第四のバンプ電極２９と、隣接するメモリチップ２２の第一のバンプ電極２６とは電気的に接続している。また、第三のバンプ電極２８の一面側には、金等からなるワイヤバンプもしくは半田バンプ４４が形成されていることが好ましい。第三のバンプ電極２８は後述する配線基板３８の第一の接続パッド４１と電気的に接続しているが、半田バンプ４４を介することにより、より良好に接続することが可能となるためである。
（チップ積層体用封止体３４）
チップ積層体用封止体３４は、絶縁性材料からなり、メタル基板１２の一面側に形成されている。チップ積層体用封止体３４は、メモリチップ２２同士の間、および、メモリチップ２２とインターフェースチップ２４との間を充填するとともに、チップ積層体２０の側面を覆う構成となっている。また、チップ積層体２０の周囲を囲むチップ積層体用封止体３４は、他面側（メタル基板１２側）に多く溜った構成であり、その断面視形状は台形となっている。また、チップ積層体２０の一面側（インターフェースチップ２４の一面側）はチップ積層体用封止体３４によって覆われず、露出した構成となっている。
（封止体（封止樹脂）３６）
封止体３６は、チップ積層体用封止体３４とは異なる種類の絶縁性材料からなり、メタル基板１２の一面側およびチップ積層体用封止体３４の側面を覆うように形成されている。また、封止体３６の外側面は突出部１８の外側面と同一平面となっている。
＜配線基板３８＞
配線基板３８は、例えば１００μｍ厚のポリイミド基材からなるフレキシブル基板からなり、その平面視形状はメタル基板１２よりも小さい面積の略四角形状となっている。配線基板３８の材料としてはポリイミド基材に限られず、ガラスエポキシ基板等、他の基材を用いても構わない。
配線基板３８はインターフェースチップ２４の一面側に、後述する配線基板間用封止体４６を介して搭載されている。また、インターフェースチップ２４の第三のバンプ電極２８と配線基板３８の第一の接続パッド４１は、半田バンプ４４を介してフリップチップ接合されていることが好ましいが、半田バンプ４４が設けられていない場合は直接接合されていてもかまわない。これにより、配線基板３８とチップ積層体２０は電気的に接続した構成となっている。
また、配線基板３８の一面側および他面側には、所定の配線４５が形成されており、その一面側は、例えばソルダーレジストからなる絶縁膜４０で覆われている。また、配線基
板３８の一面側には、複数のランド部４２が形成されている。このランド部４２は、例えば０．８ｍｍの所定の間隔で格子状に配置されており、配線基板３８の他面側の第一の接続パッド４１と、配線４５を介して電気的に接続されている。
また、第一の接続パッド４１は、その他面側において半田バンプ４４を介して第三のバンプ電極２８と電気的に接続されている。
また、配線基板３８の他面側とインターフェースチップ２４の一面側との間には配線基板間用封止体４６が充填されている。配線基板間用封止体４６としては、例えばエポキシ樹脂からなるＮＣＰ（Non Conductive Paste）が用いられる。これにより、半田バンプ４４の側面は配線基板間用封止体４６により覆われ、その周囲は配線基板間用封止体４６により保護された構成となる。また、配線基板３８とインターフェースチップ２４とは配線基板間用封止体４６により接着固定された構成となる。
（半田ボール４８）
半田ボール４８はたとえば導電性の金属ボールからなり、ランド部４２の一面側にそれぞれ搭載されている。この半田ボール４８は、半導体装置１０の外部端子として機能する。
本実施形態の半導体装置１０は、封止体に向かって突出する構成の突出部１８がメタル基板１２の一面側の端部に構成されていることにより、メタル基板１２と封止体３６の密着性を高めることができる。そのため、メタル基板１２と封止体３６との剥がれが防がれ、メタル基板１２と封止体３６の界面からの水分の浸入が防がれる。これにより、水分の浸入によるリフロークラック等の発生が低減し、半導体装置１０の信頼性が向上する。
また、突出部１８はメタル基板１２の一面側（封止体３６の側）に向けて形成されているため、本実施形態の半導体装置１０は、突出部１８による外観不良や引っかかりが生じない。そのため、半導体装置１０の搬送不良等の問題が防がれる。
以上により、メタル基板１２を備えた信頼性の高い半導体装置１０を実現することができる。また、メタル基板１２の一面側にチップ積層体２０を搭載することにより、半導体装置１０の大容量化、高機能化を実現するとともに、放熱性及び機械的強度の向上も図ることができる。
なお、本実施形態においてはまたＢＧＡ（ボール・グリッド・アレイ）型の半導体装置１０について説明したが、ＬＧＡ（Land Grid Array）型等、他の型の半導体装置に適用してもかまわない。
次いで、本実施形態の半導体装置１０の製造方法について、図１〜図７を参照にして説明する。
本実施形態の半導体装置１０の製造方法は、メタル母基板１２ａを用意する工程と、チップ積層体２０をメタル母基板１２ａ上に形成する工程と、チップ積層体用封止体３４を形成する工程と、封止体３６を形成する工程と、配線基板３８を搭載する工程と、半田ボール４８を搭載する工程と、突出部１８を形成する工程と、から概略構成されている。以下、それぞれの工程についてその詳細を説明する。
（メタル母基板１２ａを用意する工程）
図２に、本実施形態で用いるメタル母基板１２ａを示す。図２（ａ）は、メタル母基板１２ａの概略構成を示す平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ´線の断面図である。
まず始めに、板状のメタル母基板１２ａを用意する。メタル母基板１２ａは、例えば０．２ｍｍ厚の鉄・ニッケル合金の４２アロイからなり、板状の構成となっている。なお、メタル母基板１２ａの材料としては、銅等の放熱性の高いものであることが特に好ましい。そのような材料からなるメタル母基板１２ａを用いることにより、半導体装置１０の放熱性を向上することができる。
また、メタル母基板１２ａは、その一面側の中央領域に複数の製品形成領域１４がマトリックス状に設けられている。これにより、メタル母基板１２ａはモールド・アレイ・プロセス（ＭＡＰ）方式で処理可能な構成となっている。メタル母基板１２ａをこの製品形成領域１４毎に切断することにより、メタル基板１２が形成される。
また、メタル母基板１２ａの外周部には、中央領域および製品形成領域１４の周囲を囲むように枠部５０が構成されている。枠部５０には所定の間隔で複数の位置決め孔５２が形成されており、これらはメタル母基板１２ａの搬送及び位置決めにおいて用いられる。また、枠部５０には所定の間隔で複数のダイシング用マーク５４が設けられており、後述するメタル母基板１２ａのダイシングの際に、ダイシングライン７０の位置を認識可能としている。
（チップ積層体２０をメタル母基板１２ａ上に形成する工程）
次いで、チップ積層体２０をメタル母基板１２ａ上に形成する。図３（ａ）〜図３（ｄ）に、メモリチップ（半導体チップ）２２およびインターフェースチップ（半導体チップ）２４の積層工程を示す。
まず、図３（ａ）に示すように、メタル母基板１２ａの各製品形成領域１４上に絶縁性の接着部材３２を接着固定する。接着部材３２の材料としては、たとえばＤＡＦ材やＮＣＰ材を用いることができる。
次いで、接着部材３２の一面側にメモリチップ２２を搭載する。メモリチップ２２の一面側及び他面側には、柱状の複数の第一のバンプ電極２６、第二のバンプ電極２７がそれぞれ形成されている。また、第一の貫通電極３０がメモリチップ２２を貫通する構成で形成されており、第一のバンプ電極２６、第二のバンプ電極２７は電気的に接続されている。また、メモリチップ２２の他面側には第一の回路層２２ａが形成されている。
その後、メモリチップ２２およびメタル母基板１２ａをたとえば１５０℃程度の低温で加熱し、メモリチップ２２を接着部材３２に仮固着する。
次いで、メモリチップ２２の一面側に別のメモリチップ２２を搭載する。このとき、それぞれのメモリチップ２２の第一のバンプ電極２６と第二のバンプ電極２７とが合致するように位置を合わせて搭載する。次いでメモリチップ２２を１５０℃程度で加熱し、隣接する第一のバンプ電極２６と第二のバンプ電極２７同士を仮固着させる。これにより、両バンプ電極は電気的に接合される。
その後、図３（ｂ）に示すように同様の工程を所定の回数繰り返し、メモリチップ２２を積層する。ここではたとえば、四枚のメモリチップ２２を積層する。
次いで、図３（ｃ）に示すように、インターフェースチップ２４をメモリチップ２２の一面側に搭載する。このとき、メモリチップ２２の第一のバンプ電極２６とインターフェースチップ２４の第四のバンプ電極２９とが合致するように位置を合わせて搭載する。
なお、インターフェースチップ２４の他面側には第二の回路層２４ａが形成されている。また、インターフェースチップ２４の一面側及び他面側には、柱状の複数の第三のバンプ電極２８、第四のバンプ電極２９がそれぞれ形成されており、第二の貫通電極３１により互いに電気的に接合されている。
その後、インターフェースチップ２４およびメモリチップ２２を１５０℃程度で加熱することにより、隣接する第一のバンプ電極２６と第四のバンプ電極２９同士を仮固着させる。
以上により、チップ積層体２０が形成される。
その後、チップ積層体２０をたとえば３００℃程度の高温で加熱するとともに荷重を加え、隣接する各バンプ電極（第一のバンプ電極２６、第二のバンプ電極２７、第四のバンプ電極２９）同士を接合させる。このとき、各バンプ電極の接合方法は、荷重印加に限られず、超音波を用いてもよい。これにより、チップ積層体２０中の各メモリチップ２２およびインターフェースチップ２４は互いに第一の貫通電極３０を介して電気的に接合される。
本実施形態においては、チップ積層体２０をメタル母基板１２ａ上に形成することにより、容易に多連化することができる。また、製造工程中での反りを低減すると共に、量産効率を向上することが可能となる。また、チップ積層体２０の形成工程は、この方法に限られず、既存のボール・グリッド・アレイ（ＢＧＡ）の組み立て装置を利用してもかまわない。
また、本実施形態では、チップ積層体２０を四枚のメモリチップ２２と一枚のインターフェースチップ２４により形成しているが、その構成はここに挙げたものに限られない。チップ積層体２０を構成する半導体チップ（メモリチップ２２、インターフェースチップ２４）は１枚以上であればよく、メタル基板１２上に搭載され、チップ積層体２０の最表面が後述するチップ積層体用封止体３４および封止体３６から露出される構成であれば、その枚数や構成には制限がない。また、チップ積層体２０を積層した構成としてもかまわない。たとえば、一枚ずつのメモリチップ２２とインターフェースチップ２４からなるチップ積層体２０や、チップ積層体２０が二つ重なった構成のものであってもよい。
（チップ積層体用封止体３４を形成する工程）
次いで、図３（ｄ）に示すように、チップ積層体用封止体３４を形成する。まず、ディスペンサーなどの図示しない塗布装置により、チップ積層体２０の端部近傍位置に液状のチップ積層体用封止体３４を供給する。
このとき、チップ積層体用封止体３４は、インターフェースチップ２４の一面側には配置されないようにする。これにより、チップ積層体２０及び接着部材３２の側面はチップ積層体用封止体３４により覆われる。また、毛細管現象により、メモリチップ２２同士の隙間およびメモリチップ２２とインターフェースチップ２４との隙間はチップ積層体用封止体３４により充填される。このとき、チップ積層体２０の周囲を囲むチップ積層体用封止体３４は、重力により他面側（メタル母基板１２ａ側）に多く溜り、その断面視形状は台形となる。その後、所定の温度、例えば１５０℃程度でキュアすることにより、積層体用封止体３４を熱硬化させる。
（封止体３６を形成する工程）
次いで、図４、図５に示すように、封止体３６を形成する。図４（ａ）〜図４（ｃ）は、封止工程における工程図である。
まず、図４（ａ）に示すように、メタル母基板１２ａをトランスファモールド装置５６の上型金型５８と下型金型６０からなる成型金型により型締めする。トランスファモールド装置５６の上型金型５８と下型金型６０との間には、複数のチップ積層体２０を一括的に覆うようにキャビティ６２（成型金型内部の空間）が形成されており、この型締めにより、キャビティ６２内にチップ積層体２０が配置される。また、上型金型５８表面には弾力性のあるシート６４が設けられており、チップ積層体２０の一面側（インターフェースチップ２４の一面側）はシート６４を介してキャビティ６２内に密着配置される。
次いで、図４（ｂ）に示すように、上型金型５８に設けられたゲート部６６から、キャビティ６２内に加熱溶融された封止樹脂（封止体３６）を注入する。封止体３６の材料としては、例えば、エポキシ樹脂等の熱硬化性樹脂が用いられる。このとき、インターフェースチップ２４の一面側はキャビティ６２内に密着配置されているため、封止体３６はインターフェースチップ２４の一面側には配置されず、チップ積層体用封止体３４の側面およびメタル母基板１２ａの一面側のみを覆う構成となる。
次いで、キャビティ６２内が封止体３６で充填された状態で、所定の温度、例えば１８０℃程度でキュアする。これにより、図４（ｃ）に示すように、メタル母基板１２ａの一面側及びチップ積層体用封止体３４側面を一括的に覆う構成の封止体３６が形成される。このとき、メモリチップ２２同士の隙間、および、メモリチップ２２とインターフェースチップ２４との隙間にはあらかじめチップ積層体用封止体３４が充填されていることにより、本工程におけるメモリチップ２２間のボイド発生を防ぐことができる。
その後、メタル母基板１２ａを所定の温度でベークし、封止体３６を完全に硬化させる。
図５に、封止体３６形成後のメタル母基板１２ａを示す。図５（ａ）は、封止体３６形成後のメタル母基板１２ａの平面図であり、図５（ｂ）は、図５（ａ）のＢ−Ｂ‘線の断面図である。これらに示すように、メタル母基板１２ａの一面側及びチップ積層体用封止体３４側面は封止体３６により一括的に覆われた構成となる。また、インターフェースチップ２４の一面側および第三のバンプ電極２８はチップ積層体用封止体３４に覆われずに露出した構成となる。
（配線基板３８を搭載する工程）
次いで、インターフェースチップ２４の一面側に、配線基板間用封止体４６を介して配線基板３８を搭載する。図６（ａ）〜図６（ｂ）に、配線基板３８の搭載工程における工程断面図を示す。
はじめに、第三のバンプ電極２８の一面側に、金等からなるワイヤバンプもしくは半田バンプ４４を形成することが好ましい。これにより後述する工程において第三のバンプ電極２８と第一の接続パッド４１との接合を容易に行うことができる。
次いで、図６（ａ）に示すように、図示しないディスペンサーにより、チップ積層体２０の一面側（インターフェースチップ２４の一面側）及び半田バンプ４４を覆うように液状の配線基板間用封止体４６を塗布する。
次いで、図６（ｂ）に示すように、図示しないボンディングツールにより、配線基板３８の一面側を吸着保持し、配線基板間用封止体４６上に搭載する。このとき、配線基板３８の他面側の第一の接続パッド４１と、半田バンプ４４（第三のバンプ電極２８）とが合致するよう、配線基板３８の搭載位置を調整する。
次いで、例えば３００℃程度で第一の接続パッド４１及び半田バンプ４４を加熱するとともに、配線基板３８の一面側から荷重を印加する。これにより、フリップチップ接合が行われ、第三のバンプ電極２８と第一の接続パッド４１は、半田バンプ４４を介して電気的に接合される。また、このときの接合は、荷重だけでなく、超音波を印加するようにしても良い。また、先述した工程において半田バンプ４４を形成しない場合には、第三のバンプ電極２８と第一の接続パッド４１を直接接合させても構わない。
この接合において、配線基板３８の一面側からから荷重を印加することにより、配線基板間用封止体４６は配線基板３８の端部まで圧延される。これにより、配線基板間用封止体４６は配線基板３８と同じ平面視形状となる。また、配線基板間用封止体４６により配線基板３８とインターフェースチップ２４とが接着固定される。
なお、配線基板３８は、例えば１００μｍ厚のポリイミド基材からなるフレキシブル基板からなり、その平面視形状は製品形成領域１４よりも小さい面積の略四角形状となっている。そのため、配線基板３８の搭載時に隣接する配線基板３８同士が接触する恐れや、配線基板間用封止体４６が隣接する配線基板３８側に流れ込む可能性を低減することができる。そのため、配線基板３８を良好に搭載することができる。
（半田ボール４８を搭載する工程）
次いで、図６（ｃ）に示すように、配線基板３８の一面側に設けられた複数のランド部４２上に半田ボール４８を搭載する。
まず、ランド部４２の位置に合わせ、半田ボール４８を図示しないマウントツールで吸着保持する。次いで、吸着保持された状態の半田ボール４８にフラックスを転写形成する。その後、複数のランド部４２上に半田ボール４８を一括搭載し、全ての配線基板３８へ半田ボール４８を搭載した後、配線基板３８をリフローする。これにより、半導体装置１０の外部端子となる半田ボール４８が形成される。
（突出部１８を形成する工程）
次いで、図７（ａ）〜（ｃ）に示すように、メタル母基板１２ａ及び封止体３６をダイシングライン７０に合わせて分割することにより、突出部１８を形成する。
まず図７（ａ）に示すように、封止体３６の一面側を第一のダイシングテープ７１の粘着部に貼着する。第一のダイシングテープ７１は、各製品形成領域１４の位置に合わせて開口部７１ａが設けられており、配線基板３８の一面側を露出した状態で封止体３６を支持することができる。
次いで、図７（ｂ）に示すように、メタル母基板１２ａ及び封止体３６を製品形成領域１４毎に分割する。まず、ダイシングブレード７２により、メタル母基板１２ａ及び封止体３６を、ダイシングライン７０に沿って他面側から縦横に切断する。これにより、個片化したメタル母基板１２ａからなるメタル基板１２が形成される。このとき、メタル母基板１２ａの製品形成領域１４の一面側には封止体３６が形成されているため、ダイシングライン７０の認識はできないが、図５（ａ）に示すように、枠部５０にダイシング用マーク５４が設けられていることにより、切断位置の認識及び製品形成領域１４毎の切断分離が可能となる。
また、メタル母基板１２ａ及び封止体３６をメタル母基板１２ａの他面側からダイシングすることにより、ダイシングブレード７２の先端部はメタル母基板１２ａから封止体３６側にかけて突き抜ける構成となる。これによりメタル母基板１２ａはダイシングブレード７２によって他面側から一面側に向かって押し切られ、その切断面（メタル基板１２の端部）には、封止体に向かって突出する構成の突出部１８が形成される。また、メタル母基板１２ａは封止体３６を支持材として押し切られるため、突出部１８は一面側に向かって先細りの形状となり、封止体３６に食い込む構成となる。
また、切断の際にメタル母基板１２ａは封止体３６により支持される構成となるため、ダイシングブレード７２の先端部がメタル母基板１２ａから封止体３６側にかけて突き抜ける際のメタル母基板１２ａと封止体３６との間のぐらつきを防ぐことができる。
これにより、突出部１８は封止体３６と密着し、メタル基板１２と封止体３６の切断面での密着性が向上する。
なお、本実施形態では、製品形成領域１４のサイズよりも小さいサイズの配線基板３８を搭載しているため、メタル母基板１２ａの切断の際に、配線基板３８へのダイシングブレード７２の接触を防ぐことができる。
以上により、図７（ｃ）に示すように、メタル母基板１２ａ及び封止体３６は製品形成領域１４毎に分割される。これにより、メタル母基板１２ａはメタル基板１２毎に分割された構成となる。その後、第一のダイシングテープ７１から封止体３６をピックアップすることにより、図１に示す半導体装置１０が得られる。
本実施形態の半導体装置１０の製造方法によれば、メタル母基板１２ａの一面側を封止体３６で覆うと共に、メタル母基板１２ａ及び封止体３６を、メタル母基板１２ａの他面側からダイシングすることにより、メタル母基板１２ａの切断面（メタル基板１２の端部）に、封止体に向かって突出する構成の突出部１８を形成することができる。また、切断の際にダイシングブレード７２の先端部がメタル母基板１２ａから封止体３６側にかけて突き抜けることによるメタル母基板１２ａと封止体３６との間のぐらつきを防ぐことができる。
これによりメタル基板１２と封止体３６の密着性を高くすることができ、メタル基板１２と封止体３６との剥がれや、界面からの水分の浸入を防ぐことが可能となる。これにより、リフロークラック等の発生を低減することができ、半導体装置１０の信頼性を向上することができる。
また、突出部１８をメタル基板１２の一面側（封止体３６の側）に向けて形成するため、突出部１８による外観不良や引っかかりを防ぐことができる。これにより、半導体装置１０の搬送不良等の問題が防がれる。
以上により、半導体装置１０の信頼性向上を実現することができる。また、メタル基板１２の一面側にチップ積層体２０を搭載することにより、半導体装置１０の大容量化、高機能化を実現するとともに、放熱性及び機械的強度の向上を図ることができる。
なお、本実施形態においてはまたＢＧＡ（ボール・グリッド・アレイ）型の半導体装置１０について説明したが、ＬＧＡ（Land Grid Array）型等、他の型の半導体装置に適用してもかまわない。また、本実施例では、メモリチップ２２とインターフェースチップ２４が積層してなるチップ積層体２０を、メタル基板１２上に搭載した場合について説明したが、チップ積層体２０がメタル基板１２上に搭載され、かつ、その表面が露出する構成であれば、メモリチップとロジックチップの組み合わせ等、どのような機能のチップの組み合わせとしてもかまわない。
以下、本発明の第２の実施形態であるＣＯＣ型の半導体装置１０について図９（ａ）、（ｂ）を参照にして説明する。
本実施形態の半導体装置１０は、メタル基板１２と、チップ積層体２０と、チップ積層体用封止体３４と、封止体３６から概略構成されている。なお、本実施形態の半導体装置１０は、配線基板３８と半田ボール４８が形成されていない部分のみが第１の実施形態の半導体装置１０とは異なる部分である。よって、第１の実施形態と同一の部分についてはその説明を省略する。以下、それぞれの構成についてその詳細を説明する。
＜チップ積層体２０＞
本実施形態のチップ積層体２０はメタル基板１２の製品形成領域１４上に搭載されている。本実施形態におけるチップ積層体２０は、例えば、四枚のメモリチップ２２と、インターフェースチップ２４とが他面側からこの順に積層した構成となっている。また、チップ積層体２０は接着部材３２によって、メタル基板１２の製品形成領域１４上の略中央位置に接着固定されている。
（メモリチップ２２）
メモリチップ２２の他面側には第一の回路層２２ａが形成されている。また、メモリチップ２２の一面側及び他面側には、柱状の複数の第一のバンプ電極２６、第二のバンプ電極２７がそれぞれ形成されている。また、第一のバンプ電極２６と第二のバンプ電極２７は第一の貫通電極３０により電気的に接続されている。また、それぞれのバンプ電極２６と、隣接するメモリチップ２２の第二のバンプ電極２７とは電気的に接続している。
（インターフェースチップ２４）
インターフェースチップ２４の他面側には第二の回路層２４ａが形成されている。また、インターフェースチップ２４の一面側及び他面側には、柱状の複数の第三のバンプ電極２８、第四のバンプ電極２９がそれぞれ形成されており、第二の貫通電極３１により電気的に接合されている。また、インターフェースチップ２４の第四のバンプ電極２９と、隣接するメモリチップ２２の第一のバンプ電極２６とは電気的に接続している。また、第三のバンプ電極２８の一面側には、半田バンプ４４が形成されている。
また、本実施形態の半導体装置１０は配線基板３８が形成されておらず、インターフェースチップ２４の一面側および半田バンプ４４は露出した構成となっている。この状態を図９（ａ）に示す。
図９（ｂ）に、第２の実施形態の半導体装置１０をパッケージ基板８０に搭載した構成の電子装置１００を示す。パッケージ基板８０の所定の位置には複数の第二の接続パッド８１が設けられており、それぞれ半田バンプ４４と対応する配置となっている。
半導体装置１０は、パッケージ基板８０の第二の接続パッド８１の設けられた側に、半田バンプ４４と第二の接続パッド８１が接合するように搭載される。これにより、第三のバンプ電極２８と第二の接続パッド８１とは、半田バンプ４４を介して電気的に接続されている。
また、パッケージ基板８０の他面側とインターフェースチップ２４の一面側との間には配線基板間用封止体４６が充填されている。これにより、半田バンプ４４の側面は配線基板間用封止体４６により覆われ、その周囲は配線基板間用封止体４６により保護された構成となっている。また、配線基板間用封止体４６により、パッケージ基板８０とインターフェースチップ２４とは接着固定されている。
本実施形態においては、パッケージ基板８０に複数の半導体装置１０を搭載することにより、電子装置１００の大容量化、高機能化を実現するとともに、放熱性及び機械的強度の向上を図ることができる。
次いで、第２の実施形態の半導体装置１０の製造方法について、図５、図８〜図９を参照にして説明する。
本実施形態の半導体装置１０の製造方法は、メタル母基板１２ａを用意する工程と、チップ積層体２０をメタル母基板１２ａ上に形成する工程と、チップ積層体用封止体３４を形成する工程と、封止体３６を形成する工程と、突出部１８を形成する工程と、から概略構成されている。本実施形態の半導体装置１０は、配線基板３８を搭載する工程と、半田ボール４８を搭載する工程を行わない部分のみが第１の実施形態と異なる部分である。よって、第１の実施形態と同一の部分についてはその説明を省略する。
（突出部１８を形成する工程）
まず、図５（ａ）、（ｂ）に示すようにメタル母基板１２ａの一面側を覆う構成の封止体３６を形成する。
次いで、図８（ａ）に示すように、封止体３６およびインターフェースチップ２４の一面側を第二のダイシングテープ８２の粘着部に貼着する。本実施形態においては、第二のダイシングテープ８２には開口部７１ａが設けられておらず、インターフェースチップ２４および封止体３６の一面側全体を貼着、支持することができる。
次いで、図８（ｂ）に示すように、メタル母基板１２ａ及び封止体３６を製品形成領域１４毎に分割する。まず、ダイシングブレード７２により、メタル母基板１２ａ及び封止体３６をダイシングライン７０に沿って他面側から縦横に切断する。これにより、個片化したメタル母基板１２ａからなるメタル基板１２が形成される。
このとき、メタル母基板１２ａ及び封止体３６をメタル母基板１２ａの他面側からダイシングすることにより、ダイシングブレード７２の先端部はメタル母基板１２ａから封止体３６側にかけて突き抜ける構成となる。これによりメタル母基板１２ａはダイシングブレード７２によって他面側から一面側に向かって押し切られ、その切断面（メタル基板１２の端部）には、封止体に向かって突出する構成の突出部１８が形成される。また、メタル母基板１２ａは封止体３６を支持材として押し切られるため、突出部１８は一面側に向かって先細りの形状となり、封止体３６に食い込む構成となる。
また、切断の際にメタル母基板１２ａは封止体３６により支持される構成となるため、ダイシングブレード７２の先端部がメタル母基板１２ａから封止体３６側にかけて突き抜ける際のメタル母基板１２ａと封止体３６との間のぐらつきを防ぐことができる。
これにより、突出部１８は封止体３６と密着し、メタル基板１２と封止体３６の切断面での密着性が向上する。
以上により、図８（ｃ）に示すように、メタル母基板１２ａ及び封止体３６は製品形成領域１４毎に分割される。これにより、メタル母基板１２ａはメタル基板１２毎に分割された構成となる。その後、第二のダイシングテープ８２から封止体３６をピックアップすることにより、図９（ａ）に示す半導体装置１０が得られる。
本実施形態の半導体装置１０の製造方法によれば、第一の実施形態と同様に、メタル母基板１２ａと封止体３６との間のぐらつきを防ぐことができる。これによりメタル基板１２と封止体３６の密着性を高くすることができ、メタル基板１２と封止体３６との剥がれや、界面からの水分の浸入を防ぐことが可能となる。これにより、リフロークラック等の発生を低減することができ、半導体装置１０の信頼性を向上することができる。また、開口部７１ａを有さない第二のダイシングテープ８２により封止体３６を支持するため、第一の実施形態よりも、第二のダイシングテープ８２とチップ積層体２０との位置あわせを簡易化することができる。
また、突出部１８をメタル基板１２の一面側（封止体３６の側）に向けて形成するため、突出部１８による外観不良や引っかかりを防ぐことができる。これにより、半導体装置１０の搬送不良等の問題が防がれる。
この後、所定の位置に複数の第二の接続パッド８１が設けられたパッケージ基板８０上に半導体装置１０を搭載することにより、電子装置１００が形成される。
まず、図示しないディスペンサーにより、パッケージ基板８０の第二の接続パッド８１を覆うように液状の配線基板間用封止体４６を塗布する。
次いで、ボンディングツール８３により、半導体装置１０の他面側を吸着保持し、配線基板間用封止体４６上に搭載する。このとき、インターフェースチップ２４の一面側の半田バンプ４４と第二の接続パッド８１とが合致するよう、半導体装置１０の搭載位置を調整する。
次いで、半田バンプ４４と第二の接続パッド８１を、例えば３００℃程度で加熱すると共に、半導体装置１０の他面側から荷重を印加する。これにより、フリップチップ接合が行われ、第三のバンプ電極２８と第二の接続パッド８１は、半田バンプ４４を介して電気的に接合される。また、半田バンプ４４が形成されていない場合は、第三のバンプ電極２８と第二の接続パッド８１を直接接合させても構わない。この接合により、配線基板間用封止体４６は封止体３６の端部まで圧延され、封止体３６およびインターフェースチップ２４と、パッケージ基板８０とが接着固定される。
以上により、本実施形態の電子装置１００が形成される。
本実施形態の電子装置１００は、パッケージ基板８０に複数のチップ積層体２０を搭載することにより、半導体装置１０の大容量化、高機能化を実現するとともに、放熱性及び機械的強度の向上を図ることができる。
１０…半導体装置、１２…メタル基板、１２ａ…メタル母基板、１８…突出部、２２…メモリチップ、２４…インターフェースチップ、３４…チップ積層体用封止体、３６…封止体、３８…配線基板、４４…半田バンプ、８０…パッケージ基板、１００…電子装置

Claims (13)

  1. 一面側にチップ搭載部を有するメタル基板と、
    前記チップ搭載部に搭載された、一以上の半導体チップが積層してなるチップ積層体と、
    前記メタル基板の一面側および前記チップ積層体の側面を覆うとともに、前記チップ積層体の一面側を露出するように形成された封止体からなる半導体装置であって、
    前記メタル基板の一面側の端部に、前記封止体に向かって突出する構成の前記メタル基板からなる突出部が設けられていることを特徴とする半導体装置。
  2. 前記複数の半導体チップの間を充填し、かつ、前記チップ積層体の側面を覆うようにチップ積層体用封止体が形成され、前記チップ積層体用封止体の側面を覆うように前記封止体が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記突出部の外側面が、前記封止体の外側面と同一平面になるよう形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記半導体チップ同士が互いに貫通電極を介して接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記チップ積層体が、複数のメモリチップと、前記複数のメモリチップを制御するインターフェースチップとを備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記チップ積層体の一面側に、前記チップ積層体と電気的に接続される配線基板が搭載されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記配線基板の一面側に、半田バンプが設けられていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 請求項１乃至５のいずれか一項に記載の半導体装置をパッケージ基板上に設けたことを特徴とする電子装置。
  9. 一面側にチップ搭載部を有するメタル母基板を用意する工程と、
    一以上の半導体チップが積層されてなるチップ積層体を、前記チップ搭載部上に形成する工程と、
    前記メタル母基板の一面側および前記チップ積層体の側面を覆うとともに、前記チップ積層体の一面側を露出するように封止体を形成する工程と、
    前記メタル母基板および前記封止体を他面側からダイシングすることにより、個片化した前記メタル母基板からなるメタル基板を形成するとともに、前記メタル基板の一面側の端部に前記封止体に向かって突出する構成の前記メタル基板からなる突出部を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
  10. 前記複数の半導体チップの間を埋めるようにチップ積層体用封止体を形成した後に、前記チップ積層体用封止体の側面を覆うように前記封止体を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記封止体を形成した後に、前記チップ積層体の一面側に、前記チップ積層体と電気的に接続される配線基板を設けることを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
  12. 前記配線基板の一面側に、半田バンプを設けることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記ダイシング工程の際に、ダイシングテープにより前記封止体の一面側を支持することを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置の製造方法。
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