JP2011129684A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】製造過程の温度変化に起因して半導体チップにクラックが発生することを抑制した半導体装置を提供する。
【解決手段】複数の半導体チップが積層され、各半導体チップに設けられた貫通電極がチップの積層順に電気的に接続されたチップ積層体と、チップ積層体の一方の端に設けられた第１の半導体チップに対向して配置され、第１の半導体チップの貫通電極と電気的に接続された電極を有する第１のサポート部材と、チップ積層体の一方の端とは反対側の端に設けられた第２の半導体チップに対向して配置され、第２の半導体チップに対向する面とは反対側の面に第２の半導体チップの貫通電極と電気的に接続された外部電極を有する配線基板と、を有する。
【選択図】図１

Description

本発明はＣｏＣ（Chip on Chip）型の半導体装置及びその製造方法に関する。
近年、電子機器の小型化や高機能化に伴って、貫通電極を有する複数の半導体チップを積載したＣｏＣ型の半導体装置が検討されている。
ＣｏＣ型の半導体装置の製造方法としては、配線基板あるいは支持基板上に貫通電極を有する複数の半導体チップを順次積載し、各半導体チップ間の隙間をアンダーフィル材で埋めた後、該アンダーフィル材を含む複数の半導体チップ全体を覆うように樹脂で封止する方法が知られている。
このようなＣｏＣ型の半導体装置の構成については、例えば、特許文献１に記載されている。
特開２００７−３６１８４号公報
特許文献１に開示された半導体装置は、配線基板上に複数の半導体チップが積層配置され、それぞれの半導体チップに形成された貫通電極により半導体チップ間は電気的に接続され、かつ、最上段に配置された半導体チップの表面から貫通電極が露出した構造である。そのため、製造プロセスにおける温度変化等により貫通電極の膨張や収縮の際に応力が発生し、その最大応力が、最上段に配置された半導体チップの貫通電極の部位にかかり、最上段に配置された半導体チップにクラックが発生してしまうという問題があった。
本発明の半導体装置は、
複数の半導体チップが積層され、該複数の半導体チップのそれぞれに設けられた貫通電極が該複数の半導体チップの積層順に電気的に接続されたチップ積層体と、
前記複数の半導体チップの積層方向の、前記チップ積層体の一方の端に設けられた半導体チップである第１の半導体チップに対向して配置され、該第１の半導体チップの貫通電極と電気的に接続された電極を有する第１のサポート部材と、
前記複数の半導体チップの積層方向の、前記チップ積層体の一方の端とは反対側の端に設けられた半導体チップである第２の半導体チップに対向して配置され、該第２の半導体チップに対向する面とは反対側の面に該第２の半導体チップの貫通電極と電気的に接続された外部電極を有する配線基板と、
を有する構成である。
また、本発明の半導体装置の製造方法は、
電極を備えた第１のサポート部材の該電極が設けられた面の上に貫通電極を備えた第１の半導体チップを載せ、該第１のサポート部材の電極と該第１の半導体チップの貫通電極とを接続し、
前記第１の半導体チップの上に、貫通電極を備えた第２の半導体チップを１つ以上積層して隣り合う半導体チップの貫通電極同士を接続し、
前記第１の半導体チップ及び１つ以上の前記第２の半導体チップを積層したチップ積層体の半導体チップ間、並びに該チップ積層体と前記第１のサポート部材との間に樹脂層を埋め込み、
前記チップ積層体の１つ以上の前記第２の半導体チップのうち、最上段の第２の半導体チップの貫通電極を、所定の配線が形成された配線基板の電極に接続するものである。
本発明によれば、製造過程の温度変化に起因してチップ積層体中の貫通電極が少なくとも膨張又は収縮することで半導体チップに応力が発生しても、その応力がサポート部材にかかるため、半導体チップにクラックが発生することを抑制できる。
第１の実施の形態の半導体装置の一構成例を示す断面図である。 図１に示した半導体装置における複合チップ積層体の組み立て手順の一例を示す断面図である。 図１に示した半導体装置における複合チップ積層体の組み立て手順の一例を示す断面図である。 図３に示した複合チップ積層体を用いて、図１に示した半導体装置を組み立てるまでの手順の一例を示す断面図である。 図３に示した複合チップ積層体を用いて、図１に示した半導体装置を組み立てるまでの手順の一例を示す断面図である。 第２の実施の形態の半導体装置の一構成例を示す断面図である。 第３の実施の形態の半導体装置の一構成例を示す断面図である。 第４の実施の形態の半導体装置の一構成例を示す断面図である。 第５の実施の形態の半導体装置の一構成例を示す断面図である。
本発明の実施の形態について、図面を用いて説明する。
（第１の実施の形態）
図１は第１の実施の形態の半導体装置の一構成例を示す断面図である。
図１に示すように、第１の実施の形態の半導体装置１は、貫通電極を有する複数の半導体チップ１０が積載されたチップ積層体１１を有する。チップ積層体１１は、例えばメモリ回路が形成された４つの半導体チップ１０を積載した構成である。チップ積層体１１の上にはサポートチップ５０が設けられ、チップ積層体１１の下にはインターフェースチップ（以下では、ＩＦチップと表記する）６０が設けられている。チップ積層体１１の最下段の半導体チップ１０は、ＩＦチップ６０を介して配線基板２０に接続固定されている。
半導体チップ１０は、回路が形成された一方の面及び回路が形成されない他方の面にそれぞれ複数のバンプ電極１２を備え、一方の面のバンプ電極１２と他方の面のバンプ電極１２とがそれぞれ貫通電極１３によって接続されている。各半導体チップ１０はバンプ電極１２を介して各々の貫通電極１３により互いに接続される。
チップ積層体１１の最上段の半導体チップ１０は、半導体チップ１０の積層方向の、チップ積層体１１の一方の端に設けられた半導体チップに相当する。チップ積層体１１の最下段の半導体チップ１０は、半導体チップ１０の積層方向の、チップ積層体１１の一方の端とは反対側の端に設けられた半導体チップに相当する。
サポートチップ５０は、製造プロセス中におけるチップ積層体１１の貫通電極の少なくとも膨張又は収縮によって生じる応力が最上段の半導体チップ１０にかかるのを抑制するサポート部材としての役目を果たす。例えば、チップ積層体１１の半導体チップ１０間に樹脂が埋められた後に温度変化があると、チップ積層体１１の各半導体チップ１０の貫通電極が少なくとも膨張又は収縮し、貫通電極の膨張及び収縮による応力がチップ積層体の最上段のチップで最大になる。本実施形態では、最上段の半導体チップ１０の上にサポートチップ５０が設けられているため、チップ積層体１１の最上段にかかる半導体チップ１０の応力が貫通電極１３に接続されたバンプ電極１２を介してサポートチップ５０にかかる。
サポート部材に用いる材料としては、チップ積層体１１内で最上段の半導体チップ１０の貫通電極と電気的に接続可能な電極を有する基板であればどのようなものでもよいが、熱膨張率がチップ積層体１１の半導体チップ１０により近いシリコン基板を用いることが望ましい。サポートチップ５０として、例えば、貫通電極を使用しない回路機能を有する半導体チップでもよく、貫通電極を有する不良品の半導体チップ（回路動作しないチップ）でもよく、チップ積層体１１の貫通電極と異なる位置に電気的に接続するように配置され、貫通電極を有する半導体チップでもよい。貫通電極を使用しない回路機能を有する半導体チップとは、貫通電極が設けられているが、貫通電極に接続されていない回路を有する半導体チップでもよく、貫通電極が設けられていないため、貫通電極と接続されていない回路を有する半導体チップでもよいことを意味する。ただし、この半導体チップはサポート部材として使用されるため、その回路機能は動作しなくてもよい。
図１に示す半導体装置では、材料が半導体チップ１０の基板と同じシリコン基板で、一方の面にバンプ電極１２が形成されたチップをサポートチップ５０として用いている。この一方の面が半導体チップ１０に対向しており、その面に形成されたバンプ電極１２は、半導体チップ１０のバンプ電極１２の位置に対応して配置されている。また、サポートチップ５０の半導体チップ１０と平行な面の面積（平面積）は、半導体チップ１０と同等である。
ＩＦチップ６０には、チップ積層体１１の半導体チップ１０を制御する回路が設けられている。また、ＩＦチップ６０は、サポートチップ５０と同様に、製造プロセス中において半導体チップ１０にかかる応力を受ける第２のサポート部材としての役目を果たす。ＩＦチップ６０の２つの面のうち、配線基板２０に対向する面を一方の面とし、チップ積層体１１の最下段の半導体チップ１０に対向する面を他方の面とすると、一方の面には、配線基板２０の接続パッド２１の位置に対応してバンプ電極１２が設けられている。また、他方の面には、半導体チップ１０のバンプ電極１２の位置に対応してバンプ電極１２が設けられている。ＩＦチップ６０についても、半導体チップ１０と同様に、一方の面に設けられたバンプ電極１２と他方の面に設けられたバンプ電極１２が貫通電極１３によって接続されている。
サポートチップ５０、チップ積層体１１及びＩＦチップ６０を含む複合チップ積層体は、チップ間の隙間が第１の封止樹脂層１４で埋められている。各半導体チップ１０間の隙間も第１の封止樹脂層１４で埋められている。図１に示す構成では、複合チップ積層体の一部のチップの側面が第１の封止樹脂層１４で覆われている。図１に示すように、第１の封止樹脂層１４は、半導体装置１を側面から見たとき、第１の封止樹脂層１４の断面が略台形状になっている。第１の封止樹脂層１４は、例えば周知のアンダーフィル材を用いて形成される。
略台形状の第１の封止樹脂層１４の短辺（台形の上底に相当）側に配置されたＩＦチップ６０には、所定の配線が形成された配線基板２０が接続固定されている。配線基板２０には、例えば両面に所定の配線が形成されたガラスエポキシ基板が用いられ、各配線は後述する接続パッドやランドを除いてソルダーレジスト膜等の絶縁膜２７によって覆われている。
配線基板２０の一方の面には、ＩＦチップ６０と接続するための複数の接続パッド２１が形成され、他方の面には外部電極となる金属ボール２２を接続するための複数のランド２３が形成されている。これらの接続パッド２１は、絶縁基材２８中に設けられた配線によって所定のランド２３と接続されている。ランド２３は、配線基板２０の他方の面に所定の間隔で、例えば格子状に配置されている。また、接続パッド２１のＩＦチップ６０側の面には、例えばＡｕやＣｕ等から成るワイヤバンプ１５が形成されている。ワイヤバンプ１５がＩＦチップ６０のバンプ電極１２と接続される。
また、複合チップ積層体と配線基板２０とは、ＮＣＰ（Non Conductive Paste）等の接着部材２４によって接着固定され、該接着部材２４によりワイヤバンプ１５とＩＦチップ６０のバンプ電極１２との接合部位が保護されている。
配線基板２０上の複合チップ積層体は第２の封止樹脂層２５によって封止され、複合チップ積層体が搭載されない配線基板２０の他方の面の複数のランド２３には、半導体装置１の外部端子となる金属ボール２２がそれぞれ接続されている。
次に図１に示した第１の実施の形態の半導体装置の製造方法について図面を用いて説明する。
図２及び図３は、図１に示した半導体装置における複合チップ積層体の組み立て手順の一例を示す断面図である。
第１の実施の形態の半導体装置１を製造する場合、まず、サポートチップ５０と、貫通電極１３を有する複数の半導体チップ１０とを準備する。半導体チップ１０は、略四角形のシリコン等からなる板状の半導体基板の一方の面にメモリ回路等の所定の回路が形成された構成である。
図２（ａ）に示すように、サポートチップ５０は、吸着ステージ１００上に、バンプ電極１２が形成された一方の面を上方に向けて載置される。サポートチップ５０は、吸着ステージ１００に設けられた吸着孔１０２を介して不図示の真空装置により真空吸引されることで、吸着ステージ１００上で保持される。
図２（ｂ）に示すように、吸着ステージ１００上に保持したサポートチップ５０の上に１段目の半導体チップ１０を搭載する。半導体チップ１０は、サポートチップ５０上に、所定の回路が形成された一方の面を上方に向けて、ボンディングツール１１０によって載置される。その際、半導体チップ１０をボンディングツール１１０に装着してからサポートチップ５０の上に搭載するまでの間、ボンディングツール１１０の吸着孔１１２を介して半導体チップ１０が吸引されるため、半導体チップ１０はボンディングツール１１０から落ちることはない。サポートチップ５０の一方の面のバンプ電極１２と、半導体チップ１０の回路が形成されない他方の面のバンプ電極１２とを接合することで、半導体チップ１０をサポートチップ５０上に接続固定する。
バンプ電極１２どうしの接合には、例えば図２（ｂ）に示すように高温（例えば３００℃程度）に設定したボンディングツール１１０により半導体チップ１０に所定の荷重を加える熱圧着法を用いればよい。なお、２つのチップの接合には、熱圧着法だけでなく超音波を印加しつつ圧着する超音波圧着法あるいはこれらを併用する超音波熱圧着法を用いてもよい。
１段目の半導体チップ１０の上に、図２（ｂ）を参照して説明したのと同様な手順で、２段目の半導体チップ１０を接続固定する。続いて、３段目及び４段目のそれぞれの半導体チップ１０についても、図２（ｂ）を参照して説明したのと同様な手順で、それぞれの下段の半導体チップ１０と接続固定する。さらに、４段目の半導体チップ１０上に、図２（ｂ）を参照して説明したのと同様な手順で、上記と同様な手順でＩＦチップ６０を接続固定する（図２（ｃ））。図２（ｃ）に示すように、サポートチップ５０、チップ積層体１１及びＩＦチップ６０が順に積層された構成が作製されるが、この構成は、図１に示した複合チップ積層体５５の上下を逆にしたものである。
図２（ｃ）に示した複合チップ積層体５５が、例えば図３（ａ）に示すように、ステージ１２０に貼り付けられた塗布用シート１２１の上に載置される。塗布用シート１２１には、フッ素系シートやシリコーン系接着材が塗布されたシート等のように、第１の封止樹脂層１４（例えば、アンダーフィル材）に対する濡れ性が悪い材料が用いられる。なお、塗布用シート１２１は、ステージ１２０上に直接貼る必要はなく、平坦な面上であればどこでもよく、例えばステージ１２０上に載置した所定の治具等に貼ってもよい。
塗布用シート１２１上に載置された複数の半導体チップ１０には、図３（ｂ）に示すように、その端部近傍からディスペンサ１３０によりアンダーフィル材１３１を供給する。供給されたアンダーフィル材１３１は、積載された複数の半導体チップ１０の周囲にフィレットを形成しつつ、半導体チップ１０どうしの隙間へ毛細管現象によって進入し、半導体チップ１０間の隙間を埋める。アンダーフィル材１３１は、半導体チップ１０間だけでなく、サポートチップ５０と半導体チップ１０の間の隙間と、ＩＦチップ６０と半導体チップ１０の間の隙間にも埋まる。
本実施形態では、塗布用シート１２１にアンダーフィル材１３１に対する濡れ性が悪い材料から成るシートを用いるため、アンダーフィル材１３１の広がりが抑制されてフィレット幅が大きくなることがない。
アンダーフィル材１３１が供給された複合チップ積層体５５を塗布用シート１２１上に載置した状態で所定の温度、例えば１５０℃程度でキュア（熱処理）することで、アンダーフィル材１３１を熱硬化させる。その結果、図３（ｃ）に示すように、複合チップ積層体５５の周囲を覆うと共にチップ間の隙間を埋めるアンダーフィル材１３１から成る第１の封止樹脂層１４が形成される。
本実施形態では、塗布用シート１２１にアンダーフィル材１３１に対する濡れ性が悪い材料からなるシートを用いるため、熱硬化時における塗布用シート１２１へのアンダーフィル材１３１の付着が防止される。
第１の封止樹脂層１４の熱硬化後、該第１の封止樹脂層１４を含む複合チップ積層体５５は、塗布用シート１２１からピックアップされる（図３（ｄ））。本実施形態では、塗布用シート１２１にアンダーフィル材１３１に対する濡れ性が悪い材料からなるシートを用いるため、チップ積層体１１を塗布用シート１２１から容易にピックアップできる。
なお、チップ積層体１１にアンダーフィル材１３１を供給する際、チップ積層体１１が位置ずれを起こすおそれのある場合は、樹脂接着材を用いてチップ積層体１１を塗布用シート１２１に仮固着した後、アンダーフィル材１３１を供給してもよい。
また、複合チップ積層体５５のチップ間に第１の封止樹脂層１４が埋め込まれた構造は、複合チップ積層体５５と第１の封止樹脂層１４とが一体であるため、以下では、この構造を複合チップ積層体と称する。
次に、上述のようにして複合チップ積層体を作製した後、第１の実施の形態の半導体装置を組み立てるまでの手順について図５及び図６を用いて説明する。
図４及び図５は、図３に示した複合チップ積層体を用いて、図１に示した半導体装置を組み立てるまでの手順の一例を示す断面図である。なお、図５及び図６は、複数の半導体装置１を一括して形成するための組み立て手順の一例を示している。
半導体装置１の組み立て時、まずマトリックス状に配置された複数の製品形成部２６を備えた配線基板２０を準備する。製品形成部２６は、各々が半導体装置１の配線基板２０となる部位であり、各製品形成部２６には所定のパターンの配線が形成され、各配線はワイヤバンプ１５及びランド２３を除いてソルダーレジスト膜等の絶縁膜によって覆われている。この配線基板２０の製品形成部２６間が各半導体装置１を個々に切り離す際のダイシングラインとなる。
配線基板２０の一方の面には、複合チップ積層体５５と接続するための複数の接続パッド２１が形成され、他方の面には外部端子となる金属ボール２２を接続するための複数のランド２３が形成されている。これら接続パッド２１は、所定のランド２３と配線によって接続されている。
接続パッド２１の上にはワイヤバンプ１５が設けられている。ワイヤバンプ１５は、不図示のワイヤボンディング装置を用いて、溶融して先端がボール状になったＡｕやＣｕ等のワイヤを配線基板２０の接続パッド２１上に、例えば超音波熱圧着法を用いて接合し、その後、ワイヤを引き切ることで形成すればよい。ワイヤバンプ１５を配線基板側に形成することで、半導体チップ１０の貫通電極１３のサイズの小型化や狭ピッチ化を図ることができる。
なお、本実施形態では、複合チップ積層体５５と配線基板２０との接続を容易にするために、接続パッド２１上にワイヤバンプ１５を形成する例を示しているが、複合チップ積層体５５内のチップのバンプ電極１２に配線基板２０の接続パッド２１を直接接続してもよい。
上述のようにして、配線基板２０の準備が完了すると、図４（ａ）に示すように、該配線基板２０の各製品形成部２６上にそれぞれ絶縁性の接着部材２４、例えばＮＣＰ（Non Conductive Paste）をディスペンサ１５０により塗布する。
次に、複合チップ積層体５５のサポートチップ５０をボンディングツール１６０等で吸着保持し、配線基板２０の製品形成部２６上にそれぞれ搭載し（図４（ｂ））、ＩＦチップ６０の各バンプ電極１２と配線基板２０の各ワイヤバンプ１５とを、例えば熱圧着法を用いて接合する。このとき、配線基板２０上に塗布していた接着部材２４が複合チップ積層体５５と配線基板２０間に充填され、配線基板２０と複合チップ積層体５５とが接着固定される（図４（ｃ））。ここで、複合チップ積層体５５の周囲にはテーパ状に第１の封止樹脂層１４が形成されているため、接着部材２４の這い上がりを防止できる。これにより、ボンディングツール１６０へ接着部材２４が付着することによる複合チップ積層体５５の破損や接合不良等を低減できる。
図４（ｂ）に示す工程の熱圧着法の際、複合チップ積層体５５がアンダーフィル材１３１の熱硬化温度よりも高くなる場合、チップ積層体１１の貫通電極が膨張し、また、その後の温度低下に伴って貫通電極が収縮しても、本実施形態では、貫通電極の少なくとも膨張又は収縮によって生じる応力がサポートチップ５０又はＩＦチップ６０にかかる。
複合チップ積層体５５が搭載された配線基板２０は、不図示のトランスファモールド装置の上型と下型から成る成型金型にセットされ、モールド工程に移行する。
成型金型の上型には、複数の複合チップ積層体５５を一括して覆う不図示のキャビティが形成され、該キャビティ内に配線基板２０上に搭載された複合チップ積層体５５が収容される。
次に、成型金型の上型に設けられたキャビティ内に加熱溶融させた封止樹脂を注入し、複合チップ積層体５５全体を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂を用いる。
続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させ、図５（ａ）に示すように複数の製品形成部２６上に搭載された各複合チップ積層体５５を一括して覆う第２の封止樹脂層２５を形成する。さらに、所定の温度でベークすることで、封止樹脂（第２の封止樹脂層２５）を完全に硬化させる。
図５（ａ）に示す工程のベーク温度がアンダーフィル材１３１の熱硬化温度よりも高い場合、チップ積層体１１の貫通電極が膨張し、また、その後の温度低下に伴って貫通電極が収縮しても、本実施形態では、貫通電極の少なくとも膨張又は収縮によって生じる応力がサポートチップ５０又はＩＦチップ６０にかかる。
また、本実施形態では、複合チップ積層体５５のチップ間を第１の封止樹脂層（アンダーフィル材）１４で封止した後、複合チップ積層体５５全体を覆う第２の封止樹脂層２５を形成するため、半導体チップ１０どうしの隙間でボイドが発生するのを抑制できる。
第２の封止樹脂層２５を形成すると、図５（ａ）に示した構成をその上下を逆にして置き、ボールマウント工程に移行し、図５（ｂ）に示すように配線基板２０の他方の面に形成されたランド２３に、半導体装置の外部端子となる導電性の金属ボール２２、例えば半田ボールを接続する。
ボールマウント工程では、配線基板２０の各ランド２３と位置が一致する複数の吸着孔を備えたマウントツール１７０を用いて複数の金属ボール２２を吸着保持し、各金属ボール２２にフラックスを転写した後、保持した各金属ボール２２を配線基板２０のランド２３上に一括して搭載する。
全ての製品形成部２６に対する金属ボール２２の搭載が完了した後、配線基板２０をリフローすることで各金属ボール２２と各ランド２３とを接続する。
図５（ｂ）に示す工程のリフローの温度がアンダーフィル材１３１の熱硬化温度よりも高い場合、チップ積層体１１の貫通電極が膨張し、また、その後の温度低下に伴って貫通電極が収縮しても、本実施形態では、貫通電極の少なくとも膨張又は収縮によって生じる応力がサポートチップ５０又はＩＦチップ６０にかかる。
金属ボール２２の接続が完了すると、基板ダイシング工程に移行し、所定のダイシングラインで個々の製品形成部２６を切断分離することで半導体装置１を形成する。
基板ダイシング工程では、第２の封止樹脂層２５にダイシングテープ１８０を貼着することで製品形成部２６を支持する。そして、図５（ｃ）に示すように、不図示のダイシング装置が備えるダイシングブレード１８１により所定のダイシングラインで切断することで製品形成部２６毎に分離する。切断分離後、ダイシングテープ１８０を製品形成部２６からピックアップすることで、図１に示したＣｏＣ型の半導体装置１が得られる。
本実施形態によれば、複数の半導体チップが積層されたチップ積層体上にサポート部材が配置されているため、製造プロセス中の温度変化に起因する貫通電極の膨張や収縮によって生じる応力の最大応力がサポート部材に移行され、サポート部材の基板面で応力を受けることで、半導体チップにクラックが発生することを抑制できる。
また、モールド時のボイド発生を抑えるために、半導体チップ間、及びチップ積層体とサポート部材との間にアンダーフィル材を埋め込んでいるが、その際にアンダーフィル材が硬化及び収縮することにより貫通電極にかかる応力が増大しても、その応力をサポート部材の基板面で受けることができる。
また、サポート部材の２つの面のうち、半導体チップに対向する面を表面とし、半導体チップに対向しない面を裏面としたとき、サポート部材の裏面にバンプ電極を設けない構成にすれば、チップ積層体のＦＣ（Flip Chip）実装時にサポート部材の裏面のバンプ電極に起因するクラックの発生を低減できるだけでなく、熱伝導及び接合平坦度が向上し、ＦＣ実装条件の安定化を図れる。サポート部材に貫通電極を設けない場合には、サポート部材に対向する面の半導体チップから受ける応力がサポート部材の基板全体に、より分散されやすくなる。
また、チップ積層体と配線基板との間に、チップ積層体の貫通電極と配線基板の外部電極とを電気的に接続する第２のサポート部材を配置する場合には、チップ積層体の最下段のチップにかかる応力を、配線基板よりも良好に抑制できる。
また、サポート部材の平面積を、チップ積層体の最上段に配置された半導体チップと略同じ平面積とすることで、サポート部材を設けない構造を搬送する場合と同一のボンディングツールで複合チップ積層体を搬送できるため、新たなボンディングツールを必要とせず、製造効率が向上する。
また、サポート部材の材料にシリコン基板を用いた場合には、半導体チップとの熱膨張率を揃えることができ、応力の集中箇所をサポート部材に良好に移行することができる。
さらに、半導体チップがメモリチップであり、複数のメモリチップを制御するインターフェースチップを設ける場合には、大容量のメモリ装置を構成できる。
なお、本実施形態では、ＩＦチップを備えた半導体装置の場合で説明したが、ＩＦチップが設けられていなくてもよい。本実施形態の半導体装置が搭載される装置に、半導体チップ１０を制御する回路が設けられている場合、半導体チップ１０を制御する機能が重複するので、その場合には、半導体装置１にＩＦチップ６０が設けられていなくてもよい。
（第２の実施の形態）
本実施形態は、第１の実施の形態の半導体装置における第２のサポート部材に電極ピッチの変換機能をもたせたものである。以下では、第２のサポート部材を第１の実施の形態と同様に、ＩＦチップとし、その構成を説明する。
図６は第２の実施の形態の半導体装置の一構成例示す断面図である。第１の実施の形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図６に示す半導体装置２では、複合チップ積層体５５ａの半導体チップ１０ａと配線基板２０との間にＩＦチップ６０ａが設けられている。図１に示した半導体装置１の半導体チップ１０に設けられたバンプ電極１２のピッチと配線基板２０に設けられた接続パッド２１のピッチは同等である。これに対して、図６に示す半導体装置２では、チップ積層体１１ａの半導体チップ１０ａに設けられたバンプ電極１２のピッチは、配線基板２０に設けられた接続パッド２１のピッチよりも小さい。このピッチの違いの問題を解決するＩＦチップ６０ａの構成を、次に詳細に説明する。
図６に示すＩＦチップ６０ａの２つの面のうち、一方の面は配線基板２０に対向しており、その面には配線基板２０の接続パッド２１の位置に対応してバンプ電極１２が設けられている。このバンプ電極１２はＩＦチップ６０ａ内の貫通電極１３と接続されている。また、ＩＦチップ６０ａの他方の面は半導体チップ１０ａに対向しており、その面には半導体チップ１０ａのバンプ電極１２の位置に対応して配置されたバンプ電極１２と、このバンプ電極１２に接続された中継配線６０１とが設けられている。そして、ＩＦチップ６０ａの一方の面に設けられたバンプ電極１２は、中継配線６０１、貫通電極１３及びバンプ電極１２を介して、配線基板２０の接続パッド２１上のワイヤバンプ１５と接続されている。これは、中継配線６０１がピッチ間のずれを補っているためである。
本実施形態では、第１の実施の形態で述べた効果の他に、チップ積層体１１ａの貫通電極とＩＦチップ６０ａの貫通電極の位置がずれるため、チップ積層体１１ａの最下段の半導体チップ１０ａにかかる応力がＩＦチップ６０ａの基板全体に分散される効果が得られる。また、上述したように、半導体チップ１０ａのバンプ電極１２のピッチと配線基板２０の接続パッド２１のピッチが異なっていても、ＩＦチップ６０ａの中継配線６０１がピッチ間のずれを補っているため、半導体チップ１０ａのバンプ電極１２と配線基板２０の接続パッド２１とを対応させて接続することが可能である。
（第３の実施の形態）
本実施形態は、図６に示した半導体装置のサポートチップの厚さを大きくしたものである。以下に、本実施形態の半導体装置の構成を説明する。
図７は第３の実施の形態の半導体装置の一構成例を示す断面図である。第１または第２の実施の形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図７に示す半導体装置３では、複合チップ積層体５５ｂの最上段にサポートチップ５０１が設けられ、サポートチップ５０１の厚みが半導体チップ１０ａよりも大きい。サポートチップ５０１の厚みとは、図７に示すように、半導体チップ１０ａの積層方向に平行な方向におけるサポートチップ５０１の長さに相当する。図７に示す例では、サポートチップ５０１の厚みは、例えば、半導体チップ１０の約２倍である。
本実施形態では、サポート部材の厚みを、チップ積層体１１ａの最上段の半導体チップ１０ａの厚さよりも大きくすることで、チップ積層体１１ａの剛性が向上するとともに、チップクラックの低減効果がさらに向上する。なお、本実施形態では、図６に示した半導体装置を基にして説明したが、図１に示した半導体装置に本実施形態のサポート部材を適用してもよい。
（第４の実施の形態）
本実施形態は、図６に示した半導体装置のサポートチップに、貫通電極を有するサポート部材を適用した構成である。以下に、本実施形態の半導体装置の構成を説明する。
図８は第４の実施の形態の半導体装置の一構成例を示す断面図である。第１または第２の実施の形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図８に示す半導体装置４では、複合チップ積層体５５ｃの最上段にサポートチップ５０２が設けられている。サポートチップ５０２は、一方の面及び他方の面のそれぞれに、複数のバンプ電極１２が設けられている。一方の面のバンプ電極１２と他方の面のバンプ電極１２とは貫通電極１３によって接続されている。この一方の面が半導体チップ１０ａに対向しており、その面に形成されたバンプ電極１２は、半導体チップ１０ａのバンプ電極１２の位置に対応して配置されている。サポートチップ５０２は、例えば、回路動作しない、不良品の半導体チップである。
本実施形態では、第１の実施の形態で述べた効果の他に、不良品の半導体チップを有効に活用できる効果が得られる。
なお、図８に示す半導体装置では、チップ積層体１１ａの半導体チップ１０ａの貫通電極とサポートチップ５０２の貫通電極とが同じ位置になっているが、これらの貫通電極の位置が異なっていてもよい。この場合、最上段の半導体チップ１０ａにかかる応力がサポートチップ５０２の基板全体に分散される。
また、本実施形態では、図６に示した半導体装置を基にして説明したが、図１に示した半導体装置に本実施形態のサポート部材を適用してもよい。
（第５の実施の形態）
本実施形態は、第１の実施の形態で説明した半導体装置に、さらに別の機能を有するチップを追加した構成である。以下に、本実施形態の半導体装置の構成を説明する。
図９は第５の実施の形態の半導体装置の一構成例を示す断面図である。第１の実施の形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図９に示すように、第５の実施の形態の半導体装置５は、第１の実施の形態で示した複合チップ積層体５５の他に、機能拡張チップ１０Ａを有する。機能拡張チップ１０Ａは、複合チップ積層体５５の半導体チップ１０及びＩＦチップ６０のそれぞれとは異なる機能を備えた半導体チップである。
配線基板２０上に機能拡張チップ１０Ａと複合チップ積層体５５とが順に積層され、複合チップ積層体５５が機能拡張チップ１０Ａを介して配線基板２０に接続固定された構成である。
図９に示す複合チップ積層体５５は、第１実施の形態と同様の手順で作製される。機能拡張チップ１０Ａは、略四角形状のＳｉ基板の一方の面に半導体チップ１０及びＩＦチップ６０のそれぞれと異なる機能の回路（例えば論理回路）が形成され、その周辺近傍及び中央近傍に複数の電極パッドが形成された構成である。
機能拡張チップ１０Ａは、絶縁性の接着部材４１、例えばＤＡＦ（Die Attached Film）を用いて、回路が形成されない他方の面が配線基板２０と接着固定される。機能拡張チップ１０Ａの周辺近傍に配置された電極パッド１５１は、配線基板２０の接続パッド２１０と導電性のワイヤ４２を介して接続され、中央近傍に配置された電極パッド１５２は複合チップ積層体５５のＩＦチップ６０に設けられたバンプ電極１２とフリップチップ接続方式で接続される。配線基板２０上の機能拡張チップ１０Ａ、複合チップ積層体５５及び導電性のワイヤ４２は、第２の封止樹脂層２５によって封止される。
本実施形態によれば、第１の実施の形態と同様の効果に加えて、半導体チップ１０及びＩＦチップ６０のいずれとも異なる機能を有する機能拡張チップ１０Ａを備えることで、よりメモリ容量が大きい、あるいはより多くの機能を備えた半導体装置が得られる。
また、機能拡張チップがロジックチップである場合、チップ積層体は、配線基板の一面上に配置されたロジックチップに搭載され、チップ積層体の露出した貫通電極がロジックチップを介して配線基板の外部電極と電気的に接続されることで、システムインパッケージを構成できる。
なお、本実施形態では、図１に示した半導体装置を基にして説明したが、図６に示した半導体装置に本実施形態を適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づいて説明したが、本発明は上記実施の形態に限定されるものではなく、これらの実施の形態を組み合わせてもよく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
例えば、第１の実施の形態〜第５の実施の形態では、貫通電極１３を有するメモリ回路が形成された半導体チップ１０を積載したチップ積層体１１を例にして説明したが、貫通電極１３を用いて半導体チップ１０どうしを接続する構成であれば、チップ積層体１１の半導体チップ１０には、メモリ回路やロジック回路が形成された半導体チップ等、どのような機能を備えた半導体チップを組み合わせてもよい。
また、第１の実施の形態〜第５の実施の形態では、４つの半導体チップ１０を積載したチップ積層体１１を例にして説明したが、貫通電極１３を用いて半導体チップ１０どうしを接続する構成であれば、半導体チップ１０の積載数はいくつであってもよい。
さらに、第１の実施の形態〜第５の実施の形態では、外部端子として金属ボール２２を用いるＢＧＡ（Ball Grid Array）型の半導体装置を例にして説明したが、本発明はＬＧＡ（Land Grid Array）等、他のパッケージ方式の半導体装置にも適用できる。
１、２、３、４、５ 半導体装置
１０ 半導体チップ
１０Ａ 機能拡張チップ
１１ チップ積層体
１２ バンプ電極
１３ 貫通電極
１４ 第１の封止樹脂層
１５ ワイヤバンプ
２０ 配線基板
２１ 接続パッド
２２ 金属ボール
２３ ランド
２４ 接着部材
２５ 第２の封止樹脂層
２６ 製品形成部
４２ ワイヤ
５０ サポートチップ
６０ インターフェースチップ（ＩＦチップ）
１００ 吸着ステージ
１０２ 吸着孔
１１０、１６０ ボンディングツール
１２０ ステージ
１２１ 塗布用シート
１３０、１５０ ディスペンサ
１３１ アンダーフィル材
１７０ マウントツール
１８０ ダイシングテープ
１８１ ダイシングブレード

Claims (13)

  1. 複数の半導体チップが積層され、該複数の半導体チップのそれぞれに設けられた貫通電極が該複数の半導体チップの積層順に電気的に接続されたチップ積層体と、
    前記複数の半導体チップの積層方向の、前記チップ積層体の一方の端に設けられた半導体チップである第１の半導体チップに対向して配置され、該第１の半導体チップの貫通電極と電気的に接続された電極を有する第１のサポート部材と、
    前記複数の半導体チップの積層方向の、前記チップ積層体の一方の端とは反対側の端に設けられた半導体チップである第２の半導体チップに対向して配置され、該第２の半導体チップに対向する面とは反対側の面に該第２の半導体チップの貫通電極と電気的に接続された外部電極を有する配線基板と、
    を有する半導体装置。
  2. 前記複数の半導体チップ間、及び前記チップ積層体と前記第１のサポート部材との間に埋め込まれた樹脂層をさらに有する請求項１記載の半導体装置。
  3. 前記第１のサポート部材の厚みが前記第１の半導体チップの厚みよりも大きい構成である、請求項１または２記載の半導体装置。
  4. 前記第１のサポート部材の平面積が前記第１の半導体チップの平面積と同等である、請求項１から３のいずれか１項記載の半導体装置。
  5. 前記第１のサポート部材の材料が前記複数の半導体チップの材料と同等である、請求項１から４のいずれか１項記載の半導体装置。
  6. 前記チップ積層体と前記配線基板との間に配置され、前記第２の半導体チップの貫通電極と前記配線基板の外部電極とを電気的に接続する第２のサポート部材をさらに有する請求項１から５のいずれか１項記載の半導体装置。
  7. 前記第１のサポート部材は、貫通電極を使用しない回路機能を有する半導体チップである、請求項１から６のいずれか1項記載の半導体装置。
  8. 前記第１のサポート部材は、貫通電極を有する、回路動作しない半導体チップである、請求項１から６のいずれか1項記載の半導体装置。
  9. 前記第１のサポート部材は、前記チップ積層体の貫通電極と異なる位置に、該貫通電極と電気的に接続するように配置された貫通電極を有する半導体チップである、請求項１から６のいずれか1項記載の半導体装置。
  10. 前記第２のサポート部材は、一面に所定の回路が形成され、前記第２の半導体チップの貫通電極と電気的に接続された第１の電極と、該第１の電極と配線により接続された第２の電極とを有する半導体チップであり、前記第２の電極と前記配線基板の前記外部電極とがワイヤを介して電気的に接続された、請求項６記載の半導体装置。
  11. 前記第２のサポート部材は、前記チップ積層体の貫通電極と異なる位置に、該貫通電極と電気的に接続するように配置された貫通電極を有する半導体チップである、請求項６記載の半導体装置。
  12. 電極を備えた第１のサポート部材の該電極が設けられた面の上に貫通電極を備えた第１の半導体チップを載せ、該第１のサポート部材の電極と該第１の半導体チップの貫通電極とを接続し、
    前記第１の半導体チップの上に、貫通電極を備えた第２の半導体チップを１つ以上積層して隣り合う半導体チップの貫通電極同士を接続し、
    前記第１の半導体チップ及び１つ以上の前記第２の半導体チップを積層したチップ積層体の半導体チップ間、並びに該チップ積層体と前記第１のサポート部材との間に樹脂層を埋め込み、
    前記チップ積層体の１つ以上の前記第２の半導体チップのうち、最上段の第２の半導体チップの貫通電極を、所定の配線が形成された配線基板の電極に接続する、半導体装置の製造方法。
  13. 前記第１のサポート部材の平面積が前記第１の半導体チップの平面積と同等である、請求項１２記載の半導体装置の製造方法。
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