JP3646719B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 189
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims description 58
- 239000000463 material Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 27
- 230000002093 peripheral effect Effects 0.000 claims description 24
- 238000005219 brazing Methods 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 10
- 238000005520 cutting process Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 20
- 238000002161 passivation Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 238000005498 polishing Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000000227 grinding Methods 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 239000002738 chelating agent Substances 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000006260 foam Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05005—Structure
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- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−１２７２４２号公報
【０００４】
【発明の背景】
３次元実装形態の半導体装置が開発されている。また、半導体チップに貫通電極を形成し、半導体チップをスタックして上下の貫通電極を接合することが知られている。従来の構造では、上下の半導体チップのショート防止策が十分でなかった。具体的には、電気的接合に使用されるハンダが溶融して、貫通電極の周囲に流れ出し、端子周辺部の半導体部分とショートすることがあった。
【０００５】
本発明の目的は、スタックされた上下の半導体基板のショートを防止するとともに、アンダーフィルの充填性を向上させることにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、集積回路が形成された第１の面及び前記第１の面とは反対側の第２の面を有する半導体基板と、
前記半導体基板を貫通し、前記第１の面から突出する第１の突出部と、前記第２の面から突出する第２の突出部とを有する貫通電極と、
前記第２の面の一部の領域を避けるとともに、前記第２の突出部の周辺領域に、前記第１の突出部の外縁以上に外側に広がって形成された絶縁層と、
を含む。本発明よれば、絶縁層が、貫通電極の第２の突出部の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体基板のギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体基板のギャップを十分に確保しアンダーフィル材の充填性を向上させることができる。さらに、第２の突出部の補強を行うこともでき、スタックされた上下の半導体基板の電気的接続信頼性が向上する。
（２）この半導体装置において、
前記第２の突出部の外縁は前記第１の突出部の外縁よりも小さくてもよい。
（３）この半導体装置において、
前記第１の突出部には、ろう材が設けられていてもよい。
（４）この半導体装置において、
前記絶縁層は、一定の厚みを有するように形成されていてもよい。
（５）この半導体装置において、
前記絶縁層は、前記第２の突出部から離れるに従って薄くなるように形成されていてもよい。こうすることで、スタックされた上下の半導体基板の間に、アンダーフィル材が滑らかに流動するので、その充填性がさらに向上し、信頼性の高い半導体装置を提供することができる。
（６）この半導体装置において、
前記絶縁層は、前記第１の突出部の外縁の相似形状に形成されていてもよい。こうすることで、第１の突出部の外縁からの一定の幅の領域を絶縁処理することができる。
（７）この半導体装置において、
前記絶縁層は、その最も厚い部分が前記第２の突出部と同じ高さとなるように形成されていてもよい。
（８）この半導体装置において、
前記絶縁層は、その最も厚い部分が前記第２の突出部よりも低くなるように形成されていてもよい。これによれば、第２の突出部は、絶縁層よりもさらに突出する部分を有するので、スタックされた上下の半導体チップにおける貫通電極同士を確実に圧着することができ、電気的接続信頼性が向上する。
（９）本発明に係る半導体装置は、スタックされてなる、複数の上記半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる。
（１０）本発明に係る回路基板には、上記半導体装置が実装されてなる。
（１１）本発明に係る電子機器は、上記半導体装置を有する。
（１２）本発明に係る半導体装置の製造方法は、（ａ）集積回路が形成された第１の面及び第１の面とは反対側の第２の面を有する半導体基板に、前記半導体基板を貫通して、前記第１の面から突出する第１の突出部と、前記第２の面から突出する第２の突出部とを有する貫通電極を形成すること、
（ｂ）前記第２の面の一部の領域を避けるとともに、前記第２の突出部の周辺領域に、前記第１の突出部の外縁以上に外側に広がる絶縁層を形成すること、
を含む。本発明よれば、絶縁層が、貫通電極の第２の突出部の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体基板のギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体基板のギャップを十分に確保しアンダーフィル材の充填性を向上させることができる。さらに、第２の突出部の補強を行うこともでき、スタックされた上下の半導体基板の電気的接続信頼性が向上する。
（１３）この半導体装置の製造方法において、
前記第２の突出部の外縁は、前記第１の突出部の外縁よりも小さくてもよい。
（１４）この半導体装置の製造方法において、
前記半導体基板には、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記貫通電極を形成し、
前記半導体基板を切断することをさらに含んでもよい。
（１５）この半導体装置の製造方法において、
前記（ａ）〜（ｂ）工程が終了した複数の前記半導体基板をスタックして、上下の半導体基板を、前記貫通電極を通して電気的に接続すること、
をさらに含んでもよい。
（１６）この半導体装置の製造方法において、
前記上下の半導体基板の間に、絶縁材料を充填することをさらに含んでもよい。
（１７）この半導体装置の製造方法において、
前記絶縁材料は、前記絶縁層と同一材料から構成されてもよい。こうすることで、異種材料による界面剥離の発生を防止することができる。
（１８）この半導体装置の製造方法において、
前記（ａ）工程は、前記第１の突出部に、ろう材を設けることをさらに含んでもよい。
（１９）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、一定の厚みを有するように形成してもよい。
（２０）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、前記第２の突出部から離れるに従って薄くなるように形成してもよい。こうすることで、スタックされた上下の半導体基板の間に、アンダーフィル材が滑らかに流動するので、その充填性がさらに向上する。
（２１）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、前記第１の突出部の外縁の相似形状に形成してもよい。こうすることで、第１の突出部の外縁からの一定の幅の領域を絶縁処理することができる。
（２２）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、その最も厚い部分が前記第２の突出部と同じ高さとなるように形成してもよい。
（２３）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、その最も厚い部分が前記第２の突出部よりも低くなるように形成してもよい。これによれば、第２の突出部は、絶縁層よりもさらに突出する部分を有するので、スタックされた上下の半導体チップにおける貫通電極同士を確実に圧着することができ、電気的接続信頼性が向上する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００８】
図１（Ａ）〜図４（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０を使用する。半導体基板１０には、集積回路（例えばトランジスタやメモリを有する回路）１２の少なくとも一部（一部又は全体）が作り込まれている。半導体基板１０には、複数の集積回路１２のそれぞれの少なくとも一部が作り込まれていてもよいし、１つの集積回路１２の少なくとも一部が作り込まれていてもよい。半導体基板１０には、複数の電極（例えばパッド）１４が形成されている。各電極１４は、集積回路１２に電気的に接続されている。各電極１４は、アルミニウムで形成されていてもよい。電極１４の表面の形状は特に限定されないが矩形であることが多い。
【０００９】
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。図１（Ａ）に示す例では、パッシベーション膜１６上に、電極１４と、集積回路１２と電極１４を接続する配線（図示せず）とが形成されている。また、他のパッシベーション膜１８が電極１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、電極１４の表面がエッチングされてもよい。
【００１０】
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２（図１（Ｃ）参照）を形成する。第１の面２０は、電極１４が形成された側（集積回路１２が形成された側）の面である。凹部２２は、集積回路１２の素子及び配線を避けて形成する。図１（Ｂ）に示すように、電極１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。電極１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６（図１（Ｃ）参照）を形成する。電極１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、電極１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
【００１１】
図１（Ｃ）に示すように、貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
【００１２】
図１（Ｄ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ2であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、パッシベーション膜１６の貫通穴２６の内壁面に形成してもよい。絶縁層２８は、パッシベーション膜１８上に形成してもよい。
【００１３】
絶縁層２８は、電極１４の貫通穴２４の内壁面に形成してもよい。絶縁層２８は、電極１４の一部（例えばその上面）を避けて形成する。電極１４の表面全体を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、電極１４の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
【００１４】
次に、凹部２２（例えば絶縁層２８の内側）に導電部３０（図２（Ｂ）参照）を設ける。導電部３０は、Ｃｕ又はＷなどで形成してもよい。図２（Ａ）に示すように、導電部３０の外層部３２を形成した後に、その中心部３４を形成してもよい。中心部３４は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。外層部３２は、少なくともバリア層を含んでもよい。バリア層は、中心部３４又は次に説明するシード層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、中心部３４とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。中心部３４を電解メッキで形成する場合、外層部３２は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部３４と同じ材料（例えばＣｕ）で形成する。なお、導電部３０（少なくともその中心部３４）は、無電解メッキやインクジェット方式によって形成してもよい。
【００１５】
図２（Ｂ）に示すように、外層部３２をパッシベーション膜１８上にも形成した場合、図２（Ｃ）に示すように、外層部３２のパッシベーション膜１８（及び絶縁層２８）上の部分をエッチングする。外層部３２を形成した後、中心部３４を形成することで、導電部３０を設けることができる。導電部３０の一部は、半導体基板１０の凹部２２内に位置する。凹部２２の内壁面と導電部３０との間には絶縁層２８が介在するので、両者の電気的な接続が遮断される。導電部３０は、電極１４と電気的に接続されている。例えば、電極１４の絶縁層２８からの露出部に導電部３０が接触していてもよい。導電部３０の一部は、パッシベーション膜１８上に位置していてもよい。導電部３０は、電極１４の領域内にのみ設けてもよい。導電部３０は、少なくとも凹部２２の上方で突出していてもよい。例えば、導電部３０は、パッシベーション膜１８（及び絶縁層２８）より突出していてもよい。
【００１６】
こうして、図２（Ｃ）に示すように、半導体基板１０の第１の面２０から突出する第１の突出部４１を形成することができる。図２（Ｃ）に示す例では、第１の突出部４１は、周囲のパッシベーション膜１８（及び絶縁層２８）からも突出している。第１の突出部４１は、電極１４の上方に配置されていてもよい。第１の突出部４１は、導電部３０の一部である。
【００１７】
なお、変形例として、外層部３２をパッシベーション膜１８上に残した状態で、中心部３４を形成してもよい。その場合、中心部３４と連続した層がパッシベーション膜１８の上方にも形成されるので、その層はエッチングする。
【００１８】
図２（Ｄ）に示すように、導電部３０（詳しくは第１の突出部４１）上に、ろう材３６を設けてもよい。ろう材３６は、例えばハンダで形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材３６は、導電部３０以外の領域をレジストで覆って形成してもよい。
【００１９】
本実施の形態では、図３（Ａ）に示すように、半導体基板１０の第２の面（第１の面２０とは反対側の面）３８を、例えば機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって削ってもよい。この工程は、凹部２２に形成された絶縁層２８が露出する手前まで行う。なお、図３（Ａ）に示す工程を省略して、次の図３（Ｂ）に示す工程を行ってもよい。
【００２０】
図３（Ｂ）に示すように、導電部３０を第２の面３８から突出させる。例えば、半導体基板１０の第２の面３８を、絶縁層２８が露出するようにエッチングする。詳しくは、導電部３０（詳しくはその凹部２２内の部分）が絶縁層２８に覆われた状態で突出するように、半導体基板１０の第２の面３８をエッチングする。エッチングは、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ2）２８に対するエッチング量よりも多くなる性質のエッチャントによって行ってもよい。エッチャントは、ＳＦ6又はＣＦ4又はＣｌ2ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
【００２１】
なお、図３（Ａ）〜図３（Ｂ）の少なくともいずれか１つの工程は、半導体基板１０の第１の面２０の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて（例えば接着剤又は接着シートによって貼り付けて）行ってもよい。
【００２２】
こうして、半導体基板１０の第２の面３８から導電部３０を突出させることができる。すなわち、第２の面３８から突出する第２の突出部４２を形成する。こうして、第１の面２０から突出する第１の突出部４１と、第２の面３８から突出する第２の突出部４２と、を有する貫通電極４０を形成することができる。第２の突出部４２は、後述する工程によって、その先端面が露出する。貫通電極４０は、第１及び第２の面２０，３８を貫通する。貫通電極４０の横断面形状（第１の面２０と平行な方向の断面形状）は、円形、楕円形（長円形）又は四角形などの多角形のいずれであってもよい。楕円形をなす場合、複数の貫通電極４０のそれぞれの楕円形の方向が異なっていてもよい。第１及び第２の突出部４１，４２の少なくとも一方の横断面形状は、貫通電極４０の横断面形状の相似形状（図４（Ａ）ではともに円形状）をなしてもよい。
【００２３】
図４（Ａ）は、本実施の形態に係る半導体装置の部分平面図であり、図４（Ｂ）は、図４（Ａ）のＩＶＢ−ＩＶＢ線断面図である。貫通電極４０は、第１及び第２の面２０，３８側に、それぞれ露出している。詳しくは、第１の面２０側に第１の突出部４１の少なくとも先端面が露出し、第２の面３８側に第２の突出部４２の少なくとも先端面が露出する。先端面とともにその外周面（側面）が露出していてもよい。また、先端面の一部（例えば外周端部）がレジストで覆われ、先端面の他の部分（例えば中央部）が露出していてもよい。先端面は、先端方向を向いている面を指し、外周面との境界線が明確に示されている必要はない。また、先端面は、平面であってもよいし、半球状の曲面であってもよく、その形態は限定されない。
【００２４】
図４（Ａ）に示す例では、第２の突出部４２の外縁（詳しくは先端面の外縁）は、第１の突出部４１の外縁（詳しくは先端面の外縁）よりも小さくなっている。言い換えれば、第２の突出部４２の横幅（詳しくは先端面の横幅（例えば直径））は、第１の突出部４１の横幅（詳しくは先端面の横幅（例えば直径））よりも小さくなっている。図４（Ａ）に示すように、半導体基板１０の第２の面３８からの平面視において、第２の突出部４２が、第１の突出部４１の外縁の内側に位置していてもよい。第２の突出部４２の外周面に絶縁層２８が設けられる場合、第２の突出部４２及び絶縁層２８が、第１の突出部４１の外縁の内側に位置していてもよい。
【００２５】
半導体基板１０の第２の面３８には絶縁層５０が形成されている。絶縁層５０は、第２の突出部４２の周辺領域に形成されるものである。周辺領域は、第２の突出部４２を囲む領域である。詳しくは、周辺領域は、第２の突出部４２の側面（図４（Ｂ）では第２の突出部４２の側面の絶縁層２８）から、第１の突出部４１の外縁以上に外側に広がる領域である。周辺領域は、複数の第２の突出部４２を一体的に囲む領域であってもよいし、それぞれの第２の突出部４２ごとに分離して囲む領域であってもよい。周辺領域の説明は、他の例にも該当する。絶縁層５０は、最終的には、第２の突出部４２の先端面を避けて形成する。絶縁層５０は、第２の突出部４２の周辺領域（例えば周辺領域のみ）に形成する。絶縁層５０は、第２の面３８の全面に形成せずに、その一部の領域（例えば周辺領域以外の領域）を避けて形成する。これによれば、絶縁層５０が、貫通電極４０の第２の突出部４２の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィル材の充填性を向上させることができる。さらに、第２の突出部４２の補強を行うこともでき、スタックされた上下の半導体チップの電気的接続信頼性が向上する。なお、複数の第２の突出部４２のそれぞれに対応して、分離した複数の絶縁層５０を形成すれば、アンダーフィル材の充填されるスペースがより確保されるので好ましい。
【００２６】
絶縁層５０は、第１の突出部４１の外縁に至るまで外側に広がって形成してもよいし、その外縁よりもさらに外側に広がって形成してもよい。言い換えれば、絶縁層５０の横幅ＷＡと、第１の突出部４１の横幅ＷＢとは、
ＷＡ≧ＷＢ
の関係を有している。こうすることで、スタックされた上下の半導体チップにおける第２の突出部４２の周辺部でのショートを防止することができる。さらに、
ＷＡ≧（１．５〜２．０）×ＷＢ
であれば、より確実にショートを防止することができる。
【００２７】
絶縁層５０は、樹脂で形成することができる。絶縁層５０は、後述のアンダーフィルに使用される絶縁材料８２と同一材料（例えばエポキシ系樹脂）で構成されていてもよい。絶縁層５０は、必要量のフィラーを含有していてもよい。絶縁層５０は、スピンコータを使用して形成してもよいし、ポッティング、印刷方式又はインクジェット方式などを適用して形成してもよい。絶縁層５０は、（例えばインクジェット方式や、マスク処理を行うことによって）第２の突出部４２の周辺領域のみに無駄なく形成してもよく、全面に設けた後に周辺領域以外を（例えばエッチングによって）除去して形成してもよい。図４（Ｂ）に示すように、絶縁層５０は、一定の厚みを有するように形成してもよい。また、絶縁層５０は、第１の突出部４１の外縁の相似形状に形成してもよく、こうすることで、第１の突出部４１の外縁からの一定の幅の領域を絶縁処理することができる。絶縁層５０は、その最も厚い部分（例えば第２の突出部４２に接近した部分）が第２の突出部４２よりも低くなるように形成してもよい。すなわち、第２の突出部４２を、絶縁層５０の最も厚い部分を超える高さとなるように形成してもよい。これによれば、第２の突出部４２は、絶縁層５０よりもさらに突出する部分を有するので、スタックされた上下の半導体チップにおける貫通電極４０同士を確実に圧着することができ、電気的接続信頼性が向上する。
【００２８】
図５の変形例に示すように、絶縁層１５０を、その最も厚い部分（例えば第２の突出部４２に接近した部分）が、第２の突出部４２と同じ高さになるように形成してもよい。すなわち、第２の突出部４２を、絶縁層１５０の最も厚い部分と同じ高さとなるように形成してもよい。ただし、第２の突出部４２の先端面は、絶縁層１５０から露出している。その他の内容は上述した通りである。
【００２９】
図６の変形例に示すように、絶縁層５２を、第２の突出部４２から離れるに従って薄くなるように形成してもよい。すなわち、絶縁層５２はその表面が傾斜していてもよい。こうすることで、アンダーフィル材が滑らかに流動するので、その充填性をさらに向上させることができる。また、絶縁層５２が外側に広がるに従って薄くなっているので、上下の半導体チップのギャップを上述の形態以上に確保でき、この点からもアンダーフィル材の充填性を向上させることができる。このような形態の絶縁層は、例えば第２の突出部４２の周辺領域に一定の厚さで形成した後、これをエッチングすることで形成してもよい。その場合、エッチングにはエッチング液を使用してもよい。エッチング液として、貫通電極４０（及びその周囲の絶縁層２８）よりも、絶縁層５２を構成する材料（例えば樹脂）に対するエッチング速度が速い溶液を使用する。絶縁層５２は、その最も厚い部分（例えば第２の突出部４２に接近した部分）が第２の突出部４２よりも低くなるように形成してもよい。すなわち、第２の突出部４２を、絶縁層５２の最も厚い部分を超える高さとなるように形成してもよい。その他の内容は上述した通りである。
【００３０】
図７の変形例に示すように、絶縁層１５２を、第２の突出部４２から離れるに従って薄くなるように形成し、かつ、その最も厚い部分（例えば第２の突出部４２に接近した部分）が、第２の突出部４２と同じ高さになるように形成してもよい。これらの詳細はすでに説明した通りである。
【００３１】
続いて、図４（Ａ）及び図４（Ｂ）に示す本実施の形態の説明に戻るが、以下の説明の内容は、上述した変形例の内容と置き換えることができる。エッチングによって絶縁層５０を形成するのであれば、第２の突出部４２の先端面を覆うように絶縁層５０を一旦形成し、その後これをエッチングしてもよい。その場合、エッチングを行う前に絶縁層５０を研削又は研磨してもよい。絶縁層５０の研削又は研磨と連続して、あるいはこれとは別に、貫通電極４０を研削又は研磨してもよい。貫通電極４０が絶縁層２８に覆われた状態（図３（Ｂ）参照）で絶縁層５０を形成し、絶縁層２８を研削又は研磨して、貫通電極４０を露出させてもよい。
【００３２】
貫通電極４０（詳しくは第２の突出部４２）の新生面を露出させてもよい。例えば、新生面（構成材料のみからなる面、すなわち酸化膜や堆積した有機物が除去された面）が露出するまで、第２の突出部４２を研削又は研磨してもよい。研削には砥石を使用してもよい。例えば、＃１００〜＃４０００程度の粒度の砥石を使用することができるが、＃１０００〜＃４０００程度の粒度の砥石を使用すれば、絶縁層２８の破損を防止することができる。研磨には、研磨布を使用してもよい。研磨布は、スエードタイプ又は発砲ウレタンタイプのものであっても、不織布であってもよい。研磨には、Ｎａ，ＮＨ４などのアルカリ陽イオン溶液中に研磨粒子としてコロイダルシリカを分散させたスラリーを使用してもよい。研磨粒子は、０．０３μｍ〜１０μｍ程度の粒径を有し、１０ｗｔ％程度の比率で分散してもよい。スラリーは、キレート剤、アンモニア、過酸化水素水等の添加剤を含んでもよい。研磨圧力は、５ｇ／ｃｍ２〜１ｋｇ／ｃｍ２程度であってもよい。
【００３３】
絶縁層２８を形成した場合、貫通電極４０よりも先に絶縁層２８を研磨又は研削する。絶縁層２８の研磨又は研削と、貫通電極４０の研磨又は研削を連続的に行ってもよい。絶縁層２８の少なくとも凹部２２の底面に形成された部分を除去する。そして、貫通電極４０を露出させ、さらにその新生面を露出させてもよい。貫通電極４０の新生面を露出させ、貫通電極４０の先端部の外周面が絶縁層２８に覆われていてもよい。貫通電極４０の中心部３４の新生面を露出させないように外層部３２（例えばバリア層）の新生面を露出させてもよいし、外層部３２及び中心部３４の新生面を露出させてもよい。貫通電極４０の新生面を露出させれば、電気的に接続するときの特性に優れた貫通電極を形成することができる。なお、貫通電極４０は、新生面が酸化する前（例えば、新生面が露出した直後又はその後できるだけ早く（例えば２４時間以内））に、電気的に接続してもよい。
【００３４】
以上の工程により、例えば、貫通電極４０及び絶縁層５０を有する半導体ウエハ７０（図８参照）が得られる。この場合、半導体基板１０には、複数の集積回路１２が形成され、それぞれの集積回路１２に対応して貫通電極４０が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。あるいは、貫通電極４０及び絶縁層５０を有する半導体チップ８０（図１０参照）が得られる。この場合、半導体基板１０には、１つの集積回路１２が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。
【００３５】
半導体ウエハ７０は、切断（例えばダイシング）してもよい。例えば、図８に示すように、貫通電極４０及び絶縁層５０を有する半導体ウエハ７０を切断（例えばダイシング）する。切断には、カッタ（例えばダイサ）７２又はレーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。これにより、貫通電極４０及び絶縁層５０を有する半導体チップ８０（図１０参照）が得られる。その構造は、上述した製造方法から導くことができる内容である。
【００３６】
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図９に示すように、貫通電極４０及び絶縁層５０を有する複数の半導体ウエハ７０をスタックしてもよい。あるいは、図１０に示すように、貫通電極４０及び絶縁層５０を有する複数の半導体チップ８０をスタックしてもよい。または、貫通電極４０及び絶縁層５０を有する半導体チップ８０と、貫通電極４０及び絶縁層５０を有する複数の半導体ウエハ７０をスタックしてもよい。
【００３７】
スタックされた複数の半導体基板１０のうち、上下の半導体基板１０を、貫通電極４０を通して電気的に接続する。詳しくは、上下の貫通電極４０同士（詳しくは一方の半導体基板の第１の突出部４１及び他方の半導体基板の第２の突出部４２）を電気的に接続してもよい。電気的接続には、ハンダ接合又は金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【００３８】
図１１は、本発明の実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。スタック型半導体装置は、上述した貫通電極４０を有する複数の半導体チップ８０を含む。複数の半導体チップ８０はスタックされている。上下の貫通電極４０同士あるいは貫通電極４０と電極１４は、ろう材３６によって接合されていてもよい。ろう材３６は、一方の半導体基板１０の第１の突出部４１に設けられ、他方の半導体基板１０の第２の突出部４２に載るようになっている。貫通電極４０の第２の突出部４２の周辺領域には、絶縁層５０（あるいは上述の絶縁層５２，１５０，１５２のいずれか）が形成されている。そのため、ろう材３６が第２の突出部４２の周辺領域に流れ出しても（又は分離して転がっても）、半導体チップ８０の第２の面３８（例えば半導体部分）には接触しないようになっている。したがって、ろう材３６によるショート又は電気的不良が防止される。スタックされた上下の半導体チップ８０のギャップには、絶縁材料（例えば樹脂（例えばエポキシ系の樹脂））８２を充填することが好ましい。絶縁材料８２は、アンダーフィル材であり、上下の半導体基板１０の接合状態を維持及び補強することができる。また、絶縁層５０が絶縁材料８２と同一材料であれば、異種材料による界面剥離の発生を防止することができる。本実施の形態に係る半導体装置には、本実施の形態又はその変形例に係る半導体装置の製造方法（図１（Ａ）〜図１０参照）から導くことができる内容を適用することができる。
【００３９】
スタックされた複数の半導体チップ８０のうち１つ（例えば第２の面３８の方向に最も外側の半導体チップ８０）には、貫通電極を有しない半導体チップ９０がスタックされていてもよい。半導体チップ９０の内容は、貫通電極を有しない点を除き、半導体チップ８０の内容が該当する。半導体チップ８０の貫通電極４０は、半導体チップ９０の電極９２に接合してもよい。その場合、絶縁層５０は、電極９２の外縁（例えば電極９２の先端面の外縁）以上に外側に広がって形成されていることが好ましい。
【００４０】
スタックされた複数の半導体チップ８０は、配線基板１００に実装されてもよい。スタックされた複数の半導体チップ８０のうち、最も外側の半導体チップ８０は、配線基板（例えばインターポーザ）１００に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、第１の面２０の方向に最も外側（例えば最も下側）の貫通電極４０を有する半導体チップ８０が、配線基板１００に実装される。例えば、貫通電極４０の第１の突出部４１又は電極１４を配線パターン１０２に電気的に接続（例えば接合）してもよい。半導体チップ８０と配線基板１００の間には、絶縁材料８２を設けてもよい。
【００４１】
あるいは、図示しない例として、スタックされた複数の半導体チップ８０を、配線基板１００にフェースアップボンディングしてもよい。その場合、貫通電極４０の第２の面３８からの第２の突出部４２を配線パターン１０２に電気的に接続（例えば接合）してもよい。配線基板１００には、配線パターン１０２に電気的に接続された外部端子（例えばハンダボール）１０４が設けられている。あるいは、半導体チップ８０に応力緩和層を形成し、その上に電極１４から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００４２】
図１２には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。複数の半導体チップは、上述した貫通電極４０によって電気的に接続されている。上述した半導体装置を有する電子機器として、図１３にはノート型パーソナルコンピュータ２０００が示され、図１４には携帯電話３０００が示されている。
【００４３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１（Ａ）〜図１（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】 図２（Ａ）〜図２（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】 図３（Ａ）及び図３（Ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】 図４（Ａ）及び図４（Ｂ）は、本発明の実施の形態に係る半導体装置の部分拡大図である。
【図５】 図５は、本発明の実施の形態の変形例を説明する図である。
【図６】 図６は、本発明の実施の形態の変形例を説明する図である。
【図７】 図７は、本発明の実施の形態の変形例を説明する図である。
【図８】 図８は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図９】 図９は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図１０】 図１０は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図１１】 図１１は、本発明の実施の形態に係る半導体装置を説明する図である。
【図１２】 図１２は、本発明の実施の形態に係る回路基板を示す図である。
【図１３】 図１３は、本発明の実施の形態に係る電子機器を示す図である。
【図１４】 図１４は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 １４ 電極、 ４０ 貫通電極、
４１ 第１の突出部、 ４２ 第２の突出部、 ５０ 絶縁層、 ５２ 絶縁層、 ８２ 絶縁材料、 １５０ 絶縁層、 １５２ 絶縁層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−１２７２４２号公報
【０００４】
【発明の背景】
３次元実装形態の半導体装置が開発されている。また、半導体チップに貫通電極を形成し、半導体チップをスタックして上下の貫通電極を接合することが知られている。従来の構造では、上下の半導体チップのショート防止策が十分でなかった。具体的には、電気的接合に使用されるハンダが溶融して、貫通電極の周囲に流れ出し、端子周辺部の半導体部分とショートすることがあった。
【０００５】
本発明の目的は、スタックされた上下の半導体基板のショートを防止するとともに、アンダーフィルの充填性を向上させることにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、集積回路が形成された第１の面及び前記第１の面とは反対側の第２の面を有する半導体基板と、
前記半導体基板を貫通し、前記第１の面から突出する第１の突出部と、前記第２の面から突出する第２の突出部とを有する貫通電極と、
前記第２の面の一部の領域を避けるとともに、前記第２の突出部の周辺領域に、前記第１の突出部の外縁以上に外側に広がって形成された絶縁層と、
を含む。本発明よれば、絶縁層が、貫通電極の第２の突出部の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体基板のギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体基板のギャップを十分に確保しアンダーフィル材の充填性を向上させることができる。さらに、第２の突出部の補強を行うこともでき、スタックされた上下の半導体基板の電気的接続信頼性が向上する。
（２）この半導体装置において、
前記第２の突出部の外縁は前記第１の突出部の外縁よりも小さくてもよい。
（３）この半導体装置において、
前記第１の突出部には、ろう材が設けられていてもよい。
（４）この半導体装置において、
前記絶縁層は、一定の厚みを有するように形成されていてもよい。
（５）この半導体装置において、
前記絶縁層は、前記第２の突出部から離れるに従って薄くなるように形成されていてもよい。こうすることで、スタックされた上下の半導体基板の間に、アンダーフィル材が滑らかに流動するので、その充填性がさらに向上し、信頼性の高い半導体装置を提供することができる。
（６）この半導体装置において、
前記絶縁層は、前記第１の突出部の外縁の相似形状に形成されていてもよい。こうすることで、第１の突出部の外縁からの一定の幅の領域を絶縁処理することができる。
（７）この半導体装置において、
前記絶縁層は、その最も厚い部分が前記第２の突出部と同じ高さとなるように形成されていてもよい。
（８）この半導体装置において、
前記絶縁層は、その最も厚い部分が前記第２の突出部よりも低くなるように形成されていてもよい。これによれば、第２の突出部は、絶縁層よりもさらに突出する部分を有するので、スタックされた上下の半導体チップにおける貫通電極同士を確実に圧着することができ、電気的接続信頼性が向上する。
（９）本発明に係る半導体装置は、スタックされてなる、複数の上記半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる。
（１０）本発明に係る回路基板には、上記半導体装置が実装されてなる。
（１１）本発明に係る電子機器は、上記半導体装置を有する。
（１２）本発明に係る半導体装置の製造方法は、（ａ）集積回路が形成された第１の面及び第１の面とは反対側の第２の面を有する半導体基板に、前記半導体基板を貫通して、前記第１の面から突出する第１の突出部と、前記第２の面から突出する第２の突出部とを有する貫通電極を形成すること、
（ｂ）前記第２の面の一部の領域を避けるとともに、前記第２の突出部の周辺領域に、前記第１の突出部の外縁以上に外側に広がる絶縁層を形成すること、
を含む。本発明よれば、絶縁層が、貫通電極の第２の突出部の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体基板のギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体基板のギャップを十分に確保しアンダーフィル材の充填性を向上させることができる。さらに、第２の突出部の補強を行うこともでき、スタックされた上下の半導体基板の電気的接続信頼性が向上する。
（１３）この半導体装置の製造方法において、
前記第２の突出部の外縁は、前記第１の突出部の外縁よりも小さくてもよい。
（１４）この半導体装置の製造方法において、
前記半導体基板には、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記貫通電極を形成し、
前記半導体基板を切断することをさらに含んでもよい。
（１５）この半導体装置の製造方法において、
前記（ａ）〜（ｂ）工程が終了した複数の前記半導体基板をスタックして、上下の半導体基板を、前記貫通電極を通して電気的に接続すること、
をさらに含んでもよい。
（１６）この半導体装置の製造方法において、
前記上下の半導体基板の間に、絶縁材料を充填することをさらに含んでもよい。
（１７）この半導体装置の製造方法において、
前記絶縁材料は、前記絶縁層と同一材料から構成されてもよい。こうすることで、異種材料による界面剥離の発生を防止することができる。
（１８）この半導体装置の製造方法において、
前記（ａ）工程は、前記第１の突出部に、ろう材を設けることをさらに含んでもよい。
（１９）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、一定の厚みを有するように形成してもよい。
（２０）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、前記第２の突出部から離れるに従って薄くなるように形成してもよい。こうすることで、スタックされた上下の半導体基板の間に、アンダーフィル材が滑らかに流動するので、その充填性がさらに向上する。
（２１）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、前記第１の突出部の外縁の相似形状に形成してもよい。こうすることで、第１の突出部の外縁からの一定の幅の領域を絶縁処理することができる。
（２２）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、その最も厚い部分が前記第２の突出部と同じ高さとなるように形成してもよい。
（２３）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、その最も厚い部分が前記第２の突出部よりも低くなるように形成してもよい。これによれば、第２の突出部は、絶縁層よりもさらに突出する部分を有するので、スタックされた上下の半導体チップにおける貫通電極同士を確実に圧着することができ、電気的接続信頼性が向上する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００８】
図１（Ａ）〜図４（Ｂ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０を使用する。半導体基板１０には、集積回路（例えばトランジスタやメモリを有する回路）１２の少なくとも一部（一部又は全体）が作り込まれている。半導体基板１０には、複数の集積回路１２のそれぞれの少なくとも一部が作り込まれていてもよいし、１つの集積回路１２の少なくとも一部が作り込まれていてもよい。半導体基板１０には、複数の電極（例えばパッド）１４が形成されている。各電極１４は、集積回路１２に電気的に接続されている。各電極１４は、アルミニウムで形成されていてもよい。電極１４の表面の形状は特に限定されないが矩形であることが多い。
【０００９】
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。図１（Ａ）に示す例では、パッシベーション膜１６上に、電極１４と、集積回路１２と電極１４を接続する配線（図示せず）とが形成されている。また、他のパッシベーション膜１８が電極１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、電極１４の表面がエッチングされてもよい。
【００１０】
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２（図１（Ｃ）参照）を形成する。第１の面２０は、電極１４が形成された側（集積回路１２が形成された側）の面である。凹部２２は、集積回路１２の素子及び配線を避けて形成する。図１（Ｂ）に示すように、電極１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。電極１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６（図１（Ｃ）参照）を形成する。電極１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、電極１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
【００１１】
図１（Ｃ）に示すように、貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
【００１２】
図１（Ｄ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ2であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、パッシベーション膜１６の貫通穴２６の内壁面に形成してもよい。絶縁層２８は、パッシベーション膜１８上に形成してもよい。
【００１３】
絶縁層２８は、電極１４の貫通穴２４の内壁面に形成してもよい。絶縁層２８は、電極１４の一部（例えばその上面）を避けて形成する。電極１４の表面全体を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、電極１４の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
【００１４】
次に、凹部２２（例えば絶縁層２８の内側）に導電部３０（図２（Ｂ）参照）を設ける。導電部３０は、Ｃｕ又はＷなどで形成してもよい。図２（Ａ）に示すように、導電部３０の外層部３２を形成した後に、その中心部３４を形成してもよい。中心部３４は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。外層部３２は、少なくともバリア層を含んでもよい。バリア層は、中心部３４又は次に説明するシード層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、中心部３４とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。中心部３４を電解メッキで形成する場合、外層部３２は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部３４と同じ材料（例えばＣｕ）で形成する。なお、導電部３０（少なくともその中心部３４）は、無電解メッキやインクジェット方式によって形成してもよい。
【００１５】
図２（Ｂ）に示すように、外層部３２をパッシベーション膜１８上にも形成した場合、図２（Ｃ）に示すように、外層部３２のパッシベーション膜１８（及び絶縁層２８）上の部分をエッチングする。外層部３２を形成した後、中心部３４を形成することで、導電部３０を設けることができる。導電部３０の一部は、半導体基板１０の凹部２２内に位置する。凹部２２の内壁面と導電部３０との間には絶縁層２８が介在するので、両者の電気的な接続が遮断される。導電部３０は、電極１４と電気的に接続されている。例えば、電極１４の絶縁層２８からの露出部に導電部３０が接触していてもよい。導電部３０の一部は、パッシベーション膜１８上に位置していてもよい。導電部３０は、電極１４の領域内にのみ設けてもよい。導電部３０は、少なくとも凹部２２の上方で突出していてもよい。例えば、導電部３０は、パッシベーション膜１８（及び絶縁層２８）より突出していてもよい。
【００１６】
こうして、図２（Ｃ）に示すように、半導体基板１０の第１の面２０から突出する第１の突出部４１を形成することができる。図２（Ｃ）に示す例では、第１の突出部４１は、周囲のパッシベーション膜１８（及び絶縁層２８）からも突出している。第１の突出部４１は、電極１４の上方に配置されていてもよい。第１の突出部４１は、導電部３０の一部である。
【００１７】
なお、変形例として、外層部３２をパッシベーション膜１８上に残した状態で、中心部３４を形成してもよい。その場合、中心部３４と連続した層がパッシベーション膜１８の上方にも形成されるので、その層はエッチングする。
【００１８】
図２（Ｄ）に示すように、導電部３０（詳しくは第１の突出部４１）上に、ろう材３６を設けてもよい。ろう材３６は、例えばハンダで形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材３６は、導電部３０以外の領域をレジストで覆って形成してもよい。
【００１９】
本実施の形態では、図３（Ａ）に示すように、半導体基板１０の第２の面（第１の面２０とは反対側の面）３８を、例えば機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって削ってもよい。この工程は、凹部２２に形成された絶縁層２８が露出する手前まで行う。なお、図３（Ａ）に示す工程を省略して、次の図３（Ｂ）に示す工程を行ってもよい。
【００２０】
図３（Ｂ）に示すように、導電部３０を第２の面３８から突出させる。例えば、半導体基板１０の第２の面３８を、絶縁層２８が露出するようにエッチングする。詳しくは、導電部３０（詳しくはその凹部２２内の部分）が絶縁層２８に覆われた状態で突出するように、半導体基板１０の第２の面３８をエッチングする。エッチングは、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ2）２８に対するエッチング量よりも多くなる性質のエッチャントによって行ってもよい。エッチャントは、ＳＦ6又はＣＦ4又はＣｌ2ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
【００２１】
なお、図３（Ａ）〜図３（Ｂ）の少なくともいずれか１つの工程は、半導体基板１０の第１の面２０の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて（例えば接着剤又は接着シートによって貼り付けて）行ってもよい。
【００２２】
こうして、半導体基板１０の第２の面３８から導電部３０を突出させることができる。すなわち、第２の面３８から突出する第２の突出部４２を形成する。こうして、第１の面２０から突出する第１の突出部４１と、第２の面３８から突出する第２の突出部４２と、を有する貫通電極４０を形成することができる。第２の突出部４２は、後述する工程によって、その先端面が露出する。貫通電極４０は、第１及び第２の面２０，３８を貫通する。貫通電極４０の横断面形状（第１の面２０と平行な方向の断面形状）は、円形、楕円形（長円形）又は四角形などの多角形のいずれであってもよい。楕円形をなす場合、複数の貫通電極４０のそれぞれの楕円形の方向が異なっていてもよい。第１及び第２の突出部４１，４２の少なくとも一方の横断面形状は、貫通電極４０の横断面形状の相似形状（図４（Ａ）ではともに円形状）をなしてもよい。
【００２３】
図４（Ａ）は、本実施の形態に係る半導体装置の部分平面図であり、図４（Ｂ）は、図４（Ａ）のＩＶＢ−ＩＶＢ線断面図である。貫通電極４０は、第１及び第２の面２０，３８側に、それぞれ露出している。詳しくは、第１の面２０側に第１の突出部４１の少なくとも先端面が露出し、第２の面３８側に第２の突出部４２の少なくとも先端面が露出する。先端面とともにその外周面（側面）が露出していてもよい。また、先端面の一部（例えば外周端部）がレジストで覆われ、先端面の他の部分（例えば中央部）が露出していてもよい。先端面は、先端方向を向いている面を指し、外周面との境界線が明確に示されている必要はない。また、先端面は、平面であってもよいし、半球状の曲面であってもよく、その形態は限定されない。
【００２４】
図４（Ａ）に示す例では、第２の突出部４２の外縁（詳しくは先端面の外縁）は、第１の突出部４１の外縁（詳しくは先端面の外縁）よりも小さくなっている。言い換えれば、第２の突出部４２の横幅（詳しくは先端面の横幅（例えば直径））は、第１の突出部４１の横幅（詳しくは先端面の横幅（例えば直径））よりも小さくなっている。図４（Ａ）に示すように、半導体基板１０の第２の面３８からの平面視において、第２の突出部４２が、第１の突出部４１の外縁の内側に位置していてもよい。第２の突出部４２の外周面に絶縁層２８が設けられる場合、第２の突出部４２及び絶縁層２８が、第１の突出部４１の外縁の内側に位置していてもよい。
【００２５】
半導体基板１０の第２の面３８には絶縁層５０が形成されている。絶縁層５０は、第２の突出部４２の周辺領域に形成されるものである。周辺領域は、第２の突出部４２を囲む領域である。詳しくは、周辺領域は、第２の突出部４２の側面（図４（Ｂ）では第２の突出部４２の側面の絶縁層２８）から、第１の突出部４１の外縁以上に外側に広がる領域である。周辺領域は、複数の第２の突出部４２を一体的に囲む領域であってもよいし、それぞれの第２の突出部４２ごとに分離して囲む領域であってもよい。周辺領域の説明は、他の例にも該当する。絶縁層５０は、最終的には、第２の突出部４２の先端面を避けて形成する。絶縁層５０は、第２の突出部４２の周辺領域（例えば周辺領域のみ）に形成する。絶縁層５０は、第２の面３８の全面に形成せずに、その一部の領域（例えば周辺領域以外の領域）を避けて形成する。これによれば、絶縁層５０が、貫通電極４０の第２の突出部４２の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィル材の充填性を向上させることができる。さらに、第２の突出部４２の補強を行うこともでき、スタックされた上下の半導体チップの電気的接続信頼性が向上する。なお、複数の第２の突出部４２のそれぞれに対応して、分離した複数の絶縁層５０を形成すれば、アンダーフィル材の充填されるスペースがより確保されるので好ましい。
【００２６】
絶縁層５０は、第１の突出部４１の外縁に至るまで外側に広がって形成してもよいし、その外縁よりもさらに外側に広がって形成してもよい。言い換えれば、絶縁層５０の横幅ＷＡと、第１の突出部４１の横幅ＷＢとは、
ＷＡ≧ＷＢ
の関係を有している。こうすることで、スタックされた上下の半導体チップにおける第２の突出部４２の周辺部でのショートを防止することができる。さらに、
ＷＡ≧（１．５〜２．０）×ＷＢ
であれば、より確実にショートを防止することができる。
【００２７】
絶縁層５０は、樹脂で形成することができる。絶縁層５０は、後述のアンダーフィルに使用される絶縁材料８２と同一材料（例えばエポキシ系樹脂）で構成されていてもよい。絶縁層５０は、必要量のフィラーを含有していてもよい。絶縁層５０は、スピンコータを使用して形成してもよいし、ポッティング、印刷方式又はインクジェット方式などを適用して形成してもよい。絶縁層５０は、（例えばインクジェット方式や、マスク処理を行うことによって）第２の突出部４２の周辺領域のみに無駄なく形成してもよく、全面に設けた後に周辺領域以外を（例えばエッチングによって）除去して形成してもよい。図４（Ｂ）に示すように、絶縁層５０は、一定の厚みを有するように形成してもよい。また、絶縁層５０は、第１の突出部４１の外縁の相似形状に形成してもよく、こうすることで、第１の突出部４１の外縁からの一定の幅の領域を絶縁処理することができる。絶縁層５０は、その最も厚い部分（例えば第２の突出部４２に接近した部分）が第２の突出部４２よりも低くなるように形成してもよい。すなわち、第２の突出部４２を、絶縁層５０の最も厚い部分を超える高さとなるように形成してもよい。これによれば、第２の突出部４２は、絶縁層５０よりもさらに突出する部分を有するので、スタックされた上下の半導体チップにおける貫通電極４０同士を確実に圧着することができ、電気的接続信頼性が向上する。
【００２８】
図５の変形例に示すように、絶縁層１５０を、その最も厚い部分（例えば第２の突出部４２に接近した部分）が、第２の突出部４２と同じ高さになるように形成してもよい。すなわち、第２の突出部４２を、絶縁層１５０の最も厚い部分と同じ高さとなるように形成してもよい。ただし、第２の突出部４２の先端面は、絶縁層１５０から露出している。その他の内容は上述した通りである。
【００２９】
図６の変形例に示すように、絶縁層５２を、第２の突出部４２から離れるに従って薄くなるように形成してもよい。すなわち、絶縁層５２はその表面が傾斜していてもよい。こうすることで、アンダーフィル材が滑らかに流動するので、その充填性をさらに向上させることができる。また、絶縁層５２が外側に広がるに従って薄くなっているので、上下の半導体チップのギャップを上述の形態以上に確保でき、この点からもアンダーフィル材の充填性を向上させることができる。このような形態の絶縁層は、例えば第２の突出部４２の周辺領域に一定の厚さで形成した後、これをエッチングすることで形成してもよい。その場合、エッチングにはエッチング液を使用してもよい。エッチング液として、貫通電極４０（及びその周囲の絶縁層２８）よりも、絶縁層５２を構成する材料（例えば樹脂）に対するエッチング速度が速い溶液を使用する。絶縁層５２は、その最も厚い部分（例えば第２の突出部４２に接近した部分）が第２の突出部４２よりも低くなるように形成してもよい。すなわち、第２の突出部４２を、絶縁層５２の最も厚い部分を超える高さとなるように形成してもよい。その他の内容は上述した通りである。
【００３０】
図７の変形例に示すように、絶縁層１５２を、第２の突出部４２から離れるに従って薄くなるように形成し、かつ、その最も厚い部分（例えば第２の突出部４２に接近した部分）が、第２の突出部４２と同じ高さになるように形成してもよい。これらの詳細はすでに説明した通りである。
【００３１】
続いて、図４（Ａ）及び図４（Ｂ）に示す本実施の形態の説明に戻るが、以下の説明の内容は、上述した変形例の内容と置き換えることができる。エッチングによって絶縁層５０を形成するのであれば、第２の突出部４２の先端面を覆うように絶縁層５０を一旦形成し、その後これをエッチングしてもよい。その場合、エッチングを行う前に絶縁層５０を研削又は研磨してもよい。絶縁層５０の研削又は研磨と連続して、あるいはこれとは別に、貫通電極４０を研削又は研磨してもよい。貫通電極４０が絶縁層２８に覆われた状態（図３（Ｂ）参照）で絶縁層５０を形成し、絶縁層２８を研削又は研磨して、貫通電極４０を露出させてもよい。
【００３２】
貫通電極４０（詳しくは第２の突出部４２）の新生面を露出させてもよい。例えば、新生面（構成材料のみからなる面、すなわち酸化膜や堆積した有機物が除去された面）が露出するまで、第２の突出部４２を研削又は研磨してもよい。研削には砥石を使用してもよい。例えば、＃１００〜＃４０００程度の粒度の砥石を使用することができるが、＃１０００〜＃４０００程度の粒度の砥石を使用すれば、絶縁層２８の破損を防止することができる。研磨には、研磨布を使用してもよい。研磨布は、スエードタイプ又は発砲ウレタンタイプのものであっても、不織布であってもよい。研磨には、Ｎａ，ＮＨ４などのアルカリ陽イオン溶液中に研磨粒子としてコロイダルシリカを分散させたスラリーを使用してもよい。研磨粒子は、０．０３μｍ〜１０μｍ程度の粒径を有し、１０ｗｔ％程度の比率で分散してもよい。スラリーは、キレート剤、アンモニア、過酸化水素水等の添加剤を含んでもよい。研磨圧力は、５ｇ／ｃｍ２〜１ｋｇ／ｃｍ２程度であってもよい。
【００３３】
絶縁層２８を形成した場合、貫通電極４０よりも先に絶縁層２８を研磨又は研削する。絶縁層２８の研磨又は研削と、貫通電極４０の研磨又は研削を連続的に行ってもよい。絶縁層２８の少なくとも凹部２２の底面に形成された部分を除去する。そして、貫通電極４０を露出させ、さらにその新生面を露出させてもよい。貫通電極４０の新生面を露出させ、貫通電極４０の先端部の外周面が絶縁層２８に覆われていてもよい。貫通電極４０の中心部３４の新生面を露出させないように外層部３２（例えばバリア層）の新生面を露出させてもよいし、外層部３２及び中心部３４の新生面を露出させてもよい。貫通電極４０の新生面を露出させれば、電気的に接続するときの特性に優れた貫通電極を形成することができる。なお、貫通電極４０は、新生面が酸化する前（例えば、新生面が露出した直後又はその後できるだけ早く（例えば２４時間以内））に、電気的に接続してもよい。
【００３４】
以上の工程により、例えば、貫通電極４０及び絶縁層５０を有する半導体ウエハ７０（図８参照）が得られる。この場合、半導体基板１０には、複数の集積回路１２が形成され、それぞれの集積回路１２に対応して貫通電極４０が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。あるいは、貫通電極４０及び絶縁層５０を有する半導体チップ８０（図１０参照）が得られる。この場合、半導体基板１０には、１つの集積回路１２が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。
【００３５】
半導体ウエハ７０は、切断（例えばダイシング）してもよい。例えば、図８に示すように、貫通電極４０及び絶縁層５０を有する半導体ウエハ７０を切断（例えばダイシング）する。切断には、カッタ（例えばダイサ）７２又はレーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。これにより、貫通電極４０及び絶縁層５０を有する半導体チップ８０（図１０参照）が得られる。その構造は、上述した製造方法から導くことができる内容である。
【００３６】
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図９に示すように、貫通電極４０及び絶縁層５０を有する複数の半導体ウエハ７０をスタックしてもよい。あるいは、図１０に示すように、貫通電極４０及び絶縁層５０を有する複数の半導体チップ８０をスタックしてもよい。または、貫通電極４０及び絶縁層５０を有する半導体チップ８０と、貫通電極４０及び絶縁層５０を有する複数の半導体ウエハ７０をスタックしてもよい。
【００３７】
スタックされた複数の半導体基板１０のうち、上下の半導体基板１０を、貫通電極４０を通して電気的に接続する。詳しくは、上下の貫通電極４０同士（詳しくは一方の半導体基板の第１の突出部４１及び他方の半導体基板の第２の突出部４２）を電気的に接続してもよい。電気的接続には、ハンダ接合又は金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【００３８】
図１１は、本発明の実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。スタック型半導体装置は、上述した貫通電極４０を有する複数の半導体チップ８０を含む。複数の半導体チップ８０はスタックされている。上下の貫通電極４０同士あるいは貫通電極４０と電極１４は、ろう材３６によって接合されていてもよい。ろう材３６は、一方の半導体基板１０の第１の突出部４１に設けられ、他方の半導体基板１０の第２の突出部４２に載るようになっている。貫通電極４０の第２の突出部４２の周辺領域には、絶縁層５０（あるいは上述の絶縁層５２，１５０，１５２のいずれか）が形成されている。そのため、ろう材３６が第２の突出部４２の周辺領域に流れ出しても（又は分離して転がっても）、半導体チップ８０の第２の面３８（例えば半導体部分）には接触しないようになっている。したがって、ろう材３６によるショート又は電気的不良が防止される。スタックされた上下の半導体チップ８０のギャップには、絶縁材料（例えば樹脂（例えばエポキシ系の樹脂））８２を充填することが好ましい。絶縁材料８２は、アンダーフィル材であり、上下の半導体基板１０の接合状態を維持及び補強することができる。また、絶縁層５０が絶縁材料８２と同一材料であれば、異種材料による界面剥離の発生を防止することができる。本実施の形態に係る半導体装置には、本実施の形態又はその変形例に係る半導体装置の製造方法（図１（Ａ）〜図１０参照）から導くことができる内容を適用することができる。
【００３９】
スタックされた複数の半導体チップ８０のうち１つ（例えば第２の面３８の方向に最も外側の半導体チップ８０）には、貫通電極を有しない半導体チップ９０がスタックされていてもよい。半導体チップ９０の内容は、貫通電極を有しない点を除き、半導体チップ８０の内容が該当する。半導体チップ８０の貫通電極４０は、半導体チップ９０の電極９２に接合してもよい。その場合、絶縁層５０は、電極９２の外縁（例えば電極９２の先端面の外縁）以上に外側に広がって形成されていることが好ましい。
【００４０】
スタックされた複数の半導体チップ８０は、配線基板１００に実装されてもよい。スタックされた複数の半導体チップ８０のうち、最も外側の半導体チップ８０は、配線基板（例えばインターポーザ）１００に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、第１の面２０の方向に最も外側（例えば最も下側）の貫通電極４０を有する半導体チップ８０が、配線基板１００に実装される。例えば、貫通電極４０の第１の突出部４１又は電極１４を配線パターン１０２に電気的に接続（例えば接合）してもよい。半導体チップ８０と配線基板１００の間には、絶縁材料８２を設けてもよい。
【００４１】
あるいは、図示しない例として、スタックされた複数の半導体チップ８０を、配線基板１００にフェースアップボンディングしてもよい。その場合、貫通電極４０の第２の面３８からの第２の突出部４２を配線パターン１０２に電気的に接続（例えば接合）してもよい。配線基板１００には、配線パターン１０２に電気的に接続された外部端子（例えばハンダボール）１０４が設けられている。あるいは、半導体チップ８０に応力緩和層を形成し、その上に電極１４から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００４２】
図１２には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。複数の半導体チップは、上述した貫通電極４０によって電気的に接続されている。上述した半導体装置を有する電子機器として、図１３にはノート型パーソナルコンピュータ２０００が示され、図１４には携帯電話３０００が示されている。
【００４３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１（Ａ）〜図１（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】 図２（Ａ）〜図２（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】 図３（Ａ）及び図３（Ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】 図４（Ａ）及び図４（Ｂ）は、本発明の実施の形態に係る半導体装置の部分拡大図である。
【図５】 図５は、本発明の実施の形態の変形例を説明する図である。
【図６】 図６は、本発明の実施の形態の変形例を説明する図である。
【図７】 図７は、本発明の実施の形態の変形例を説明する図である。
【図８】 図８は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図９】 図９は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図１０】 図１０は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図１１】 図１１は、本発明の実施の形態に係る半導体装置を説明する図である。
【図１２】 図１２は、本発明の実施の形態に係る回路基板を示す図である。
【図１３】 図１３は、本発明の実施の形態に係る電子機器を示す図である。
【図１４】 図１４は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 １４ 電極、 ４０ 貫通電極、
４１ 第１の突出部、 ４２ 第２の突出部、 ５０ 絶縁層、 ５２ 絶縁層、 ８２ 絶縁材料、 １５０ 絶縁層、 １５２ 絶縁層
Claims (23)
- 集積回路が形成された第１の面及び前記第１の面とは反対側の第２の面を有する半導体基板と、
前記半導体基板を貫通し、前記第１の面から突出する第１の突出部と、前記第２の面から突出する第２の突出部とを有する貫通電極と、
前記第２の面の一部の領域を避けるとともに、前記第２の突出部の周辺領域に、前記第１の突出部の外縁以上に外側に広がって形成された絶縁層と、
を含む半導体装置。 - 請求項１記載の半導体装置において、
前記第２の突出部の外縁は、前記第１の突出部の外縁よりも小さい半導体装置。 - 請求項１又は請求項２記載の半導体装置において、
前記第１の突出部には、ろう材が設けられてなる半導体装置。 - 請求項１から請求項３のいずれかに記載の半導体装置において、
前記絶縁層は、一定の厚みを有するように形成されてなる半導体装置。 - 請求項１から請求項３のいずれかに記載の半導体装置において、
前記絶縁層は、前記第２の突出部から離れるに従って薄くなるように形成されてなる半導体装置。 - 請求項１から請求項５のいずれかに記載の半導体装置において、
前記絶縁層は、前記第１の突出部の外縁の相似形状に形成されてなる半導体装置。 - 請求項１から請求項６のいずれかに記載の半導体装置において、
前記絶縁層は、その最も厚い部分が前記第２の突出部と同じ高さとなるように形成されてなる半導体装置。 - 請求項１から請求項６のいずれかに記載の半導体装置において、
前記絶縁層は、その最も厚い部分が前記第２の突出部よりも低くなるように形成されてなる半導体装置。 - スタックされてなる、請求項１から請求項８のいずれかに記載の複数の半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる半導体装置。 - 請求項１から請求項９のいずれかに記載の半導体装置が実装されてなる回路基板。
- 請求項１から請求項９のいずれかに記載の半導体装置を有する電子機器。
- （ａ）集積回路が形成された第１の面及び第１の面とは反対側の第２の面を有する半導体基板に、前記半導体基板を貫通して、前記第１の面から突出する第１の突出部と、前記第２の面から突出する第２の突出部とを有する貫通電極を形成すること、
（ｂ）前記第２の面の一部の領域を避けるとともに、前記第２の突出部の周辺領域に、前記第１の突出部の外縁以上に外側に広がる絶縁層を形成すること、
を含む半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記第２の突出部の外縁は、前記第１の突出部の外縁よりも小さい半導体装置の製造方法。 - 請求項１２又は請求項１３記載の半導体装置の製造方法において、
前記半導体基板には、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記貫通電極を形成し、
前記半導体基板を切断することをさらに含む半導体装置の製造方法。 - 請求項１２から請求項１４のいずれかに記載の半導体装置の製造方法において、
前記（ａ）〜（ｂ）工程が終了した複数の前記半導体基板をスタックして、上下の半導体基板を、前記貫通電極を通して電気的に接続すること、
をさらに含む半導体装置の製造方法。 - 請求項１２から請求項１５のいずれかに記載の半導体装置の製造方法において、
前記上下の半導体基板の間に、絶縁材料を充填することをさらに含む半導体装置の製造方法。 - 請求項１６記載の半導体装置の製造方法において、
前記絶縁材料は、前記絶縁層と同一材料からなる半導体装置の製造方法。 - 請求項１２から請求項１７のいずれかに記載の半導体装置の製造方法において、
前記（ａ）工程は、前記第１の突出部に、ろう材を設けることをさらに含む半導体装置の製造方法。 - 請求項１２から請求項１８のいずれかに記載の半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、一定の厚みを有するように形成する半導体装置の製造方法。 - 請求項１２から請求項１８のいずれかに記載の半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、前記第２の突出部から離れるに従って薄くなるように形成する半導体装置の製造方法。 - 請求項１２から請求項２０のいずれかに記載の半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、前記第１の突出部の外縁の相似形状に形成する半導体装置の製造方法。 - 請求項１２から請求項２１のいずれかに記載の半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、その最も厚い部分が前記第２の突出部と同じ高さとなるように形成する半導体装置の製造方法。 - 請求項１２から請求項２１のいずれかに記載の半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を、その最も厚い部分が前記第２の突出部よりも低くなるように形成する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003175322A JP3646719B2 (ja) | 2003-06-19 | 2003-06-19 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| US10/862,373 US7138710B2 (en) | 2003-06-19 | 2004-06-08 | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| CNB2004100490149A CN1327517C (zh) | 2003-06-19 | 2004-06-11 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003175322A JP3646719B2 (ja) | 2003-06-19 | 2003-06-19 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005012023A JP2005012023A (ja) | 2005-01-13 |
| JP3646719B2 true JP3646719B2 (ja) | 2005-05-11 |
| JP2005012023A5 JP2005012023A5 (ja) | 2005-07-14 |
Family
ID=34074259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003175322A Expired - Fee Related JP3646719B2 (ja) | 2003-06-19 | 2003-06-19 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7138710B2 (ja) |
| JP (1) | JP3646719B2 (ja) |
| CN (1) | CN1327517C (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4072677B2 (ja) * | 2003-01-15 | 2008-04-09 | セイコーエプソン株式会社 | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP3646720B2 (ja) | 2003-06-19 | 2005-05-11 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| US7005379B2 (en) * | 2004-04-08 | 2006-02-28 | Micron Technology, Inc. | Semiconductor processing methods for forming electrical contacts |
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| JP4063277B2 (ja) | 2004-12-21 | 2008-03-19 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
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| JP4809308B2 (ja) * | 2007-09-21 | 2011-11-09 | 新光電気工業株式会社 | 基板の製造方法 |
| KR101494591B1 (ko) * | 2007-10-30 | 2015-02-23 | 삼성전자주식회사 | 칩 적층 패키지 |
| KR20090055316A (ko) * | 2007-11-28 | 2009-06-02 | 삼성전자주식회사 | 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법 |
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| US7745920B2 (en) | 2008-06-10 | 2010-06-29 | Micron Technology, Inc. | Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices |
| JP5163362B2 (ja) * | 2008-08-21 | 2013-03-13 | 株式会社村田製作所 | 半導体センサ装置 |
| WO2010035379A1 (ja) * | 2008-09-26 | 2010-04-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| KR101002680B1 (ko) * | 2008-10-21 | 2010-12-21 | 삼성전기주식회사 | 반도체 패키지 및 그 제조 방법 |
| US8330256B2 (en) | 2008-11-18 | 2012-12-11 | Seiko Epson Corporation | Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus |
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-
2003
- 2003-06-19 JP JP2003175322A patent/JP3646719B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-08 US US10/862,373 patent/US7138710B2/en active Active
- 2004-06-11 CN CNB2004100490149A patent/CN1327517C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN1574325A (zh) | 2005-02-02 |
| JP2005012023A (ja) | 2005-01-13 |
| US7138710B2 (en) | 2006-11-21 |
| US20050017338A1 (en) | 2005-01-27 |
| CN1327517C (zh) | 2007-07-18 |
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| A621 | Written request for application examination |
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| A871 | Explanation of circumstances concerning accelerated examination |
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| A975 | Report on accelerated examination |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R360 | Written notification for declining of transfer of rights |
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| R360 | Written notification for declining of transfer of rights |
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| R371 | Transfer withdrawn |
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