JP2016225484A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体チップの積層構造の実装時の半導体チップへのダメージを低減する。
【解決手段】半導体チップＰ１〜Ｐ８が積層されることでチップ積層体ＴＡ１が構成され、スペーサ８は、パッド電極１０の少なくとも一部と重なる位置に配置され、封止樹脂１２は、間隔ＳＰ１、ＳＰ２に一体的に充填されるとともに、チップ積層体ＴＡ１を一体的に封止する。
【選択図】図１
【解決手段】半導体チップＰ１〜Ｐ８が積層されることでチップ積層体ＴＡ１が構成され、スペーサ８は、パッド電極１０の少なくとも一部と重なる位置に配置され、封止樹脂１２は、間隔ＳＰ１、ＳＰ２に一体的に充填されるとともに、チップ積層体ＴＡ１を一体的に封止する。
【選択図】図１
Description
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
半導体装置の省スペース化、高性能化および大容量化を図るため、半導体チップを積層することがある。積層された半導体チップの電気的な接続をとるため、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる貫通電極を用いたものがある。
本発明の一つの実施形態は、半導体チップの積層構造の実装時の半導体チップへのダメージを低減することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、半導体チップと、スペーサと、パッド電極とを備える。半導体チップは、Ｎ（Ｎは２以上の整数）層だけ積層されている。スペーサは、前記半導体チップ間において積層方向に第１の間隔を確保する。パッド電極は、Ｎ層目の半導体チップの一方の面に設けられている。前記パッド電極の少なくとも一部と重なる位置に前記スペーサが配置されている。
以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の実施形態では、半導体チップが８層だけ積層されている構成を例にとるが、半導体チップがＮ（Ｎは２以上の整数）層だけ積層されている構成であってもよい。また、以下の実施形態では、半導体装置として、ＮＡＮＤフラッシュメモリを例にとるが、半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などであってもよいし、ロジック回路やプロセッサなどであってもよい。
図１（ａ）および図１（ｂ）において、半導体チップＰ１〜Ｐ８が積層されることでチップ積層体ＴＡ１が構成されている。この時、各半導体チップＰ１〜Ｐ８の厚さは、４０μｍ以下に設定することができる。チップ積層体ＴＡ１のハンドリング時にチップ積層体ＴＡ１が破壊されるのを防止するため、チップ積層体ＴＡ１は接着層２を介して支持板１に固定することができる。支持板１は、例えば、リードフレームなどの金属板を用いることができる。支持板１の材料は、Ｃｕであってもよいし、４２アロイ（Ｆｅ−Ｎｉ系合金）であってもよい。接着層２は、絶縁性樹脂を用いるようにしてもよいし、ダイアタッチフィルムを用いるようにしてもよい。
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の実施形態では、半導体チップが８層だけ積層されている構成を例にとるが、半導体チップがＮ（Ｎは２以上の整数）層だけ積層されている構成であってもよい。また、以下の実施形態では、半導体装置として、ＮＡＮＤフラッシュメモリを例にとるが、半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などであってもよいし、ロジック回路やプロセッサなどであってもよい。
図１（ａ）および図１（ｂ）において、半導体チップＰ１〜Ｐ８が積層されることでチップ積層体ＴＡ１が構成されている。この時、各半導体チップＰ１〜Ｐ８の厚さは、４０μｍ以下に設定することができる。チップ積層体ＴＡ１のハンドリング時にチップ積層体ＴＡ１が破壊されるのを防止するため、チップ積層体ＴＡ１は接着層２を介して支持板１に固定することができる。支持板１は、例えば、リードフレームなどの金属板を用いることができる。支持板１の材料は、Ｃｕであってもよいし、４２アロイ（Ｆｅ−Ｎｉ系合金）であってもよい。接着層２は、絶縁性樹脂を用いるようにしてもよいし、ダイアタッチフィルムを用いるようにしてもよい。
各半導体チップＰ１〜Ｐ８には、セル領域ＭＡ１、ＭＡ２が設けられている。各セル領域ＭＡ１、ＭＡ２には、ＮＡＮＤセルをアレイ状に設けたり、センスアンプやデコーダなどの周辺回路を設けることができる。この時、各セル領域ＭＡ１、ＭＡ２では、セルパターンの配置の規則性が維持されるようにＮＡＮＤセルを配置することができる。
各半導体チップＰ２〜Ｐ８には、貫通電極５が設けられている。この時、半導体チップＰ１には、貫通電極５を設けないようにすることができる。各貫通電極５は、側壁絶縁膜４にて半導体チップＰ２〜Ｐ８と絶縁されている。貫通電極５の材料は、Ｃｕ、ＮｉまたはＡｌなどを用いることができる。貫通電極５と側壁絶縁膜４との間には、ＴｉＮなどのバリアメタル膜があってもよい。各半導体チップＰ２〜Ｐ８において、貫通電極５は、各セル領域ＭＡ１、ＭＡ２におけるセルパターンの配置の規則性を乱さない位置に配置することができる。このため、貫通電極５は、各セル領域ＭＡ１、ＭＡ２内に設けるのは好ましくなく、各セル領域ＭＡ１、ＭＡ２の周囲に設けることが好ましい。ここで、各セル領域ＭＡ１、ＭＡ２におけるセルパターンの配置の規則性を維持することで、露光時の解像度を上げることができ、ＮＡＮＤセルの集積度を向上させることができる。また、各半導体チップＰ１〜Ｐ８の反りによる各半導体チップＰ１〜Ｐ８間での貫通電極５の接続不良を防止するため、貫通電極５は、各セル領域ＭＡ１、ＭＡ２間に設けるようにしてもよい。
各半導体チップＰ２〜Ｐ８には、貫通電極５が設けられている。この時、半導体チップＰ１には、貫通電極５を設けないようにすることができる。各貫通電極５は、側壁絶縁膜４にて半導体チップＰ２〜Ｐ８と絶縁されている。貫通電極５の材料は、Ｃｕ、ＮｉまたはＡｌなどを用いることができる。貫通電極５と側壁絶縁膜４との間には、ＴｉＮなどのバリアメタル膜があってもよい。各半導体チップＰ２〜Ｐ８において、貫通電極５は、各セル領域ＭＡ１、ＭＡ２におけるセルパターンの配置の規則性を乱さない位置に配置することができる。このため、貫通電極５は、各セル領域ＭＡ１、ＭＡ２内に設けるのは好ましくなく、各セル領域ＭＡ１、ＭＡ２の周囲に設けることが好ましい。ここで、各セル領域ＭＡ１、ＭＡ２におけるセルパターンの配置の規則性を維持することで、露光時の解像度を上げることができ、ＮＡＮＤセルの集積度を向上させることができる。また、各半導体チップＰ１〜Ｐ８の反りによる各半導体チップＰ１〜Ｐ８間での貫通電極５の接続不良を防止するため、貫通電極５は、各セル領域ＭＡ１、ＭＡ２間に設けるようにしてもよい。
半導体チップＰ１の一方の面には電極６Ａが設けられている。各半導体チップＰ２〜Ｐ７の一方の面には電極６Ｂが設けられ、半導体チップＰ８の一方の面には電極６Ｃ、６Ｄが設けられている。また、半導体チップＰ８の一方の面には配線９Ｃ、９Ｄが設けられている。配線９Ｄは、配線９Ｄを通る信号が貫通電極５を通る信号と干渉しない位置に配置することができる。各半導体チップＰ２〜Ｐ８の他方の面には電極７Ｂが設けられている。
各半導体チップＰ２〜Ｐ７において、電極６Ｂは貫通電極５の一方の面に電気的に接続されている。半導体チップＰ８において、配線９Ｃは貫通電極５の一方の面に電気的に接続され、電極６Ｃは配線９Ｃに電気的に接続されている。また、半導体チップＰ８において、電極６Ｄは配線９Ｄに電気的に接続されている。配線９Ｄの端部にはパッド電極１０が設けられている。各半導体チップＰ２〜Ｐ８において、電極７Ｂは貫通電極５の他方の面に電気的に接続されている。半導体チップＰ１の電極６Ａは半導体チップＰ２の電極７Ｂに電気的に接続されている。半導体チップＰ２〜Ｐ８間において、積層方向に隣接する半導体チップＰ２〜Ｐ８の電極６Ｂと電極７Ｂが接続されている。半導体チップＰ８の一方の面にはインターフェース（ＩＦ）チップ３が設けられている。なお、インターフェースチップ３は、各半導体チップＰ１〜Ｐ８とデータ通信することができる。インターフェースチップは外部から入力されたデータを、各半導体チップＰ１〜Ｐ８へと送信し、また各半導体チップＰ１〜Ｐ８から送信されたデータを外部へと出力する。この時、インターフェースチップ３は、貫通電極５を介して各半導体チップＰ１〜Ｐ８にライトデータやコマンドやアドレスを送信したり、各半導体チップＰ１〜Ｐ８からリードデータを受信したりすることができる。インターフェースチップ３の代わりに、各半導体チップＰ１〜Ｐ８の読み書き制御を行うコントローラチップを設けるようにしてもよい。インターフェースチップ３には電極７Ｃ、７Ｄが設けられている。半導体チップＰ８の電極６Ｃ、６Ｄはインターフェースチップ３の電極７Ｃ、７Ｄにそれぞれ接続されている。なお、電極６Ａ、６Ｂまたは電極７Ｂは、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１を確保するために、半田ボールなどの突出電極を用いることができる。この時、電極６Ａ、６Ｂおよび電極７Ｂの両方が突出電極であってもよいし、突出電極と平面電極との組み合わせであってもよい。電極６Ａ、６Ｂおよび電極７Ｂの材料は、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｇ、Ａｇなどの単層膜であってもよいし、積層膜であってもよい。電極６Ａ、６Ｂおよび電極７Ｂの材料として半田材を用いる場合は、例えば、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金などを用いることができる。配線９Ｃ、９Ｄの材料は、例えば、Ｃｕなどを用いることができる。パッド電極１０の材料は、例えば、Ｃｕ上に形成されたＮｉまたはＮｉ／Ｐｄ構造などを用いることができる。パッド電極１０のＮｉまたはＮｉ／Ｐｄ構造の表面にＡｕ被膜を設けるようにしてもよい。パッド電極１０のＮｉまたはＮｉ／Ｐｄ構造の表面にＳｎメッキを施してもよい。
各半導体チップＰ２〜Ｐ７において、電極６Ｂは貫通電極５の一方の面に電気的に接続されている。半導体チップＰ８において、配線９Ｃは貫通電極５の一方の面に電気的に接続され、電極６Ｃは配線９Ｃに電気的に接続されている。また、半導体チップＰ８において、電極６Ｄは配線９Ｄに電気的に接続されている。配線９Ｄの端部にはパッド電極１０が設けられている。各半導体チップＰ２〜Ｐ８において、電極７Ｂは貫通電極５の他方の面に電気的に接続されている。半導体チップＰ１の電極６Ａは半導体チップＰ２の電極７Ｂに電気的に接続されている。半導体チップＰ２〜Ｐ８間において、積層方向に隣接する半導体チップＰ２〜Ｐ８の電極６Ｂと電極７Ｂが接続されている。半導体チップＰ８の一方の面にはインターフェース（ＩＦ）チップ３が設けられている。なお、インターフェースチップ３は、各半導体チップＰ１〜Ｐ８とデータ通信することができる。インターフェースチップは外部から入力されたデータを、各半導体チップＰ１〜Ｐ８へと送信し、また各半導体チップＰ１〜Ｐ８から送信されたデータを外部へと出力する。この時、インターフェースチップ３は、貫通電極５を介して各半導体チップＰ１〜Ｐ８にライトデータやコマンドやアドレスを送信したり、各半導体チップＰ１〜Ｐ８からリードデータを受信したりすることができる。インターフェースチップ３の代わりに、各半導体チップＰ１〜Ｐ８の読み書き制御を行うコントローラチップを設けるようにしてもよい。インターフェースチップ３には電極７Ｃ、７Ｄが設けられている。半導体チップＰ８の電極６Ｃ、６Ｄはインターフェースチップ３の電極７Ｃ、７Ｄにそれぞれ接続されている。なお、電極６Ａ、６Ｂまたは電極７Ｂは、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１を確保するために、半田ボールなどの突出電極を用いることができる。この時、電極６Ａ、６Ｂおよび電極７Ｂの両方が突出電極であってもよいし、突出電極と平面電極との組み合わせであってもよい。電極６Ａ、６Ｂおよび電極７Ｂの材料は、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｇ、Ａｇなどの単層膜であってもよいし、積層膜であってもよい。電極６Ａ、６Ｂおよび電極７Ｂの材料として半田材を用いる場合は、例えば、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金などを用いることができる。配線９Ｃ、９Ｄの材料は、例えば、Ｃｕなどを用いることができる。パッド電極１０の材料は、例えば、Ｃｕ上に形成されたＮｉまたはＮｉ／Ｐｄ構造などを用いることができる。パッド電極１０のＮｉまたはＮｉ／Ｐｄ構造の表面にＡｕ被膜を設けるようにしてもよい。パッド電極１０のＮｉまたはＮｉ／Ｐｄ構造の表面にＳｎメッキを施してもよい。
半導体チップＰ１〜Ｐ８間には、それらの積層方向に間隔ＳＰ１を確保するスペーサ８が設けられている。間隔ＳＰ１は１０〜２０μｍ程度の範囲内に設定することができる。間隔ＳＰ１への封止樹脂１２の充填性を妨げないようにするため、スペーサ８間の間隔は、半導体チップＰ１〜Ｐ８の間隔ＳＰ１以上に設定することが好ましい。スペーサ８の材料は、電極６Ａ、６Ｂ、６Ｃ、６Ｄと電極７Ｂ、７Ｃ、７Ｄとの接合温度未満で接着可能な絶縁性樹脂を用いることができる。例えば、電極６Ａ、６Ｂ、６Ｃ、６Ｄと電極７Ｂ、７Ｃ、７Ｄとが半田接合される場合、半田のリフロー温度よりも低い温度で接着可能な絶縁性樹脂を用いることができる。例えば、スペーサ８の材料は、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはベンゾシクロブテン樹脂などを用いることができる。ここで、スペーサ８は、貫通電極５によって間隔ＳＰ１が維持されるのを補強することができる。この時、スペーサ８は、セル領域ＭＡ１、ＭＡ２上に配置することができる。これにより、各セル領域ＭＡ１、ＭＡ２内を避けるように貫通電極５が配置された場合においても、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１を安定して維持することができる。また、スペーサ８は、パッド電極１０の少なくとも一部と重なる位置に配置することができる。これにより、パッド電極１０に荷重がかかった場合においても、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１をスペーサ８にて維持することができる。このため、チップ積層体ＴＡ１をフリップ実装する際に半導体チップＰ１〜Ｐ８にかかるダメージを低減することができ、半導体チップＰ１〜Ｐ８の破壊を防止することができる。
チップ積層体ＴＡ１は、突出電極１１で支持された状態で実装基板２１上にフリップチップ実装されている。この時、チップ積層体ＴＡ１と実装基板２１の間には間隔ＳＰ２が設けられる。この間隔ＳＰ２は５０μｍ程度に設定することができる。インターフェースチップ３は間隔ＳＰ２に配置することができる。実装基板２１の他方の面にはランド電極２２Ａおよびプリント配線２２Ｂが設けられ、実装基板２１の一方の面にはランド電極２４Ａおよびプリント配線２４Ｂが設けられている。ランド電極２２Ａの周囲およびプリント配線２２Ｂはソルダーレジスト２３で覆われている。ランド電極２４Ａの周囲およびプリント配線２４Ｂはソルダーレジスト２５で覆われている。突出電極１１は、パッド電極１０およびランド電極２２Ａに接合されている。突出電極２６はランド電極２４Ａに接合されている。突出電極１１、２６の材料は、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｇ、Ａｇなどの単層膜であってもよいし、積層膜であってもよい。突出電極１１、２６の材料として半田材を用いる場合は、例えば、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金などを用いることができる。ランド電極２２Ａ、２４Ａおよびプリント配線２２Ｂ、２４Ｂの材料は、Ｃｕなどを用いることができる。ランド電極２２Ａ、２４Ａにおいてソルダーレジスト２３、２５から露出された部分にＡｕ被膜を形成するようにしてもよい。実装基板２１の基材は、例えば、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）レジンなどを用いることができる。
実装基板２１上には封止樹脂１２が設けられている。封止樹脂１２は、間隔ＳＰ１、ＳＰ２に充填されるとともに、チップ積層体ＴＡ１を封止することができる。この時、封止樹脂１２は、半導体チップＰ１〜Ｐ８とインターフェースチップ３とを実装基板２１上で完全に覆うことができる。この封止樹脂１２はモールド樹脂を用いることができる。この時、封止樹脂１２はアンダーフィル樹脂としても作用することができる。この封止樹脂１２は、フィラーとしてシリカが混入されたエポキシ樹脂を用いることができる。この時、フィラーの平均粒径は０．５〜３μｍの範囲内に設定することができる。フィラーの含有量は６０〜７５ｗｔ％の範囲内に設定することができる。
ここで、封止樹脂１２にて半導体チップＰ１〜Ｐ８とインターフェースチップ３とを封止しつつ、間隔ＳＰ１、ＳＰ２に封止樹脂１２を充填することにより、チップ積層体ＴＡ１のモールド工程とは別個にアンダーフィル樹脂の充填工程を設ける必要がなくなり、半導体チップＰ１〜Ｐ８の実装時の工程数を減らすことができる。
ここで、封止樹脂１２にて半導体チップＰ１〜Ｐ８とインターフェースチップ３とを封止しつつ、間隔ＳＰ１、ＳＰ２に封止樹脂１２を充填することにより、チップ積層体ＴＡ１のモールド工程とは別個にアンダーフィル樹脂の充填工程を設ける必要がなくなり、半導体チップＰ１〜Ｐ８の実装時の工程数を減らすことができる。
図２、図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。なお、この製造方法では、電極６Ａ、６Ｂ、６Ｃ、６Ｄと電極７Ｂ、７Ｃ、７Ｄとが半田接合される場合を例にとる。
図２において、半導体チップＰ１の他方の面が支持板１に対向するように、接着層２を介して半導体チップＰ１が支持板１に固定される。一方、各半導体チップＰ２〜Ｐ８には貫通電極５が形成されている。その後、各半導体チップＰ２〜Ｐ８の他方の面にスペーサ８が形成される。そして、半田リフロー温度未満の条件で、各半導体チップＰ２〜Ｐ８がスペーサ８を介してその下層の半導体チップＰ１〜Ｐ７に順次固着され、インターフェースチップ３が半導体チップＰ８上に配置される。この時、１１０℃程度の温度に一定に保つことができる。
図２において、半導体チップＰ１の他方の面が支持板１に対向するように、接着層２を介して半導体チップＰ１が支持板１に固定される。一方、各半導体チップＰ２〜Ｐ８には貫通電極５が形成されている。その後、各半導体チップＰ２〜Ｐ８の他方の面にスペーサ８が形成される。そして、半田リフロー温度未満の条件で、各半導体チップＰ２〜Ｐ８がスペーサ８を介してその下層の半導体チップＰ１〜Ｐ７に順次固着され、インターフェースチップ３が半導体チップＰ８上に配置される。この時、１１０℃程度の温度に一定に保つことができる。
次に、図３（ａ）に示すように、半導体チップＰ１〜Ｐ８とインターフェースチップ３とが半田リフロー温度以上（例えば、２４０℃）に加熱されることで、半導体チップＰ１の電極６Ａは半導体チップＰ２の電極７Ｂに接合され、半導体チップＰ２〜Ｐ７の電極６Ｂは半導体チップＰ３〜Ｐ８の電極７Ｂにそれぞれ接合され、半導体チップＰ８の電極６Ｃ、６Ｄはインターフェースチップ３の電極７Ｃ、７Ｄにそれぞれ接合される。
次に、図３（ｂ）に示すように、チップ積層体ＴＡ１は、突出電極１１を介して実装基板２１上にフリップチップ実装される。この時、チップ積層体ＴＡ１は支持板１にて支持されているので、チップ積層体ＴＡ１を破壊することなく、チップ積層体ＴＡ１をハンドリングすることができる。また、パッド電極１０の少なくとも一部と重なる位置にスペーサ８が配置されているので、突出電極１１を介して半導体チップＰ１〜Ｐ８に荷重がかかった場合においても、間隔ＳＰ１が押し潰されるのを防止することができ、半導体チップＰ１〜Ｐ８を保護することができる。
次に、実装基板２１上に実装されたチップ積層体ＴＡ１を金型内に配置する。そして、チップ積層体ＴＡ１をモールド成型することにより、半導体チップＰ１〜Ｐ８とインターフェースチップ３とを封止樹脂１２で封止する。このチップ積層体ＴＡ１のモールド成型時に封止樹脂１２を間隔ＳＰ１、ＳＰ２に充填することができる。
ここで、スペーサ８を介して各半導体チップＰ２〜Ｐ８をその下層の半導体チップＰ１〜Ｐ７に固着することで、各半導体チップＰ２〜Ｐ８を１層だけ積層するごとに、半田リフローを行う必要がなくなる。このため、各半導体チップＰ２〜Ｐ８を１層だけ積層するごとに温度の昇降を繰り返す必要がなくなり、スループットを向上させることが可能となるとともに、貫通電極５などにかかる熱的ストレスを低減することができる。
次に、実装基板２１上に実装されたチップ積層体ＴＡ１を金型内に配置する。そして、チップ積層体ＴＡ１をモールド成型することにより、半導体チップＰ１〜Ｐ８とインターフェースチップ３とを封止樹脂１２で封止する。このチップ積層体ＴＡ１のモールド成型時に封止樹脂１２を間隔ＳＰ１、ＳＰ２に充填することができる。
ここで、スペーサ８を介して各半導体チップＰ２〜Ｐ８をその下層の半導体チップＰ１〜Ｐ７に固着することで、各半導体チップＰ２〜Ｐ８を１層だけ積層するごとに、半田リフローを行う必要がなくなる。このため、各半導体チップＰ２〜Ｐ８を１層だけ積層するごとに温度の昇降を繰り返す必要がなくなり、スループットを向上させることが可能となるとともに、貫通電極５などにかかる熱的ストレスを低減することができる。
（第２実施形態）
図４は、第２実施形態に係る半導体装置の概略構成を示す平面図である。
図４の構成では、図１（ａ）のスペーサ８の代わりにスペーサ８Ａ、８Ｂが設けられている。スペーサ８Ａ、８Ｂは、パッド電極１０の少なくとも一部と重なる位置に配置することができる。この時、１個のパッド電極１０は複数のスペーサ８Ａ、８Ｂに重なるように配置することができる。これにより、パッド電極１０に荷重がかかった場合においても、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１をスペーサ８Ａ、８Ｂにて維持することができる。
図４は、第２実施形態に係る半導体装置の概略構成を示す平面図である。
図４の構成では、図１（ａ）のスペーサ８の代わりにスペーサ８Ａ、８Ｂが設けられている。スペーサ８Ａ、８Ｂは、パッド電極１０の少なくとも一部と重なる位置に配置することができる。この時、１個のパッド電極１０は複数のスペーサ８Ａ、８Ｂに重なるように配置することができる。これにより、パッド電極１０に荷重がかかった場合においても、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１をスペーサ８Ａ、８Ｂにて維持することができる。
（第３実施形態）
図５（ａ）は、第３実施形態に係る半導体装置の概略構成を示す平面図、図５（ｂ）は、第３実施形態に係る半導体装置の概略構成を示す断面図である。
図５（ａ）および図５（ｂ）の構成では、チップ積層体ＴＡ１の代わりにチップ積層体ＴＡ２が設けられている。チップ積層体ＴＡ２には、半導体チップＰ１の代わりに半導体チップＰ１´が設けられている。半導体チップＰ１´の厚さは、半導体チップＰ２〜Ｐ８の厚さよりも厚くすることができる。この時、半導体チップＰ１´の厚さは、チップ積層体ＴＡ２を安定して支持できるように設定することができる。例えば、半導体チップＰ１´の厚さは、１００μｍ以上に設定することができる。半導体チップＰ１´には貫通電極５を設けないようにすることができる。半導体チップＰ１´には、セル領域ＭＡ１´、ＭＡ２´が設けられている。セル領域ＭＡ１´、ＭＡ２´はセル領域ＭＡ１、ＭＡ２と同様に構成することができる。
ここで、半導体チップＰ１´にてチップ積層体ＴＡ２を支持することにより、支持板１および接着層２を除去することができ、構成を簡略化することができる。
図５（ａ）は、第３実施形態に係る半導体装置の概略構成を示す平面図、図５（ｂ）は、第３実施形態に係る半導体装置の概略構成を示す断面図である。
図５（ａ）および図５（ｂ）の構成では、チップ積層体ＴＡ１の代わりにチップ積層体ＴＡ２が設けられている。チップ積層体ＴＡ２には、半導体チップＰ１の代わりに半導体チップＰ１´が設けられている。半導体チップＰ１´の厚さは、半導体チップＰ２〜Ｐ８の厚さよりも厚くすることができる。この時、半導体チップＰ１´の厚さは、チップ積層体ＴＡ２を安定して支持できるように設定することができる。例えば、半導体チップＰ１´の厚さは、１００μｍ以上に設定することができる。半導体チップＰ１´には貫通電極５を設けないようにすることができる。半導体チップＰ１´には、セル領域ＭＡ１´、ＭＡ２´が設けられている。セル領域ＭＡ１´、ＭＡ２´はセル領域ＭＡ１、ＭＡ２と同様に構成することができる。
ここで、半導体チップＰ１´にてチップ積層体ＴＡ２を支持することにより、支持板１および接着層２を除去することができ、構成を簡略化することができる。
（第４実施形態）
図６（ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図、図６（ｂ）は、第４実施形態に係る半導体装置の概略構成を示す断面図である。
図６（ａ）および図６（ｂ）の構成では、チップ積層体ＴＡ１の代わりにチップ積層体ＴＡ３が設けられている。チップ積層体ＴＡ３には、スペーサ８の代わりにスペーサ８´が設けられている。スペーサ８´はフィルム状に構成することができる。例えば、セル領域ＭＡ１、ＭＡ２が１枚のスペーサ８´でそれぞれ覆われるようにしてもよい。この時、スペーサ８´の一部は、パッド電極１０と重なる位置に配置することができる。これにより、パッド電極１０に荷重がかかった場合においても、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１をスペーサ８´にて維持することができる。
図６（ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図、図６（ｂ）は、第４実施形態に係る半導体装置の概略構成を示す断面図である。
図６（ａ）および図６（ｂ）の構成では、チップ積層体ＴＡ１の代わりにチップ積層体ＴＡ３が設けられている。チップ積層体ＴＡ３には、スペーサ８の代わりにスペーサ８´が設けられている。スペーサ８´はフィルム状に構成することができる。例えば、セル領域ＭＡ１、ＭＡ２が１枚のスペーサ８´でそれぞれ覆われるようにしてもよい。この時、スペーサ８´の一部は、パッド電極１０と重なる位置に配置することができる。これにより、パッド電極１０に荷重がかかった場合においても、半導体チップＰ１〜Ｐ８間の間隔ＳＰ１をスペーサ８´にて維持することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 支持板、２ 接着層、３ インターフェース（ＩＦ）チップ、Ｐ１〜Ｐ８ 半導体チップ、ＭＡ１、ＭＡ２ セル領域、４ 側壁絶縁膜４ 貫通電極、６Ａ〜６Ｄ 電極、７Ａ〜７Ｄ 電極、８ スペーサ、 ９Ｃ、９Ｄ 配線、１０ パッド電極、１１、２６ 突出電極、 １２ 封止樹脂、２１ 実装基板、２２Ａ、２４Ａ ランド電極、２２Ｂ、２４Ｂ プリント配線、２３、２５ ソルダーレジスト
Claims (5)
- Ｎ（Ｎは２以上の整数）層だけ積層された半導体チップと、
前記半導体チップ間において積層方向に第１の間隔を確保するスペーサと、
Ｎ層目の半導体チップの一方の面に設けられたパッド電極とを備え、
前記パッド電極の少なくとも一部と重なる位置に前記スペーサが配置されている半導体装置。 - ２層目からＮ層目の各半導体チップは、自層の半導体チップを貫通する貫通電極を備える請求項１に記載の半導体装置。
- 前記パッド電極と対向するようにして前記Ｎ層分の半導体チップが設けられた基板と、
前記Ｎ層目の半導体チップと前記基板との間に第２の間隔を確保しつつ、前記パッド電極と前記基板とを電気的に接続する突出電極と、
前記第１の間隔および前記第２の間隔に充填されるとともに、前記Ｎ層分の半導体チップを封止する封止樹脂とを備える請求項２に記載の半導体装置。 - 前記半導体チップは半導体メモリであって、
前記半導体メモリから出力されたデータを外部へ送信し、外部から入力されたデータを前記半導体メモリへと送信するＩＦチップであって、前記基板と前記Ｎ層目の半導体チップとの間に、前記第２の間隔より薄い、前記ＩＦチップをさらに有する請求項３に記載の半導体装置。 - 半導体チップ間において積層方向に第１の間隔を確保するスペーサを介して前記半導体チップをＮ（Ｎは２以上の整数）層だけ積層し、
Ｎ層目の半導体チップと実装基板との間に第２の間隔を確保する突出電極を介して前記Ｎ層分の半導体チップを前記実装基板上に実装し、
前記第１の間隔および前記第２の間隔に封止樹脂を充填するとともに、前記Ｎ層分の半導体チップを前記封止樹脂で封止する半導体装置の製造方法。
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Cited By (1)
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|---|---|---|---|---|
| WO2018055814A1 (ja) * | 2016-09-23 | 2018-03-29 | 東芝メモリ株式会社 | メモリデバイス |
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|---|---|---|---|---|
| JP2021044362A (ja) * | 2019-09-10 | 2021-03-18 | キオクシア株式会社 | 半導体装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090014856A1 (en) * | 2007-07-10 | 2009-01-15 | International Business Machine Corporation | Microbump seal |
| JP2010161102A (ja) * | 2009-01-06 | 2010-07-22 | Elpida Memory Inc | 半導体装置 |
| JP2013008963A (ja) * | 2011-05-26 | 2013-01-10 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2014192171A (ja) * | 2013-03-26 | 2014-10-06 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| US20150048522A1 (en) * | 2013-08-14 | 2015-02-19 | Samsung Electronics Co., Ltd. | Semiconductor package |
| JP2015056563A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US20150130072A1 (en) * | 2013-11-14 | 2015-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacking of multiple dies for forming three dimensional integrated circuit (3dic) structure |
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|---|---|---|---|---|
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090014856A1 (en) * | 2007-07-10 | 2009-01-15 | International Business Machine Corporation | Microbump seal |
| JP2010161102A (ja) * | 2009-01-06 | 2010-07-22 | Elpida Memory Inc | 半導体装置 |
| JP2013008963A (ja) * | 2011-05-26 | 2013-01-10 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2014192171A (ja) * | 2013-03-26 | 2014-10-06 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| US20150048522A1 (en) * | 2013-08-14 | 2015-02-19 | Samsung Electronics Co., Ltd. | Semiconductor package |
| JP2015056563A (ja) * | 2013-09-12 | 2015-03-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US20150130072A1 (en) * | 2013-11-14 | 2015-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacking of multiple dies for forming three dimensional integrated circuit (3dic) structure |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018055814A1 (ja) * | 2016-09-23 | 2018-03-29 | 東芝メモリ株式会社 | メモリデバイス |
| JPWO2018055814A1 (ja) * | 2016-09-23 | 2019-04-25 | 東芝メモリ株式会社 | メモリデバイス |
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| US10811393B2 (en) | 2016-09-23 | 2020-10-20 | Toshiba Memory Corporation | Memory device |
| US11270981B2 (en) | 2016-09-23 | 2022-03-08 | Kioxia Corporation | Memory device |
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