TW201644033A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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Abstract

本發明之實施形態提供一種可減少半導體晶片之積層構造安裝時對半導體晶片造成損傷之半導體裝置及半導體裝置之製造方法。 實施形態之半導體裝置係藉由積層半導體晶片P1~P8而構成晶片積層體TA1，間隔件8配置於與焊墊電極10之至少一部分重合之位置，將密封樹脂12一體地填充間隔SP1、SP2，且一體地密封晶片積層體TA1。

Description

半導體裝置及半導體裝置之製造方法 [相關申請]
本案享有以日本專利申請2015-111082號(申請日：2015年6月1日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置及半導體裝置之製造方法。
為了實現半導體裝置之節省空間化、高性能化及大容量化而有將半導體晶片積層之情形。為了實現所積層之半導體晶片之電性連接而有使用被稱為TSV(Through Silicon Via)之貫通電極之情形。
本發明之一實施形態提供一種可減少半導體晶片之積層構造之安裝時之半導體晶片之損傷的半導體裝置及半導體裝置之製造方法。
根據本發明之一實施形態之半導體裝置，具備經積層之N(N為2以上之整數)個半導體晶片、間隔件、及焊墊電極。間隔件係於上述半導體晶片間沿積層方向確保第1間隔。焊墊電極係設於第N層之半導體晶片之一面。於與上述焊墊電極之至少一部分重合之位置配置有有上述間隔件。
1‧‧‧支持板
2‧‧‧接著層
3‧‧‧介面(IF)晶片
4‧‧‧側壁絕緣膜
5‧‧‧貫通電極
6A~6D‧‧‧電極
7A~7D‧‧‧電極
8‧‧‧間隔件
9C、9D‧‧‧配線
10‧‧‧焊墊電極
11、26‧‧‧突出電極
12‧‧‧密封樹脂
21‧‧‧安裝基板
22A、24A‧‧‧焊盤電極
22B、24B‧‧‧印刷配線
23、25‧‧‧阻焊劑
MA1、MA2‧‧‧單元區域
P1~P8‧‧‧半導體晶片
SP1、SP2‧‧‧間隔
TA1、TA2、TA3‧‧‧晶片積層體
圖1(a)係表示第1實施形態之半導體裝置之概略構成之俯視圖， 圖1(b)係表示第1實施形態之半導體裝置之概略構成之剖視圖。
圖2係表示第1實施形態之半導體裝置之製造方法之剖視圖。
圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之製造方法之剖視圖。
圖4係表示第2實施形態之半導體裝置之概略構成之俯視圖。
圖5(a)係表示第3實施形態之半導體裝置之概略構成之俯視圖，圖5(b)係表示第3實施形態之半導體裝置之概略構成之剖視圖。
圖6(a)係表示第4實施形態之半導體裝置之概略構成之俯視圖，圖6(b)係表示第4實施形態之半導體裝置之概略構成之剖視圖。
以下參照隨附圖式來詳細地說明實施形態之半導體裝置。再者，該等實施形態並非限定本發明者。
(第1實施形態)
圖1(a)係表示第1實施形態之半導體裝置之概略構成之俯視圖，圖1(b)係表示第1實施形態之半導體裝置之概略構成之剖視圖。再者，於以下之實施形態中，係示例半導體晶片積層8層之構成，但亦可為半導體晶片積層N(N為2以上之整數)層之構成。又，於以下之實施形態中，作為半導體裝置係示例NAND快閃記憶體，但半導體裝置既可為DRAM(Dynamic Random Access Memory)、FRAM(Ferroelectric Random Access Memory)(註冊商標)、MRAM(Magnetoresistive Random Access Memory)、PCRAM(Phase Change Random Access Memory)等，亦可為邏輯電路或處理器等。
於圖1(a)及圖1(b)中，藉由積層半導體晶片P1~P8而構成晶片積層體TA1。此時，各半導體晶片P1~P8之厚度可設定為40μm以下。處理晶片積層體TA1時為了防止晶片積層體TA1被破壞，可將晶片積層體TA1介隔接著層2而固定於支持板1。支持板1例如可使用引線框 架等金屬板。支持板1之材料可為Cu，亦可為42合金(Fe-Ni系合金)。接著層2可使用絕緣性樹脂，亦可使用晶片貼裝膜。
於各半導體晶片P1~P8設有單元區域MA1、MA2。於各單元區域MA1、MA2可呈陣列狀設置NAND單元、或者設置感測放大器或解碼器等周邊電路。此時，於各單元區域MA1、MA2可以維持單元圖案之配置之規則性之方式配置NAND單元。
於各半導體晶片P2~P8設有貫通電極5。此時，於半導體晶片P1可不設置貫通電極5。各貫通電極5係藉由側壁絕緣膜4而與半導體晶片P2~P8絕緣。貫通電極5之材料可使用Cu、Ni或Al等。於貫通電極5與側壁絕緣膜4之間亦可存在TiN等障壁金屬膜。於各半導體晶片P2~P8，貫通電極5可配置於不擾亂各單元區域MA1、MA2之單元圖案之配置之規則性的位置。因此，貫通電極5設於各單元區域MA1、MA2內並不佳，較佳為設於各單元區域MA1、MA2之周圍。此處，藉由維持各單元區域MA1、MA2之單元圖案之配置之規則性，可提昇曝光時之解像度，從而可提高NAND單元之積體度。又，為了防止因各半導體晶片P1~P8之翹曲導致之各半導體晶片P1~P8間之貫通電極5之連接不良，貫通電極5亦可設於各單元區域MA1、MA2間。
於半導體晶片P1之一面設有電極6A。於各半導體晶片P2~P7之一面設有電極6B，於半導體晶片P8之一面設有電極6C、6D。又，於半導體晶片P8之一面設有配線9C、9D。配線9D可配置於通過配線9D之信號不干擾通過貫通電極5之信號之位置。於各半導體晶片P2~P8之另一面設有電極7B。
於各半導體晶片P2~P7中，電極6B係電性連接於貫通電極5之一面。於半導體晶片P8，配線9C係電性連接於貫通電極5之一面，電極6C係電性連接於配線9C。又，於半導體晶片P8，電極6D係電性連接於配線9D。於配線9D之端部設有焊墊電極10。於各半導體晶片P2~ P8，電極7B係電性連接於貫通電極5之另一面。半導體晶片P1之電極6A係電性連接於半導體晶片P2之電極7B。於半導體晶片P2~P8間，在積層方向相鄰之半導體晶片P2~P8之電極6B與電極7B連接。於半導體晶片P8之一面設有介面(IF)晶片3。再者，介面晶片3可與各半導體晶片P1~P8進行資料通信。介面晶片將自外部輸入之資料發送至各半導體晶片P1~P8，且將自各半導體晶片P1~P8發送之資料輸出至外部。此時，介面晶片3可經由貫通電極5向各半導體晶片P1~P8發送寫入資料或命令或位址，或者自各半導體晶片P1~P8接收讀出資料。亦可代替介面晶片3，而設置進行各半導體晶片P1~P8之讀寫控制之控制器晶片。於介面晶片3設有電極7C、7D。半導體晶片P8之電極6C、6D分別連接於介面晶片3之電極7C、7D。再者，為了確保半導體晶片P1~P8間之間隔SP1，電極6A、6B或電極7B可使用焊料球等突出電極。此時，電極6A、6B及電極7B之兩方可均為突出電極，亦可為突出電極與平面電極之組合。電極6A、6B及電極7B之材料可為Au、Cu、Ni、Sn、Pg、Ag等之單層膜，亦可為積層膜。於電極6A、6B及電極7B之材料使用焊料材之情形時，例如可使用Sn-Cu合金、Sn-Ag合金等。配線9C、9D之材料可使用例如Cu等。焊墊電極10之材料可使用例如形成於Cu上之Ni或Ni/Pd構造等。亦可於焊墊電極10之Ni或Ni/Pd構造之表面設置Au被膜。亦可對焊墊電極10之Ni或Ni/Pd構造之表面實施Sn鍍敷。
於半導體晶片P1~P8間設有在其等之積層方向確保間隔SP1之間隔件8。間隔SP1可設定於10~20μm左右之範圍內。為了不妨礙向間隔SP1之密封樹脂12之填充性，間隔件8間之間隔較佳設定為半導體晶片P1~P8之間隔SP1以上。間隔件8之材料可使用於未達電極6A、6B、6C、6D與電極7B、7C、7D之接合溫度之溫度下能接著之絕緣性樹脂。例如，於將電極6A、6B、6C、6D與電極7B、7C、7D焊接之 情形時，可使用於低於焊料之回焊溫度之溫度下能接著之絕緣性樹脂。例如，間隔件8之材料可使用環氧樹脂、聚醯亞胺樹脂、丙烯酸系樹脂、酚樹脂或苯并環丁烯樹脂等。此處，間隔件8可加強貫通電極5對間隔SP1之維持。此時，間隔件8可配置於單元區域MA1、MA2上。藉此，於以避開各單元區域MA1、MA2內之方式配置貫通電極5之情形時，亦可穩定地維持半導體晶片P1~P8間之間隔SP1。又，間隔件8可配置於與焊墊電極10之至少一部分重合之位置。藉此，於對焊墊電極10施加有荷重之情形時，亦可藉由間隔件8維持半導體晶片P1~P8間之間隔SP1。因此，可減少將晶片積層體TA1覆晶安裝時對半導體晶片P1~P8造成之損傷，從而可防止半導體晶片P1~P8之破壞。
晶片積層體TA1係以被突出電極11支持之狀態而覆晶安裝於安裝基板21上。此時，於晶片積層體TA1與安裝基板21之間設有間隔SP2。該間隔SP2可設定為50μm左右。介面晶片3可配置於間隔SP2。於安裝基板21之另一面設有焊盤電極22A及印刷配線22B，於安裝基板21之另一面設有焊盤電極24A及印刷配線24B。焊盤電極22A之周圍及印刷配線22B係被阻焊劑23覆蓋。焊盤電極24A之周圍及印刷配線24B係被阻焊劑25覆蓋。突出電極11係接合於焊墊電極10及焊盤電極22A。突出電極26係接合於焊盤電極24A。突出電極11、26之材料可為Au、Cu、Ni、Sn、Pg、Ag等之單層膜，亦可為積層膜。作為突出電極11、26之材料使用焊料材之情形時，例如可使用Sn-Cu合金、Sn-Ag合金等。焊盤電極22A、24A及印刷配線22B、24B之材料可使用Cu等。亦可於焊盤電極22A、24A中於自阻焊劑23、25露出之部分形成Au被膜。安裝基板21之基材可使用例如BT(Bismaleimide Triazine，雙馬來醯亞胺三嗪)樹脂等。
於安裝基板21上設有密封樹脂12。密封樹脂12可填充於間隔 SP1、SP2且將晶片積層體TA1密封。此時，密封樹脂12可於安裝基板21上完全覆蓋半導體晶片P1~P8與介面晶片3。該密封樹脂12可使用模塑樹脂。此時，密封樹脂12亦可作為底部填充樹脂發揮作用。該密封樹脂12可使用混入有氧化矽作為填料之環氧樹脂。此時，填料之平均粒徑可設定於0.5~3μm之範圍內。填料之含量可設定於60~75wt%之範圍內。
此處，藉由密封樹脂12將半導體晶片P1~P8與介面晶片3密封，且於間隔SP1、SP2填充密封樹脂12，藉此無須於晶片積層體TA1之模塑步驟外另行設置底部填充樹脂之填充步驟，可減少半導體晶片P1~P8之安裝時之步驟數。
圖2、圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之製造方法之剖視圖。再者，於該製造方法中，係示例將電極6A、6B、6C、6D與電極7B、7C、7D焊接之情形。
於圖2中，以半導體晶片P1之另一面與支持板1對向之方式，介隔接著層2將半導體晶片P1固定於支持板1。另一方面，於各半導體晶片P2~P8形成有貫通電極5。且，於各半導體晶片P2~P8之另一面形成間隔件8。然後，於未達回焊溫度之條件下，將各半導體晶片P2~P8介隔間隔件8而依序固定於其下層之半導體晶片P1~P7，並將介面晶片3配置於半導體晶片P8上。此時，可將溫度固定地保持為110℃左右。
其次，如圖3(a)所示，藉由將半導體晶片P1~P8與介面晶片3加熱至回焊溫度以上(例如240℃)，而分別將半導體晶片P1之電極6A接合於半導體晶片P2之電極7B，將半導體晶片P2~P7之電極6B接合於半導體晶片P3~P8之電極7B，且將半導體晶片P8之電極6C、6D分別接合於介面晶片3之電極7C、7D。
其次，如圖3(b)所示，晶片積層體TA1經由突出電極11而覆晶安 裝於安裝基板21上。此時，由於晶片積層體TA1係由支持板1支持，故而可不破壞晶片積層體TA1地處理晶片積層體TA1。又，於與焊墊電極10之至少一部分重合之位置配置有間隔件8，故而即便於介隔突出電極11而對半導體晶片P1~P8施加有荷重之情形時，亦可防止間隔SP1被擠壓，從而可保護半導體晶片P1~P8。
其次，將安裝於安裝基板21上之晶片積層體TA1配置於模具內。且，藉由將晶片積層體TA1進行模塑成形，而利用密封樹脂12將半導體晶片P1~P8與介面晶片3密封。於該晶片積層體TA1之模塑成形時可將密封樹脂12填充至間隔SP1、SP2。
此處，介隔間隔件8將各半導體晶片P2~P8固定於其下層之半導體晶片P1~P7，藉此各半導體晶片P2~P8無須每積層1層便進行一次回焊。因此，各半導體晶片P2~P8無須每積層1層便重複一次溫度升降，從而可提高產能，且可減少對貫通電極5等施加之熱應力。
(第2實施形態)
圖4係表示第2實施形態之半導體裝置之概略構成之俯視圖。
於圖4之構成中，代替圖1(a)之間隔件8而設置間隔件8A、8B。間隔件8A、8B可配置於與焊墊電極10之至少一部分重合之位置。此時，可將1個焊墊電極10以重合於複數個間隔件8A、8B之方式配置。藉此，即便於對焊墊電極10施加有荷重之情形時，亦可藉由間隔件8A、8B維持半導體晶片P1~P8間之間隔SP1。
(第3實施形態)
圖5(a)係表示第3實施形態之半導體裝置之概略構成之俯視圖，圖5(b)係表示第3實施形態之半導體裝置之概略構成之剖視圖。
於圖5(a)及圖5(b)之構成中，代替晶片積層體TA1而設置晶片積層體TA2。於晶片積層體TA2，代替半導體晶片P1而設置半導體晶片P1'。半導體晶片P1'之厚度可厚於半導體晶片P2~P8之厚度。此時， 半導體晶片P1'之厚度可設定為能夠穩定地支持晶片積層體TA2。例如，可將半導體晶片P1'之厚度設定為100μm以上。半導體晶片P1'可不設置貫通電極5。於半導體晶片P1'設有單元區域MA1'、MA2'。單元區域MA1'、MA2'可與單元區域MA1、MA2同樣地構成。
此處，藉由半導體晶片P1'支持晶片積層體TA2，可將支持板1及接著層2除去，從而可簡化構成。
(第4實施形態)
圖6(a)係表示第4實施形態之半導體裝置之概略構成之俯視圖，圖6(b)係表示第4實施形態之半導體裝置之概略構成之剖視圖。
於圖6(a)及圖6(b)之構成中，代替晶片積層體TA1而設置晶片積層體TA3。於晶片積層體TA3中，代替間隔件8而設置間隔件8'。間隔件8'可構成為膜狀。例如，單元區域MA1、MA2分別可藉由1片間隔件8'覆蓋。此時，間隔件8'之一部分可配置於與焊墊電極10重合之位置。藉此，即便於對焊墊電極10施加有荷重之情形時，亦可藉由間隔件8'維持半導體晶片P1~P8間之間隔SP1。
雖已對本發明之若干實施形態進行說明，但該等實施形態係作為示例而提示者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
1‧‧‧支持板
2‧‧‧接著層
3‧‧‧介面(IF)晶片
4‧‧‧側壁絕緣膜
5‧‧‧貫通電極
6A~6D‧‧‧電極
7A~7D‧‧‧電極
8‧‧‧間隔件
9C、9D‧‧‧配線
10‧‧‧焊墊電極
11‧‧‧突出電極
12‧‧‧密封樹脂
21‧‧‧安裝基板
22A、24A‧‧‧焊盤電極
22B、24B‧‧‧印刷配線
23、25‧‧‧阻焊劑
MA1、MA2‧‧‧單元區域
P1~P8‧‧‧半導體晶片
SP1、SP2‧‧‧間隔
TA1‧‧‧晶片積層體

Claims (5)

  1. 一種半導體裝置，其具備：經積層之N(N為2以上之整數)個半導體晶片；間隔件，其於上述半導體晶片間沿積層方向確保第1間隔；及焊墊電極，其設於第N層之半導體晶片之一面；且於與上述焊墊電極之至少一部分重合之位置配置有上述間隔件。
  2. 如請求項1之半導體裝置，其中第2層至第N層之各半導體晶片具備貫通上述各半導體晶片之貫通電極。
  3. 如請求項2之半導體裝置，其具備：基板，其以與上述焊墊電極對向之方式設有上述N層之半導體晶片；突出電極，其於上述第N層之半導體晶片與上述基板之間確保第2間隔，且將上述焊墊電極與上述基板電性連接；及密封樹脂，其填充上述第1間隔及上述第2間隔，且密封上述N層之半導體晶片。
  4. 如請求項3之半導體裝置，其中上述半導體晶片係半導體記憶體，且該半導體裝置更具有IF晶片，該IF晶片係將自上述半導體記憶體輸出之資料發送至外部，將自外部輸入之資料發送至上述半導體記憶體，且於上述基板與上述第N層之半導體晶片之間薄於上述第2間隔。
  5. 一種半導體裝置之製造方法，其係介隔於半導體晶片間沿積層方向確保第1間隔之間隔件而將上述半導體晶片積層N(N為2以上之整數)個， 介隔於第N層之半導體晶片與安裝基板之間確保第2間隔之突出電極而將上述N層之半導體晶片安裝於上述安裝基板上，將密封樹脂填充於上述第1間隔及上述第2間隔，且藉由上述密封樹脂密封上述N層之半導體晶片。
TW104142826A 2015-06-01 2015-12-18 Semiconductor device and method of manufacturing the same TWI642162B (zh)

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