TWI720728B - 薄膜覆晶封裝結構和其製作方法 - Google Patents

薄膜覆晶封裝結構和其製作方法 Download PDF

Info

Publication number
TWI720728B
TWI720728B TW108145468A TW108145468A TWI720728B TW I720728 B TWI720728 B TW I720728B TW 108145468 A TW108145468 A TW 108145468A TW 108145468 A TW108145468 A TW 108145468A TW I720728 B TWI720728 B TW I720728B
Authority
TW
Taiwan
Prior art keywords
chip
bumps
pins
metal layer
electroless
Prior art date
Application number
TW108145468A
Other languages
English (en)
Other versions
TW202123393A (zh
Inventor
李岳陽
盧東寶
王恆生
呂良田
Original Assignee
南茂科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南茂科技股份有限公司 filed Critical 南茂科技股份有限公司
Priority to TW108145468A priority Critical patent/TWI720728B/zh
Priority to CN202010117344.6A priority patent/CN112992843B/zh
Application granted granted Critical
Publication of TWI720728B publication Critical patent/TWI720728B/zh
Publication of TW202123393A publication Critical patent/TW202123393A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8192—Applying permanent coating, e.g. protective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

一種薄膜覆晶封裝結構，包括一可撓性線路基板、一晶片、多個凸塊、一鈍化金屬層與一封裝膠體。可撓性線路基板包括一可撓性基材、多個引腳與一防銲層。引腳配置於可撓性基材上且自晶片設置區內向外延伸並相鄰排列。每一引腳包括位於晶片設置區內的一內引腳。防銲層暴露出晶片設置區及內引腳。晶片透過凸塊與內引腳對應接合而與可撓性線路基板電性連接。鈍化金屬層覆蓋內引腳以及凸塊的裸露表面。封裝膠體覆蓋鈍化金屬層、內引腳以及凸塊。

Description

薄膜覆晶封裝結構和其製作方法
本發明是有關於一種封裝結構和其製作方法，且特別是有關於一種薄膜覆晶封裝結構和其製作方法。
薄膜覆晶(Chip on Film, COF)封裝結構為常見驅動晶片的封裝型態。請參考圖4，一般來說，可撓性線路基板210上的銅引腳214的鍍錫層在熱壓接合時會與晶片220上的金凸塊230產生共晶現象而形成金錫共晶合金層240。然而，晶片220和可撓性線路基板210在材料製做過程中或封裝製程中極易發生例如水溶性鹵素離子等汙染物殘留於表面的情況。在濕氣及溫度的影響下，因熱膨脹係數不匹配和汙染物的因素，封裝膠體250與晶片220和/或可撓性線路基板210之間可能出現分層（delamination）D的現象。水溶性鹵素離子於分層間游離並與銅引腳214和/或金凸塊230產生電化學反應，使得銅離子和/或金離子解離。在電場的帶動下，銅離子和/或金離子產生遷移（migration）與擴散（diffusion）的現象，若持續遷移至相鄰銅引腳214和/或金凸塊230，則可能導致電性短路及功能異常的問題，進而使得整體封裝結構功能失效。此外，銅引腳214的銅流失A和/或金凸塊230的金流失B，也可能造成導體阻值上升等電性異常問題。因此，如何提升薄膜覆晶封裝結構的可靠度，已成為本領域一重要課題。
本發明提供一種薄膜覆晶封裝結構，可阻絕金屬遷移與擴散現象，具有較佳地結構可靠度。
本發明還提供一種薄膜覆晶封裝結構的製作方法，用以製作上述薄膜覆晶封裝結構。
本發明的薄膜覆晶封裝結構，包括一可撓性線路基板、一晶片、多個凸塊、一鈍化金屬層與一封裝膠體。可撓性線路基板包括一可撓性基材、多個引腳與一防銲層。可撓性基材具有一晶片設置區。引腳配置於可撓性基材上且自晶片設置區內向外延伸並相鄰排列。每一引腳包括位於晶片設置區內的一內引腳。防銲層配置於可撓性基材上且局部覆蓋引腳，其中防銲層暴露出晶片設置區及內引腳。晶片配置於可撓性線路基板上且具有一主動表面。凸塊設置於晶片的主動表面上，其中晶片透過凸塊與內引腳對應接合而與可撓性線路基板電性連接。鈍化金屬層覆蓋內引腳以及凸塊的裸露表面。封裝膠體至少填充於晶片與可撓性線路基板之間，且覆蓋鈍化金屬層、內引腳以及凸塊。
在本發明的一實施例中，上述的鈍化金屬層的材質包括浸鍍錫（Immersion Tin；ImSn）、浸鍍銀（Immersion Silver；ImAg）、浸鍍金（Immersion Gold；ImAu）、化鎳浸金（Electroless Nickel Immersion Gold；ENIG）、化鎳鈀浸金（Electroless Nickel Electroless Palladium Immersion Gold；ENEPIG）、無電鍍鎳（Electroless Nickel）、無電鍍鈷（Electroless Cobalt）、無電鍍鎳鈀（Electroless Nickel Electroless Palladium；ENEP）、無電鍍銅（Electroless Copper）、無電鍍金（Electroless Gold）或上述材料的組合。
在本發明的一實施例中，上述的每一引腳的內引腳具有一上表面、相對的二個側表面與一端部側表面。每一凸塊具有一頂面、相對的二個第一側壁與相對的二個第二側壁。
在本發明的一實施例中，上述的每一內引腳局部嵌入對應接合的凸塊。內引腳以及凸塊的裸露表面包括每一內引腳的上表面的局部、相對的二個側表面的局部與端部側表面以及每一凸塊的頂面的局部、相對的二個第一側壁與相對的二個第二側壁。
在本發明的一實施例中，上述的薄膜覆晶封裝結構，其中鈍化金屬層的厚度介於0.1微米至0.3微米之間。
本發明的一種薄膜覆晶封裝結構的製作方法，其包括以下步驟。提供一晶片與一可撓性線路基板。晶片的一主動表面上設置有多個凸塊。可撓性線路基板包括一可撓性基材、多個引腳與一防銲層。可撓性基材具有一晶片設置區。引腳配置於可撓性基材上且自晶片設置區內向外延伸並相鄰排列。每一引腳包括位於晶片設置區內的一內引腳。防銲層配置於可撓性基材上且局部覆蓋引腳，其中防銲層暴露出晶片設置區及內引腳。進行一接合程序，以使晶片透過凸塊與內引腳對應接合而與可撓性線路基板電性連接。進行一表面處理程序，以形成一鈍化金屬層，覆蓋內引腳以及凸塊的裸露表面。進行一點膠程序，以填充一封裝膠體於晶片與可撓性線路基板之間，其中封裝膠體覆蓋鈍化金屬層、內引腳以及凸塊。
在本發明的一實施例中，上述的薄膜覆晶封裝結構的製作方法，其中接合程序包括一熱壓接合程序、一超音波接合程序或一熱音波接合程序。
在本發明的一實施例中，上述的表面處理程序包括一無電電鍍程序或一浸泡反應程序。
在本發明的一實施例中，上述的鈍化金屬層的材質包括浸鍍錫、浸鍍銀、浸鍍金、化鎳浸金、化鎳鈀浸金、無電鍍鎳、無電鍍鈷、無電鍍鎳鈀、無電鍍銅、無電鍍金或上述材料的組合 。
在本發明的一實施例中，上述的每一引腳的內引腳具有一上表面、相對的二個側表面與一端部側表面。每一凸塊具有一頂面、相對的二個第一側壁與相對的二個第二側壁。
在本發明的一實施例中，上述的每一內引腳局部嵌入對應接合的凸塊。內引腳以及凸塊的裸露表面包括每一內引腳的上表面的局部、相對的二個側表面的局部與端部側表面以及每一凸塊的頂面的局部、相對的二個第一側壁與相對的二個第二側壁。
在本發明的一實施例中，上述的鈍化金屬層的厚度介於0.1微米至0.3微米之間。
基於上述，在本發明的薄膜覆晶封裝結構的設計中，鈍化金屬層覆蓋內引腳以及凸塊的裸露表面，藉此可阻絕金屬遷移與擴散現象，以使得薄膜覆晶封裝結構可具有較佳地結構可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1E是依照本發明的一實施例的一種薄膜覆晶封裝結構的製作方法的剖面示意圖。圖2是圖1C的封裝結構在省略可撓性基材下的局部立體放大示意圖。圖3A至圖3B分別為圖1A與圖1E於另一剖面視角的放大剖面示意圖。為了方便說明起見，圖3A與圖3B省略繪示部分構件，如壓合頭、封裝膠體及反應溶液等。
關於本實施例的一種薄膜覆晶封裝結構的製作方法，首先，請同時參考圖1A和圖3A，提供一晶片120與一可撓性線路基板110，其中晶片120以壓合頭10吸附，而可撓性線路基板110配置於壓合台20上。詳細來說，本實施例的晶片120具有一主動表面122，其中主動表面122上設置有多個凸塊130。可撓性線路基板110包括一可撓性基材112、多個引腳114以及一防銲層116。可撓性基材112具有一晶片設置區113，而引腳114配置於可撓性基材112上且自晶片設置區113內向外延伸並相鄰排列。每一引腳114包括位於晶片設置區113內的一內引腳115。防銲層116配置於可撓性基材112上且局部覆蓋引腳114，其中防銲層116暴露出晶片設置區113以及內引腳115。
此處，凸塊130的材質如是金，但不以此為限。可撓性基材112例如是聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚醯亞胺（Polyimide, PI）、聚醚（polyethersulfone, PES）、碳酸脂（polycarbonate, PC）或其他適合的可撓性材料。引腳114例如是由第一金屬層114a與第二金屬層114b所構成，其中第一金屬層114a例如是銅，而第二金屬層114b例如是鍍錫層，但不以此為限。
接著，請參考圖1B，進行一接合程序，以使晶片120透過凸塊130與內引腳115對應接合而與可撓性線路基板110電性連接。此處，接合程序例如是一熱壓接合程序、一超音波接合程序或一熱音波接合程序，本發明不以此為限。
進一步來說，請同時參考圖1B、圖2以及圖3B，在本實施例中，每一引腳114的內引腳115具有一上表面115a、相對的兩個側表面115b與一端部側表面115c。每一凸塊130具有一頂面132、相對的兩個第一側壁134與相對的兩個第二側壁136。當進行接合程序時，壓合頭10帶動晶片120向下壓合至可撓性線路基板110上，而使內引腳115局部嵌入對應接合的凸塊130內。在本實施例中，接合程序例如是以熱壓接合方式進行。於熱壓接合過程中，內引腳115的第二金屬層114b與凸塊130產生共晶層，使得內引腳115與凸塊130緊密接合。舉例而言，凸塊130的材質為金，第二金屬層114b的材質為錫，經熱壓接合後，內引腳115與凸塊130之間形成金錫共晶合金層。在內引腳115與凸塊130對應接合之後，內引腳115與凸塊130分別具有裸露表面包括內引腳115的上表面115a的局部、相對的二個側表面115b的局部與端部側表面115c以及凸塊130的頂面132的局部、相對的二個第一側壁134與相對的二個第二側壁136。簡言之，內引腳115與凸塊130的裸露表面指的是兩者在對應接合之後的結構中未被遮蔽而會與空氣接觸的表面。
之後，請參考圖1C、圖1D、圖2以及圖3B，進行一表面處理程序，以形成一鈍化金屬層140，其中鈍化金屬層140覆蓋內引腳115的裸露表面以及凸塊130的裸露表面。詳細來說，進行表面處理程序時，已接合在一起的晶片120以及可撓性線路基板110會放置在反應溶液30內一段時間，透過浸泡反應程序而形成鈍化金屬層140，但不以此為限。此時，鈍化金屬層140覆蓋內引腳115的上表面115a的局部、相對的二個側表面115b的局部與端部側表面115c以及覆蓋凸塊130的頂面132的局部、相對的二個第一側壁134與相對的二個第二側壁136。
此處，鈍化金屬層140的厚度例如是介於0.1微米至0.3微米之間。表面處理程序除了例如是浸泡反應程序之外，還可以例如是一無電電鍍程序，但不以此為限。鈍化金屬層140的材質例如是浸鍍錫(Immersion Tin；ImSn)、浸鍍銀(Immersion Silver；ImAg)、浸鍍金(Immersion Gold；ImAu)、化鎳浸金(Electroless Nickel Immersion Gold；ENIG)、化鎳鈀浸金(Electroless Nickel Electroless Palladium Immersion Gold；ENEPIG)、無電鍍鎳(Electroless Nickel)、無電鍍鈷(Electroless Cobalt)、無電鍍鎳鈀(Electroless Nickel Electroless Palladium；ENEP)、無電鍍銅(Electroless Copper)、無電鍍金(Electroless Gold)或上述材料之組合，但不以此為限。
最後，請參考圖1E，進行一點膠程序，以填充一封裝膠體150於晶片120與可撓性線路基板110之間，其中封裝膠體150覆蓋鈍化金屬層140、內引腳115以及凸塊130。至此，已完成薄膜覆晶封裝結構100的製作。
在結構上，請再參考圖1E，在本實施例中，薄膜覆晶封裝結構100包括可撓性線路基板110、晶片120、凸塊130、鈍化金屬層140與封裝膠體150。可撓性線路基板110包括可撓性基材112、多個引腳114與防銲層116。可撓性基材112具有晶片設置區113。引腳114配置於可撓性基材112上且自晶片設置區113內向外延伸並相鄰排列。每一引腳114包括位於晶片設置區113內的內引腳115。防銲層116配置於可撓性基材112上且局部覆蓋引腳114，其中防銲層116暴露出晶片設置區113及內引腳115。晶片120配置於可撓性線路基板110上，而凸塊130設置於晶片130的主動表面122（請參考圖1A）上，其中晶片120透過凸塊130與內引腳115對應接合而與可撓性線路基板110電性連接。鈍化金屬層140覆蓋內引腳115的裸露表面以及凸塊130的裸露表面。封裝膠體150至少填充於晶片120與可撓性線路基板110之間，且覆蓋鈍化金屬層140、內引腳115以及凸塊130。
簡言之，本實施例的薄膜覆晶封裝結構100的製作方法中，於進行點膠程序之前，先進行表面處理程序，以形成保護內引腳115的的裸露表面以及凸塊130的裸露表面的鈍化金屬層140。藉由鈍化金屬層140的設置，可避免內引腳115的金屬離子(例如：銅離子)與/或凸塊130的金屬離子(例如：金離子)產生遷移與擴散的現象。如此一來，本實施例的薄膜覆晶封裝結構100可具有較佳地結構可靠度。
綜上所述，在本發明的薄膜覆晶封裝結構的設計中，鈍化金屬層覆蓋內引腳以及凸塊的裸露表面，藉此可阻絕金屬遷移與擴散現象，有效地避免金屬離子遷移接觸到相鄰的凸塊或引腳而導致電性短路及功能異常的問題。此外，也可避免引腳或凸塊因金屬流失而導致導體阻值上升等電性異常的問題。換言之，本發明的薄膜覆晶封裝結構透過鈍化金屬層的設置，可具有較佳地結構可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:壓合頭 20:壓合台 30:反應溶液 100:薄膜覆晶封裝結構 110、210:可撓性線路基板 112:可撓性基材 113:晶片設置區 114:引腳 115:內引腳 114a:第一金屬層 114b:第二金屬層 115a:上表面 115b:側表面 115c:端部側表面 116:防銲層 120、220:晶片 122:主動表面 130:凸塊 132:頂面 134:第一側壁 136:第二側壁 140:鈍化金屬層 150、250:封裝膠體 214:銅引腳 230:金凸塊 240:金錫共晶合金層 A:銅流失 B:金流失 D:分層
圖1A至圖1E是依照本發明的一實施例的一種薄膜覆晶封裝結構的製作方法的剖面示意圖。 圖2是圖1C的封裝結構在省略可撓性線路基板下的局部立體放大示意圖。 圖3A至圖3B分別為圖1A與圖1E於另一剖面視角的放大剖面示意圖。 圖4繪示為習知的一種薄膜覆晶封裝結構的剖面示意圖。
100:薄膜覆晶封裝結構
110:可撓性線路基板
112:可撓性基材
113:晶片設置區
114:引腳
115:內引腳
116:防銲層
120:晶片
130:凸塊
140:鈍化金屬層
150:封裝膠體

Claims (8)

  1. 一種薄膜覆晶封裝結構，包括：一可撓性線路基板，包括一可撓性基材、多個引腳與一防銲層，該可撓性基材具有一晶片設置區，該些引腳配置於該可撓性基材上且自該晶片設置區內向外延伸並相鄰排列，各該引腳包括位於該晶片設置區內的一內引腳，該防銲層配置於該可撓性基材上且局部覆蓋該些引腳，其中該防銲層暴露出該晶片設置區及該些內引腳，其中各該引腳的該內引腳具有一上表面、相對的二個側表面與一端部側表面；一晶片，配置於該可撓性線路基板上，且具有一主動表面；多個凸塊，設置於該晶片的該主動表面上，其中該晶片透過該些凸塊與該些內引腳對應接合而與該可撓性線路基板電性連接，其中各該凸塊具有一頂面、相對的二個第一側壁與相對的二個第二側壁，各該內引腳局部嵌入對應接合的該凸塊，該些內引腳以及該些凸塊的裸露表面包括各該內引腳的該上表面的局部、該相對的二個側表面的局部與該端部側表面以及各該凸塊的該頂面的局部、該相對的二個第一側壁與該相對的二個第二側壁；一鈍化金屬層，覆蓋該些內引腳以及該些凸塊的裸露表面；以及一封裝膠體，至少填充於該晶片與該可撓性線路基板之間，且覆蓋該鈍化金屬層、該些內引腳以及該些凸塊。
  2. 如申請專利範圍第1項所述的薄膜覆晶封裝結構，其中該鈍化金屬層的材質包括浸鍍錫、浸鍍銀、浸鍍金、化鎳浸金、化鎳鈀浸金、無電鍍鎳、無電鍍鈷、無電鍍鎳鈀、無電鍍銅、無電鍍金或上述材料的組合。
  3. 如申請專利範圍第1項所述的薄膜覆晶封裝結構，其中該鈍化金屬層的厚度介於0.1微米至0.3微米之間。
  4. 一種薄膜覆晶封裝結構的製作方法，包括：提供一晶片與一可撓性線路基板，該晶片的一主動表面上設置有多個凸塊，而該可撓性線路基板包括一可撓性基材、多個引腳與一防銲層，該可撓性基材具有一晶片設置區，該些引腳配置於該可撓性基材上且自該晶片設置區內向外延伸並相鄰排列，各該引腳包括位於該晶片設置區內的一內引腳，該防銲層配置於該可撓性基材上且局部覆蓋該些引腳，其中該防銲層暴露出該晶片設置區及該些內引腳，其中各該引腳的該內引腳具有一上表面、相對的二個側表面與一端部側表面，各該凸塊具有一頂面、相對的二個第一側壁與相對的二個第二側壁；進行一接合程序，以使該晶片透過該些凸塊與該些內引腳對應接合而與該可撓性線路基板電性連接，其中各該內引腳局部嵌入對應接合的該凸塊，該些內引腳以及該些凸塊的裸露表面包括各該內引腳的該上表面的局部、該相對的二個側表面的局部與該端部側表面以及各該凸塊的該頂面的局部、該相對的二個第一側壁與該相對的二個第二側壁； 進行一表面處理程序，以形成一鈍化金屬層，覆蓋該些內引腳以及該些凸塊的裸露表面；以及進行一點膠程序，以填充一封裝膠體於該晶片與該可撓性線路基板之間，其中該封裝膠體覆蓋該鈍化金屬層、該些內引腳以及該些凸塊。
  5. 如申請專利範圍第4項所述的薄膜覆晶封裝結構的製作方法，其中該接合程序包括一熱壓接合程序、一超音波接合程序或一熱音波接合程序。
  6. 如申請專利範圍第4項所述的薄膜覆晶封裝結構的製作方法，其中該表面處理程序包括一無電電鍍程序或一浸泡反應程序。
  7. 如申請專利範圍第4項所述的薄膜覆晶封裝結構的製作方法，其中該鈍化金屬層的材質包括浸鍍錫、浸鍍銀、浸鍍金、化鎳浸金、化鎳鈀浸金、無電鍍鎳、無電鍍鈷、無電鍍鎳鈀、無電鍍銅、無電鍍金或上述材料的組合。
  8. 如申請專利範圍第4項所述的薄膜覆晶封裝結構的製作方法，其中該鈍化金屬層的厚度介於0.1微米至0.3微米之間。
TW108145468A 2019-12-12 2019-12-12 薄膜覆晶封裝結構和其製作方法 TWI720728B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108145468A TWI720728B (zh) 2019-12-12 2019-12-12 薄膜覆晶封裝結構和其製作方法
CN202010117344.6A CN112992843B (zh) 2019-12-12 2020-02-25 薄膜覆晶封装结构和其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108145468A TWI720728B (zh) 2019-12-12 2019-12-12 薄膜覆晶封裝結構和其製作方法

Publications (2)

Publication Number Publication Date
TWI720728B true TWI720728B (zh) 2021-03-01
TW202123393A TW202123393A (zh) 2021-06-16

Family

ID=76035798

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108145468A TWI720728B (zh) 2019-12-12 2019-12-12 薄膜覆晶封裝結構和其製作方法

Country Status (2)

Country Link
CN (1) CN112992843B (zh)
TW (1) TWI720728B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200196A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp フレキシブル基板および半導体装置
US20040251546A1 (en) * 2003-06-12 2004-12-16 Si-Hoon Lee Package and method for bonding between gold lead and gold bump

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI296839B (en) * 2006-03-15 2008-05-11 Advanced Semiconductor Eng A package structure with enhancing layer and manufaturing the same
CN101290921A (zh) * 2007-04-17 2008-10-22 南茂科技股份有限公司 防止薄膜变形的薄膜覆晶封装基板
TWI567892B (zh) * 2015-05-13 2017-01-21 南茂科技股份有限公司 薄膜覆晶封裝結構及封裝模組
TWM563659U (zh) * 2018-01-26 2018-07-11 奕力科技股份有限公司 薄膜覆晶封裝結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200196A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp フレキシブル基板および半導体装置
US20040251546A1 (en) * 2003-06-12 2004-12-16 Si-Hoon Lee Package and method for bonding between gold lead and gold bump

Also Published As

Publication number Publication date
CN112992843A (zh) 2021-06-18
TW202123393A (zh) 2021-06-16
CN112992843B (zh) 2022-09-13

Similar Documents

Publication Publication Date Title
TWI315096B (en) Semiconductor package stack with through-via connection
JP5420505B2 (ja) 半導体装置の製造方法
TWI724744B (zh) 半導體裝置及半導體裝置之製造方法
KR20090039411A (ko) 솔더 볼과 칩 패드가 접합된 구조를 갖는 반도체 패키지,모듈, 시스템 및 그 제조방법
JP2014049476A (ja) 電子部品内蔵基板及び電子部品内蔵基板の製造方法
TWI587415B (zh) 半導體裝置之製造方法
JP2015149459A (ja) 半導体装置及びその製造方法
JP2000228417A (ja) 半導体装置、電子モジュール及び電子機器、並びに半導体装置の製造方法
TW200818453A (en) Semiconductor package on which a semiconductor device is stacked and production method thereof
JP6964477B2 (ja) 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
TWI688067B (zh) 半導體裝置及其製造方法
JP5547703B2 (ja) 半導体装置の製造方法
JP2000164761A (ja) 半導体装置および製造方法
TWI720728B (zh) 薄膜覆晶封裝結構和其製作方法
JP3847602B2 (ja) 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法
TWI658544B (zh) 半導體裝置及半導體裝置之製造方法
JP2002289735A (ja) 半導体装置
TWI483320B (zh) 半導體封裝結構及其製作方法
JP5171720B2 (ja) 半導体装置
TWI393224B (zh) 覆晶封裝及其製造方法
TWI395319B (zh) 避免封裝堆疊接點斷裂之半導體組合構造
JP4619104B2 (ja) 半導体装置
JPH11204565A (ja) 半導体装置
JP2003017624A (ja) 半導体装置
TWI362727B (en) Window bga package and method for fabricating the same