JP5912616B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置、及びその製造方法に関する。
より詳細には、本発明は複数の半導体チップを複数垂直に積層した構造を有するマルチチップパッケージタイプの半導体装置およびその製造方法に関する。
近年の電子機器の高機能化および軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできており、これらの電子機器に使用される半導体装置、従来にも増して小型化が進んできている。
ＬＳＩユニットやＩＣモジュールのような半導体装置を製造する方法としては、図１０に示すように、まず、支持基板４３上に、電気特性試験で良品と判定された複数個の半導体素子２をその回路面を同じ方向に向け、かつ各半導体素子の電極パッド（図示せず）が他の半導体素子によって隠蔽されることなく露出するように積層した後、ワイヤーボンディング４６にて半導体素子の電極パッドと支持基板４３と電気的接続を行った後、封止樹脂５５によって樹脂封止し、外部接続端子であるはんだボール５６を形成したのち、半導体装置を１個ごとに切断して完成させるＳｔａｃｋｅｄ ＭＣＰ(Multi Chip Module)がある（例えば、特許文献1参照)。
しかしながら、このようにして得られる従来の半導体装置においては、ワイヤーボンディングで接続するため半導体素子の片側、もしくは両側でしか支持基板と電気的な接続ができないため、同時に動作させる事が出来る半導体素子は２枚までという制限があった。
また、複数の半導体素子を積層するパッケージの厚さを薄くする要求がされており、この要求に応えるためには、半導体素子を薄くしそれを搭載し、ワイヤーボンディングなどの接続部材の高さを低くする必要がある。
しかしながら、半導体素子に接続されるワイヤーボンディングの接続部は搭載された半導体素子の上を通過する必要があるが、接続部材の高さが低いと半導体素子と接続しショート不良を引き起こす。
そのため、半導体素子の電極以外の部分とワイヤーボンディングとの接触を防止するため、図１１に示すように半導体素子２の電極形成部の一部や側面、裏面に保護樹脂層としての絶縁材料層３４を形成しショート不良を防止している(例えば、特許文献２参照)。
半導体素子を２枚より多い同時動作をさせるためには、動作させる２枚の半導体素子と直行するように同時動作させて半導体素子を積層させる必要があるため半導体装置が大きくなり、また半導体装置の放熱性から半導体素子のジャンクション温度が上がり、同時動作ができないという問題があった。
近年の傾向では、半導体パッケージサイズの小型化及び半導体素子の搭載数の増加が要求されており、これらの要求に対応するものとして、半導体パッケージ上に他の半導体パッケージや回路基板を積層したＰＯＰ（Package on Package）構造の半導体装置（特許文献３）及びＴＳＶ（Through Silicon Via)構造の半導体装置（特許文献４）が提案され、開発されている。
図８に基づいて従来のＰＯＰ構造の半導体装置について説明する。ＰＯＰ（Package on Package）は、複数の異なるＬＳＩをそれぞれ個別のパッケージに組立て、テストした後に、さらにそれらのパッケージを積層したパッケージ形態である。
半導体装置４０は、半導体パッケージ４１上に他の半導体パッケージ４２が積層されて構成されている。下側の半導体パッケージ４１の基板４３上には半導体素子４４がマウントされ、半導体素子４４の周縁部に形成された電極パッド（図示省略）と基板上の電極パッド４５とがワイヤー４６を介して電気的に接続されている。半導体素子４４は、その全面が封止部材４７によって封止されている。そして、半導体パッケージ４１と半導体パッケージ４２とは、半導体パッケージ４２の下面に形成された外部接続端子４８（はんだボール）を介してリフローにより互いに電気的に接続される。
ＰＯＰは上記のように複数のパッケージを積層することにより機器搭載時の実装面積をより多く確保することができ、また、それぞれのパッケージを個別にテストできるため、歩留ロスを低減することができるという利点を有している。しかしながら、ＰＯＰは個々のパッケージを個々にアセンブリして、完成したパッケージを積層するため、半導体素子サイズの縮小（シュリンク）による組立コスト削減が困難であり、積層モジュールの組立コストが非常に高価になるという課題を有している。
次に、図９に基づいて従来のＴＳＶ構造の半導体装置を説明する。図９に示すように、半導体装置５０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された複数枚の半導体素子５１及び１枚のインターポーザ基板５２が樹脂層５３を介して積層された構造を有している。半導体素子５１はシリコン基板を用いた半導体素子であり、シリコン基板を貫通する多数の貫通電極（ＴＳＶ：Through Silicon Via）５４によって上下に隣接する半導体素子と電気的に接続されるとともに封止樹脂５５によって封止されている。一方、インターポーザ基板５２は樹脂からなる回路基板であり、その裏面には複数の外部接続端子（はんだボール）５６が形成されている。
従来のＴＳＶ（Trough Si Via）積層モジュール構造では、個々の半導体素子それぞれに対して貫通孔を設けるため半導体素子が損傷を受ける可能性があり、さらに貫通孔内にビア電極を形成するという複雑かつコスト高のウエハ工程を複数追加する必要があり、タテ型積層モジュール全体の大幅なコストアップを招いていた。また、従来構造では異なるサイズのチップを含む積層実装が困難であり、さらにメモリ等の同一チップ積層時に必須となる「層ごとに異なる再配線層の付与」により、通常のメモリーモジュールよりも製造コストが大幅にアップし、量産効果による価格低下があまり望めないという問題が内在していた。
特開２００２−３３４４２号公報 特開２００９−４９１１８号公報 特開２００８−２１８５０５号公報 特開２０１０―２７８３３４号公報
本発明は、複数の半導体チップを垂直積層構造とすることにより、半導体装置を小型化、薄型化することが可能であり、製造のための工程数を大幅に減少することができる半導体装置及びその製造方法を提供することを目的とする。
本発明は、上記課題を解決するために、半導体素子と、前記半導体素子及びその周辺を封止する絶縁材料層と、前記絶縁材料層内に設けられ、一部が外部表面に露出している金属薄膜配線層と、前記絶縁材料層内に設けられ前記金属薄膜配線層に電気接続している金属ビアと、を含み、前記半導体素子は複数個からなり、各半導体素子はその回路面を前記金属薄膜配線層側に向けて積層されており、各半導体素子の電極パッドはその上方に積層された半導体素子によって隠蔽されることなく露出して、深さの異なる電極パッド接続ビアを介して前記金属薄膜配線層と電気的に接続されてなる構造を単位構造要素とすることによって上記課題を解決することができることを見出して本発明を完成した。
すなわち、本発明は以下に記載する通りのものである。
（１）半導体素子と、
支持基板と、
前記半導体素子及びその周辺を封止する第１の絶縁材料層と、
前記第１の絶縁材料層の上面に設けられた金属薄膜配線層と
前記金属配線層が形成された第１の絶縁材料層の表面に設けられた第２の絶縁材料層と、
前記第１の絶縁材料層内において、前記支持基板から前記金属薄膜配線層まで連結して形成され、前記金属薄膜配線層に電気接続している金属ビアと、
前記第１の絶縁材料層内において前記半導体素子の電極パッド上に設けられた電極パッド接続ビアと、
を含み、
前記金属薄膜配線層の一部は、前記金属ビアと外部との電気的接続を確保するために前記金属ビアの上部に位置する第２の絶縁材料層に設けられた開口によって外部表面に露出しており、
前記半導体素子は複数個からなり、各半導体素子はその回路面を前記金属薄膜配線層側に向けて絶縁材料を介して積層されており、
各半導体素子の電極パッドはその上方に積層された半導体素子によって隠蔽されることなく露出して、深さの異なる電極パッド接続ビアを介して前記金属薄膜配線層と電気的に接続されており、
前記電極パッド接続ビアは前記電極パッド及び前記金属薄膜配線層に直接接続されていることを特徴とする半導体装置。
（２）半導体素子と、
前記半導体素子及びその周辺を封止する第１の絶縁材料層と、
前記第１の絶縁材料層の上面に設けられた金属薄膜配線層と
前記金属配線層が形成された第１の絶縁材料層の表面に設けられた第２の絶縁材料層と、
前記第１の絶縁材料層内において、第１の絶縁材料層を貫通し、前記金属薄膜配線層まで連結して形成されて前記金属薄膜配線層に電気接続している金属ビアと、
前記第１の絶縁材料層内において前記半導体素子の電極パッド上に設けられた電極パッド接続ビアと、を含み、
前記金属薄膜配線層の一部は、前記金属ビアと外部との電気的接続を確保するために前記金属ビアの上部に位置する第２の絶縁材料層に設けられた開口によって外部表面に露出しており、
前記半導体素子は複数個からなり、各半導体素子はその回路面を前記金属薄膜配線層側に向けて絶縁材料を介して積層されており、
各半導体素子の電極パッドはその上方に積層された半導体素子によって隠蔽されることなく露出して、深さの異なる電極パッド接続ビアを介して前記金属薄膜配線層と電気的に接続されており、
前記電極パッド接続ビアは前記電極パッド及び前記金属薄膜配線層に直接接続されてなる構造
を単位構造要素とし、この単位構造要素が支持基板上に複数個積層され、各単位構造要素が前記金属ビアによって電気的に接続されていることを特徴とする半導体装置。（３）前記第１の絶縁材料層及び第２の絶縁材料層がそれぞれ異なる絶縁材料から形成されていることを特徴とする（１）または（２）に記載の半導体装置。
（４）前記異なる絶縁材料が感光性絶縁樹脂及び熱硬化性絶縁樹脂であることを特徴とする（３）に記載の半導体装置。
（５）前記支持基板が金属材料からなり、この支持基板がＧＮＤと接続されていることを特徴とする（１）〜（４）のいずれかに記載の半導体装置。
（６）前記支持基板が有機材料からなるか、又は有機材料と金属導体とからなることを特徴とする（１）〜（４）のいずれかに記載の半導体装置。
（７）前記支持基板を介して他の半導体パッケージまたは電子部品が積層され、前記支持基板に設けられた導通孔を介して他の半導体パッケージまたは電子部品と電気的に接続されていることを特徴とする（６）に記載の半導体装置。
（８）支持基板に、複数個の半導体素子をその回路面を同じ方向に向け、かつ各半導体素子の電極パッドが他の半導体素子によって隠蔽されることなく露出するように積層固着する工程、
半導体素子及びその周辺を封止する第１の絶縁材料層を形成する工程、
前記第１の絶縁材料層にビア形成用の開口及び電極パッドの電気的接続を行うための開口を形成する工程、
前記第１の絶縁材料層表面に金属薄膜層を形成する工程、
前記開口に導電性材料を充填すると共に金属薄膜配線層を形成する工程、
前記金属薄膜配線層を除いた第１の絶縁材料層表面の前記金属薄膜層を除去する工程、
上記金属薄膜配線層を形成した第１の絶縁性材料層上に第２の絶縁性材料層を形成する工程、
上記金属薄膜配線層を形成した第１の絶縁性材料層上に第２の絶縁性材料層を形成し、金属ビアの上部に位置する絶縁材料層に金属ビアの電気的接続を確保するための開口を形成する工程、
を含む、請求項１に記載の半導体装置の製造方法。
（９）支持基板に対して、
複数個の半導体素子をその回路面を同じ方向に向け、かつ各半導体素子の電極パッドが他の半導体素子によって隠蔽されることなく露出するように積層固着する工程、
半導体素子及びその周辺を封止する第１の絶縁材料層を形成する工程、
前記第１の絶縁材料層にビア形成用の開口及び電極パッドの電気的接続を行うための開口を形成する工程、
前記第１の絶縁材料層表面に金属薄膜層を形成する工程、
前記開口に導電性材料を充填すると共に金属薄膜配線層を形成する工程、
前記金属薄膜配線層を除いた第１の絶縁材料層表面の前記金属薄膜層を除去する工程、
上記金属薄膜配線層を形成した第１の絶縁性材料層上に第２の絶縁性材料層を形成し、金属ビアの上部に位置する絶縁材料層に金属ビアの電気的接続を確保するための開口を形成する工程、
からなる一連の工程を実施して、支持基板上に半導体素子積層体を単位構造要素として形成し、
上記の第２の絶縁性材料層上に、前記の一連の工程を繰り返すことにより複数個の前記単位構造要素を積層する工程、
を含む、各単位構造要素が前記金属ビアによって電気的に接続されている、（２）に記載の半導体装置の製造方法。
本発明の半導体装置は以下に記載する通りの効果を奏することができる。
・マルチチップパッケージの製造工程において配線層の工程数を削減することができる。
・再配線技術で積層された半導体素子と電気的に接続ができる。
・支持基板として金属支持基板及び有機支持基板の両方が使用可能である。
本発明の半導体装置の実施形態１を示す図である。 半導体素子を積層する際の積層例を示す図である。 実施形態１の半導体装置を製造する方法の一部の工程を示す図である。 実施形態１の半導体装置を製造する方法の一部の工程を示す図である。 実施形態１の半導体装置を製造する方法の一部の工程を示す図である。 本発明の半導体装置の実施形態２を示す図である 本発明の半導体装置の実施形態３を示す図である。 参考例である半導体装置の一例を示す断面図である。 図６に示した半導体装置を製造する方法の一部の工程を示す図である。 図６に示した半導体装置を製造する方法の一部の工程を示す図である。 図６に示した半導体装置を製造する方法の一部の工程を示す図である。 従来のＰＯＰ構造の半導体装置の構造を示す図である。 従来のＴＳＶ構造の半導体装置の構造を示す図である。 従来のＬＳＩユニットやＩＣモジュールのような半導体装置の構造を示す図である。 従来の半導体素子におけるショート防止するための構造を示す図である。
本発明者らは本発明を完成するに際して、本発明のプロトタイプとなる半導体装置及びその製造方法について検討した。本発明の特徴はプロトタイプとなる半導体装置及びその製造方法と対比することによりその特徴がより明確になるので、以下ではこのプロトタイプの半導体装置（以下「半導体装置Ｄ」という）を参考例として挙げて、この装置について先ず説明する。
図６は半導体装置Ｄの構造を示す図である。この半導体装置Ｄは半導体素子２と、この半導体素子２及びその周辺を封止する絶縁材料層４と、絶縁材料層４内に設けられた金属薄膜配線層６と、前記絶縁材料層４内に設けられ前記金属薄膜配線層６に電気的に接続しているビア９とからなる単位構造要素を複数個積層した構造となっており、図示したものでは半導体素子を８個積層した構成となっている。
この半導体装置Ｄの製造方法を図７に基づいて説明する。図７−１、図７−２、図７−３では半導体装置Ｄの製造方法を（ａ）〜（ｓ）の工程に分けて図示しているので、以下ではこの各工程について説明する。
（ａ）支持基板への半導体素子搭載工程
支持基板１に電気特性試験で良品とされた半導体素子２を回路面を上にして接着剤によって固着する。
（ｂ）絶縁材料層形成工程
支持基板上に固着された半導体素子２の周辺部に絶縁性樹脂を供給して絶縁材料層４（絶縁材料層ａ）を形成する
（ｃ）絶縁材料層への開口形成工程
絶縁材料層４から半導体素子２の電極パッドを露出させるために電極パッド上の絶縁材料層に開口を形成する。
（ｄ）シード層形成工程（図示せず）
開口５が形成された絶縁材料層４の上面全体に、蒸着方式（スパッタ）、もしくは無電解めっき等でシード層（下地層）を形成する。
（ｅ）金属薄膜配線層形成工程
シード層が形成された絶縁材料層に電解めっきを行う。これによって絶縁材料層４の全面に導電性金属層が形成され、また、開口５が導電性金属で充填される。
（ｆ）シード層除去工程（図示せず）
金属薄膜配線層６を形成した後に上記シード層（下地層）をエッチングにて除去する。
（ｇ）絶縁材料層形成工程
金属薄膜配線層６が形成された絶縁材料層４の表面に絶縁材料層７（絶縁材料層ｂ）を形成する。
（ｈ）絶縁性材料層への半導体素子搭載工程
絶縁性材料層７（絶縁材料層ｂ）に電気特性試験で良品とされた半導体素子２を回路面を上にして接着剤によって固着して半導体素子２を絶縁性材料層７上に搭載する。
（ｉ）絶縁材料層形成工程
絶縁性材料層７上に固着された半導体素子２の周辺部に絶縁性樹脂を供給して絶縁材料層４（絶縁材料層ａ）を形成して半導体素子２を樹脂封止する。
（ｊ）絶縁材料層への開口形成工程
絶縁材料層４にビア形成用の開口８及び半導体素子２の電極パッドを露出させるための開口５を形成する。
（ｋ）シード層形成工程（図示せず）
開口５及び開口８が形成された絶縁材料層４の上面全体に、蒸着方式（スパッタ）、もしくは無電解めっき等でシード層（下地層）を形成する。
（ｌ）金属薄膜配線層形成工程
シード層が形成された絶縁材料層の上面に配線層を形成するために、めっきレジストを形成し、パターニングによりそのレジスト非形成部分に電解めっきにて配線を形成後、そのめっきレジストとめっきレジスト下のシード層を除去することにより、金属薄膜配線層を形成する。
（ｍ）シード層除去工程（図示せず）
金属薄膜配線層６を形成した後に上記シード層（下地層）をエッチングにて除去する。
（ｎ）絶縁材料層形成工程
金属薄膜配線層６が形成された絶縁材料層４の表面に絶縁材料層７（絶縁材料層ｂ）を形成する。
（ｏ）繰り返し工程
上記（ｈ）〜（ｎ）の工程を６回繰り返す。これにより図６に示した８個の半導体素子を積層した構造を得ることができる。
（ｐ）レジスト層形成工程
配線を保護する為に金属薄膜配線層の表面にソルダーレジストなどの配線保護膜を形成する。ソルダーレジストは液状の場合はロールコーター、フィルム形状の場合はラミネート、圧着プレスなどで供給される。
この配線保護膜１１を形成した後、配線保護膜に外部金属電極を設けるための開口部を開口する。
（ｑ）レジスト層開口工程
半導体装置と半導体パッケージや電子部品との電気的接続を行うためにビア９に対応する所定の位置に外部金属電極を設けるためのレジスト開口部１１を設ける。
（ｒ）端子メッキ工程
レジスト開口部１１に、外部金属電極を設けるために端子メッキ１２または有機保護膜を形成する。
（ｓ）外部金属電極形成工程
端子メッキ上に導電材料からなる外部金属電極（図示例でははんだボール１３）を形成する。導電材料としてははんだボール、導電性ペースト、はんだペーストなど導電がとれる材料を用いる。
上記のようにして得られた半導体装置（マルチチップパッケージ）を個片化して半導体装置が完成する。
上記のような製造方法は、半導体素子１個について金属薄膜配線層を一層形成する必要があり、工程が多くなるという問題がある。
そこで、本発明者らは、一つの金属薄膜配線層に複数個の半導体素子を電気的に接続する構造を採用することにより、半導体装置の製造工程を簡略化すると共に、半導体装置を小型化することを可能にした。
この半導体装置を実施形態に基づいて以下説明する。
（実施形態１）
図１は本発明の実施形態１の半導体装置の構成を示す図である。
この半導体装置Ａは図に示されるように、半導体素子２と、半導体素子２及びその周辺を封止する絶縁材料層４と、絶縁材料層内に設けられ、一部が外部表面に露出している金属薄膜配線層６と、絶縁材料層内に設けられ前記金属薄膜配線層に電気接続している金属ビア９及び電極パッド接続ビア１５、１５とを含んでいる。
そして、絶縁材料層４には二つの半導体素子２が積層して設けられており、この二つの半導体素子に対して金属薄膜配線層６が一層設けられているという構造を有している。
前記二つの半導体素子２のそれぞれはその回路面を金属薄膜配線層６側に向けて絶縁材料を介して積層されており、各半導体素子２の電極パッドはその上方に積層された半導体素子２によって隠蔽されることなく露出して、前記金属薄膜配線層と電気的に接続されている。
二つの半導体素子２を積層したときに下方の半導体素子の電極パッドが上方に積層された半導体素子２によって隠蔽されることなく露出するようにするには、例えば図２（ａ）に示すように、同じ大きさの半導体チップの向きを反対にして下方の半導体素子の電極パッドが露出するように積層する方法や、図２（ｂ）に示すように、大きさの異なる半導体素子を用いて、下方の半導体素子の電極パッドが露出するように積層する方法等がある。
実施形態１の半導体装置Ａの製造工程について図３−１〜図３−３に基づいて以下詳述する。
（Ａ）金属支持基板への半導体素子搭載工程
支持基板１に電気特性試験で良品とされた第１の半導体素子２ａを回路面を上にして接着剤によって固着する。そして、第１の半導体素子の電極パッドが露出するように第１の半導体素子上に第２の半導体素子２ｂを回路面を上にして接着剤によって固着する。
（Ｂ）絶縁材料層形成工程
金属支持基板上に固着された半導体素子２ａ、および、２ｂの周辺部に絶縁性樹脂を供給して絶縁材料層４（絶縁材料層ａ）を形成する。絶縁性樹脂としては熱硬化型の樹脂を用いるが、感光性樹脂を用いることもできる。
半導体素子の周囲の絶縁材料層として熱硬化性樹脂を用い、その上の層を感光性樹脂層とすることができる。これにより、熱硬化性樹脂層による半導体素子の封止信頼性の向上効果及び感光性樹脂層によるパターニング性の向上効果が期待できる。
（Ｃ）絶縁材料層への開口形成工程
絶縁材料層４から半導体素子２ａ、および、２ｂの電極パッド３を露出させるために電極パッド３上の絶縁材料層に開口５を形成し、併せて絶縁材料層４にビア用の開口８を形成する。
開口５、８はレーザ加工によって形成することができる。また、開口５、８は微細ドリルで加工形成しても良いし、絶縁材料層が感光性樹脂からなる場合には、露光・現像によって開口することもできる。また、複数の加工手段を併用することもできる。
（Ｄ）シード層形成工程（図示せず）
開口５、８が形成された絶縁材料層４の上面全体に、蒸着方式（スパッタ）、もしくは無電解めっき等でシード層（下地層）を形成する。
（Ｅ）ビア充填・金属薄膜配線層形成工程
シード層が形成された絶縁材料層４の上面に配線層を形成するために、めっきレジストを形成し、パターニングによりそのレジスト非形成部分に電解めっきによって絶縁材料層４の上に導電性金属層６が形成され、開口５、８が導電性金属で充填される。開口８に充填された導電性金属によってビア９及び深さの異なる電極パッド接続ビア１５、１５が形成される。
（Ｆ）シード層除去工程（図示せず）
金属薄膜配線層６を形成した後に上記シード層（下地層）をエッチングにて除去する。
（Ｇ）絶縁材料層形成工程
金属薄膜配線層６が形成された絶縁材料層４の表面に絶縁材料層７（絶縁材料層ｂ）を形成する。
（Ｈ）絶縁性材料層への開口の形成
ビア９の上部に位置する絶縁材料層７にビア９の電気的接続を確保するための開口８を形成する。
（Ｉ）絶縁性材料層への半導体素子搭載工程
絶縁性材料層７（絶縁材料層ｂ）に半導体素子２ａ、および、２ｂを回路面を上にして接着剤によって固着して半導体素子２ａ、および、２ｂを絶縁性材料層７上に搭載する。
（Ｊ）絶縁材料層形成工程
絶縁性材料層７上に固着された半導体素子２ａ、および、２ｂの周辺部に絶縁性樹脂を供給して絶縁材料層４（絶縁材料層ａ）を形成して半導体素子２ａ、および、２ｂを樹脂封止する。絶縁性樹脂の詳細は上記（Ｂ）工程について述べた通りである。
（Ｋ）絶縁材料層への開口形成工程
絶縁材料層７にビア形成用の開口８及び半導体素子２ａ、および、２ｂの電極パッドを露出させるための開口５を絶縁材料層４に形成する。加工法は上記（Ｃ）工程について述べた通りである。
（Ｌ）シード層形成工程（図示せず）
開口５及び開口８が形成された絶縁材料層４の上面全体に、蒸着方式（スパッタ）、もしくは無電解めっき等でシード層（下地層）を形成する。
（Ｍ）金属薄膜配線層形成工程
シード層が形成された絶縁材料層４の上面に配線層を形成するために、めっきレジストを形成し、パターニングによりそのレジスト非形成部分に電解めっきによって絶縁材料層４の上に金属薄膜配線層６が形成される。また、開口５及び開口８が導電性金属で充填されてビア９及び電極パッド接続ビア１５、１５が形成されると共に開口５に導電性金属が充填される。
（Ｎ）シード層除去工程（図示せず）
金属薄膜配線層６を形成した後に上記シード層（下地層）をエッチングにて除去する。
（Ｏ）絶縁材料層形成工程
金属薄膜配線層６が形成された絶縁材料層４の表面に絶縁材料層７（絶縁材料層ｂ）を形成する。
（Ｐ）繰り返し工程
上記（Ｈ）〜（Ｏ）の工程をもう一回繰り返す。これにより図１に示した８個の半導体素子を積層した構造を得ることができる。
（Ｑ）レジスト層形成工程
配線を保護する為に金属薄膜配線層の表面にソルダーレジストなどの配線保護膜を形成する。ソルダーレジストは液状の場合はロールコーター、フィルム形状の場合はラミネート、圧着プレスなどで供給される。
（Ｒ）レジスト層開口工程
半導体装置と半導体パッケージや電子部品との電気的接続を行うためにビア９に対応する所定の位置に外部金属電極を設けるためのレジスト開口部１１を設ける。
（Ｓ）端子メッキ工程
レジスト開口部１１に、外部金属電極を設けるために端子メッキ１２または有機保護膜を形成する。
（Ｔ）外部金属電極形成工程
端子メッキ上に導電材料からなる外部金属電極１３（図示例でははんだボール１３）を形成する。導電材料としてははんだボール、導電性ペースト、はんだペーストなど導電がとれる材料を用いる。
半導体装置は大面積の支持基板上に縦方向及び横方向に複数個の半導体装置を同時に形成するようにするのが普通である。この場合には、外部電極１３を形成した後、得られたマルチチップパッケージを個片化して半導体装置が完成する。
図１に示した半導体装置Ａは半導体素子を８個積層した構造を有するものであるが、図３−２に示した（Ｈ）から（Ｏ）工程を繰り返すことにより、８個を超える半導体素子を積層した半導体装置を製造することができる。
（実施形態２）
本実施形態２は図４に示すように実施形態１の半導体装置Ａにおける金属支持基板１に代えて有機支持基板１’を用いたものである。
金属支持基板は放熱性が良好であり、また、ＧＮＤをとることができるという利点はあるが、加工性が悪く穴あけ等が容易でなく、また、絶縁をとることが難しいため金属支持基板の上に他の半導体パッケージや電子部品を搭載することが困難である。
これに対し、ガラス繊維強化エポキシ樹脂等の有機複合材料からなる有機支持基板は金属支持基板に比べて穴あけ等の加工性が良く、また、絶縁性であるため、図５に示すように貫通孔を開けて電気的接続部を設けることによって、本半導体装置の上に半導体パッケージやコンデンサ等の受動部品を搭載することが可能となる。
（実施形態３）
本実施形態３の半導体装置Ｃは図５に示すように、実施形態２において用いた有機支持基板をはんだボール１３搭載側に設けたものである。
この構造は配線にワイヤーを用いた場合と同様にフェイスアップ(半導体素子回路面が実装面と対向する)構造となり、同一の端子配列にすることが容易である。
また、下側が有機支持基板であるためマザーボードとの相性が良いという利点がある。
１ 支持基板
２、２’ 半導体素子
３ 電極パッド
４ 絶縁材料層
５ 開口
６ 金属薄膜配線層
７ 絶縁材料層
８ 開口
９ ビア
１０ レジスト層
１１ レジスト開口部
１２ 端子メッキ
１３ はんだボール
１４ ダイアタッチ
１５ 電極パッド接続ビア
３０、４０、５０ 半導体装置
３１ 平板
３３ 接着剤
３４ 絶縁材料層
３５ 配線層
３６ ビア部
３７ はんだボール
３８ ソルダーレジスト層
４１、４２ 半導体パッケージ
４３ 支持基板
４５ 電極パッド
４６ ワイヤー
４７ 封止部材
４８ 外部接続端子５０ 半導体装置
５２ インターポーザ基板
５３ 樹脂層
５４ 貫通電極（ＴＳＶ：Through Silicon Via）
５５ 封止樹脂
５６ 外部接続端子（はんだボール）

Claims (9)

  1. 半導体素子と、
    支持基板と、
    前記半導体素子及びその周辺を封止する第１の絶縁材料層と、
    前記第１の絶縁材料層の上面に設けられた金属薄膜配線層と
    前記金属配線層が形成された第１の絶縁材料層の表面に設けられた第２の絶縁材料層と、
    前記第１の絶縁材料層内において、前記支持基板から前記金属薄膜配線層まで連結して形成され、前記金属薄膜配線層に電気接続している金属ビアと、
    前記第１の絶縁材料層内において前記半導体素子の電極パッド上に設けられた電極パッド接続ビアと、
    を含み、
    前記金属薄膜配線層の一部は、前記金属ビアと外部との電気的接続を確保するために前記金属ビアの上部に位置する第２の絶縁材料層に設けられた開口によって外部表面に露出しており、
    前記半導体素子は複数個からなり、各半導体素子はその回路面を前記金属薄膜配線層側に向けて絶縁材料を介して積層されており、
    各半導体素子の電極パッドはその上方に積層された半導体素子によって隠蔽されることなく露出して、深さの異なる電極パッド接続ビアを介して前記金属薄膜配線層と電気的に接続されており、
    前記電極パッド接続ビアは前記電極パッド及び前記金属薄膜配線層に直接接続されていることを特徴とする半導体装置。
  2. 半導体素子と、
    前記半導体素子及びその周辺を封止する第１の絶縁材料層と、
    前記第１の絶縁材料層の上面に設けられた金属薄膜配線層と
    前記金属配線層が形成された第１の絶縁材料層の表面に設けられた第２の絶縁材料層と、
    前記第１の絶縁材料層内において、第１の絶縁材料層を貫通し、前記金属薄膜配線層まで連結して形成されて前記金属薄膜配線層に電気接続している金属ビアと、
    前記第１の絶縁材料層内において前記半導体素子の電極パッド上に設けられた電極パッド接続ビアと、を含み、
    前記金属薄膜配線層の一部は、前記金属ビアと外部との電気的接続を確保するために前記金属ビアの上部に位置する第２の絶縁材料層に設けられた開口によって外部表面に露出しており、
    前記半導体素子は複数個からなり、各半導体素子はその回路面を前記金属薄膜配線層側に向けて絶縁材料を介して積層されており、
    各半導体素子の電極パッドはその上方に積層された半導体素子によって隠蔽されることなく露出して、深さの異なる電極パッド接続ビアを介して前記金属薄膜配線層と電気的に接続されており、
    前記電極パッド接続ビアは前記電極パッド及び前記金属薄膜配線層に直接接続されてなる構造
    を単位構造要素とし、この単位構造要素が支持基板上に複数個積層され、各単位構造要素が前記金属ビアによって電気的に接続されていることを特徴とする半導体装置。
  3. 前記第１の絶縁材料層及び第２の絶縁材料層がそれぞれ異なる絶縁材料から形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記異なる絶縁材料が感光性絶縁樹脂及び熱硬化性絶縁樹脂であることを特徴とする請求項３に記載の半導体装置。
  5. 前記支持基板が金属材料からなり、この支持基板がＧＮＤと接続されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 前記支持基板が有機材料からなるか、又は有機材料と金属導体とからなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  7. 前記支持基板を介して他の半導体パッケージまたは電子部品が積層され、前記支持基板に設けられた導通孔を介して他の半導体パッケージまたは電子部品と電気的に接続されていることを特徴とする請求項６に記載の半導体装置。
  8. 支持基板に、複数個の半導体素子をその回路面を同じ方向に向け、かつ各半導体素子の電極パッドが他の半導体素子によって隠蔽されることなく露出するように積層固着する工程、
    半導体素子及びその周辺を封止する第１の絶縁材料層を形成する工程、
    前記第１の絶縁材料層にビア形成用の開口及び電極パッドの電気的接続を行うための開口を形成する工程、
    前記第１の絶縁材料層表面に金属薄膜層を形成する工程、
    前記開口に導電性材料を充填すると共に金属薄膜配線層を形成する工程、
    前記金属薄膜配線層を除いた第１の絶縁材料層表面の前記金属薄膜層を除去する工程、
    上記金属薄膜配線層を形成した第１の絶縁性材料層上に第２の絶縁性材料層を形成する工程、
    上記金属薄膜配線層を形成した第１の絶縁性材料層上に第２の絶縁性材料層を形成し、金属ビアの上部に位置する絶縁材料層に金属ビアの電気的接続を確保するための開口を形成する工程、
    を含む、請求項１に記載の半導体装置の製造方法。
  9. 支持基板に対して、
    複数個の半導体素子をその回路面を同じ方向に向け、かつ各半導体素子の電極パッドが他の半導体素子によって隠蔽されることなく露出するように積層固着する工程、
    半導体素子及びその周辺を封止する第１の絶縁材料層を形成する工程、
    前記第１の絶縁材料層にビア形成用の開口及び電極パッドの電気的接続を行うための開口を形成する工程、
    前記第１の絶縁材料層表面に金属薄膜層を形成する工程、
    前記開口に導電性材料を充填すると共に金属薄膜配線層を形成する工程、
    前記金属薄膜配線層を除いた第１の絶縁材料層表面の前記金属薄膜層を除去する工程、
    上記金属薄膜配線層を形成した第１の絶縁性材料層上に第２の絶縁性材料層を形成し、金属ビアの上部に位置する絶縁材料層に金属ビアの電気的接続を確保するための開口を形成する工程、
    からなる一連の工程を実施して、支持基板上に半導体素子積層体を単位構造要素として形成し、
    上記の第２の絶縁性材料層上に、前記の一連の工程を繰り返すことにより複数個の前記単位構造要素を積層する工程、
    を含む、各単位構造要素が前記金属ビアによって電気的に接続されている、請求項２に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014082245A (ja) 2012-10-15 2014-05-08 J Devices:Kk 半導体記憶装置及びその製造方法
JP6377894B2 (ja) * 2013-09-03 2018-08-22 信越化学工業株式会社 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法
JP6961885B2 (ja) * 2013-09-27 2021-11-05 インテル・コーポレーション 半導体組立体及び半導体組立体の製造方法
CN107579011A (zh) * 2013-09-27 2018-01-12 英特尔公司 用于互连堆叠的半导体器件的方法
BR112016004369B1 (pt) * 2013-09-27 2021-02-09 Intel Corporation método para produzir um dispositivo semicondutor empilhado e dispositivo semicondutor empilhado
JP6331452B2 (ja) * 2014-02-19 2018-05-30 愛知製鋼株式会社 有機膜のエッチング方法
KR102186150B1 (ko) * 2014-07-29 2020-12-03 삼성전기주식회사 절연 필름을 이용한 인쇄회로기판 및 그 제조 방법
US9984191B2 (en) 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure
US9609749B2 (en) 2014-11-14 2017-03-28 Mediatek Inc. Printed circuit board having power/ground ball pad array
JP6537815B2 (ja) * 2014-12-11 2019-07-03 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
CN109075761B (zh) * 2016-09-16 2022-06-24 株式会社大真空 压电振动器件
KR102564324B1 (ko) 2018-10-15 2023-08-07 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
JP2020150026A (ja) * 2019-03-11 2020-09-17 株式会社村田製作所 多層配線基板
KR102302563B1 (ko) 2019-12-05 2021-09-15 고려대학교 산학협력단 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치
US11211310B1 (en) * 2020-09-03 2021-12-28 Delta Electronics, Inc. Package structures
CN115274598A (zh) * 2021-02-01 2022-11-01 长江存储科技有限责任公司 扇出型芯片堆叠封装结构及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068714A (en) * 1989-04-05 1991-11-26 Robert Bosch Gmbh Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made
US5032896A (en) * 1989-08-31 1991-07-16 Hughes Aircraft Company 3-D integrated circuit assembly employing discrete chips
JP3818359B2 (ja) 2000-07-18 2006-09-06 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
US7049528B2 (en) * 2002-02-06 2006-05-23 Ibiden Co., Ltd. Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module
EP1367645A3 (en) * 2002-05-31 2006-12-27 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP3801158B2 (ja) * 2002-11-19 2006-07-26 セイコーエプソン株式会社 多層配線基板の製造方法、多層配線基板、電子デバイス及び電子機器
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
TWI222734B (en) * 2003-10-03 2004-10-21 Thin Film Module Inc High density module card, substrate and fabrication for the same
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4403407B2 (ja) * 2005-02-03 2010-01-27 ソニー株式会社 半導体装置およびその製造方法
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP4843515B2 (ja) * 2007-02-01 2011-12-21 パナソニック株式会社 半導体チップの積層構造
JP5135828B2 (ja) 2007-02-28 2013-02-06 ソニー株式会社 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
KR100845006B1 (ko) * 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
JP4496241B2 (ja) 2007-08-17 2010-07-07 株式会社東芝 半導体素子とそれを用いた半導体パッケージ
KR20090055316A (ko) * 2007-11-28 2009-06-02 삼성전자주식회사 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
JP4538058B2 (ja) * 2008-03-28 2010-09-08 株式会社東芝 集積半導体装置及び集積３次元半導体装置
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
JP2010278334A (ja) 2009-05-29 2010-12-09 Elpida Memory Inc 半導体装置
US8169065B2 (en) * 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
JP2010232702A (ja) * 2010-07-20 2010-10-14 Toshiba Corp 積層型半導体装置

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