JP6034664B2 - 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法 - Google Patents
半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法 Download PDFInfo
- Publication number
- JP6034664B2 JP6034664B2 JP2012243276A JP2012243276A JP6034664B2 JP 6034664 B2 JP6034664 B2 JP 6034664B2 JP 2012243276 A JP2012243276 A JP 2012243276A JP 2012243276 A JP2012243276 A JP 2012243276A JP 6034664 B2 JP6034664 B2 JP 6034664B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- metal thin
- film wiring
- wiring layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 261
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010410 layer Substances 0.000 claims description 259
- 239000002184 metal Substances 0.000 claims description 156
- 229910052751 metal Inorganic materials 0.000 claims description 156
- 239000010409 thin film Substances 0.000 claims description 145
- 239000011810 insulating material Substances 0.000 claims description 109
- 239000000758 substrate Substances 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 238000007789 sealing Methods 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 239000011888 foil Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 4
- 239000012790 adhesive layer Substances 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 3
- 229920005989 resin Polymers 0.000 description 23
- 239000011347 resin Substances 0.000 description 23
- 229910000679 solder Inorganic materials 0.000 description 16
- 239000010408 film Substances 0.000 description 14
- 238000007747 plating Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
この装置の基本的な構造を図8に示す。
半導体装置30は、樹脂硬化体または金属から構成される平板31を備えており、その一方の主面に、半導体素子32が素子回路面を上にして配置され、素子回路面と反対側の面(裏面)が接着剤33により平板31に固着されている。そして、平板31の主面全体には、半導体素子32の素子回路面を覆うようにして絶縁材料層34が一層だけ形成されている。この単層の絶縁材料層34の上には、銅等の導電性金属から成る配線層35が形成されており、その一部は半導体素子32の周辺領域にまで引き出されている。また、半導体素子32の素子回路面上に形成された絶縁材料層34には、半導体素子32の電極パッド(図示せず)と配線層35とを電気的に接続するビア部36が形成されている。このビア部36は、配線層35と一括して形成されて一体化されている。また、配線層35の所定の位置には外部電極であるはんだボール37が複数個形成されている。さらに、絶縁材料層34の上、および半田ボール37の接合部を除く配線層35の上には、ソルダーレジスト層38のような保護層が形成されている。
しかしながら、特許文献2記載の半導体装置はパッケージの表裏を貫通するビアを設けることが困難であり、このため、近年急速に拡大している半導体パッケージ上に他の半導体パッケージや回路基板を積層した3次元構造の積層モジュールへの適用が不可能であるという課題がある。
半導体装置40は、半導体パッケージ41上に他の半導体パッケージ42が積層されて構成されている。下側の半導体パッケージ41の基板43上には半導体素子44がマウントされ、半導体素子44の周縁部に形成された電極パッド(図示省略)と基板上の電極パッド45とがワイヤー46を介して電気的に接続されている。半導体素子44は、その全面が封止部材47によって封止されている。そして、半導体パッケージ41と半導体パッケージ42とは、半導体パッケージ42の下面に形成された外部接続端子48(半田ボール)を介してリフローにより互いに電気的に接続される。
(1)金属箔を有しない絶縁性基板と、
前記絶縁性基板の一方の主面上に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子の素子回路面上及びその周辺の前記絶縁性基板上を封止する第1絶縁材料層(A)と、
前記半導体素子の素子回路面に配置された電極上の前記第1絶縁材料層(A)に形成され、側壁に金属薄膜層を有する開口と、
前記第1絶縁材料層(A)上に設けられ、前記開口の側壁に形成された金属薄膜層と電気的に接続され、一部が外部表面に露出している第1金属薄膜配線層と、
前記第1金属薄膜配線層上に設けられた第1絶縁材料層(B)と、
前記絶縁性基板の半導体素子が搭載されていない主面上に設けられた第2絶縁材料層と、
前記第2絶縁材料層内に設けられ、一部が外部表面に露出している第2金属薄膜配線層と、
前記絶縁性基板を貫通して前記第1金属薄膜配線層まで達し、前記第2金属薄膜配線層と一括形成された、前記第1絶縁材料層(A)上の第1金属薄膜配線層と第2金属薄膜配線層とを電気的に接続しているビアと、
前記第1金属薄膜配線層上に形成された外部電極と、
を含み、
前記第2金属薄膜配線層と、前記半導体素子の素子回路面に配置された電極と、前記第1金属薄膜配線層と、前記ビアと、前記第1金属薄膜配線層上に形成された外部電極とを電気的に接続した構造を有することを特徴とする半導体装置。
(2)前記第1絶縁材料層(A)と前記第1絶縁材料層(B)とがそれぞれ異なる絶縁材料であることを特徴とする上記(1)に記載の半導体装置。
(3)前記第2金属薄膜配線層と電気接続され、前記半導体素子とは電気接続されていない第1金属薄膜配線層を有することを特徴とする上記(1)又は(2)に記載の半導体装置。
(4)前記第1金属薄膜配線層が複数層存在し、該複数の第1金属薄膜配線層間を接続するビアが存在することを特徴とする上記(1)〜(3)のいずれかに記載の半導体装置。
(5)前記絶縁性基板上に複数個の半導体素子を有することを特徴とする上記(1)〜(4)のいずれかに記載の半導体装置。
(6)上記(1)〜(5)のいずれかに記載の半導体装置の複数個を、半導体装置の第1金属薄膜配線層上に形成された外部電極と、他の半導体装置の第2金属薄膜配線層上の露出部分とを接続することにより、半導体装置の主平面に垂直な方向に複数個の半導体装置を積層したことを特徴とする半導体積層モジュール構造。
(7)上記(1)〜(5)のいずれかに記載の半導体装置の第2金属薄膜配線層上の露出部分と電気的に接続された少なくとも1つ以上の他の半導体装置、または、電子部品を積層したことを特徴とする積層モジュール構造。
(8)金属箔を有しない絶縁性基板の一方の主面に、複数の半導体素子をその素子回路面が上になるように位置合わせして配置し、これらの半導体素子の素子回路面の反対側の面を絶縁性基板に固着する工程、
前記半導体素子の素子回路面上及び前記絶縁性基板上に第1絶縁材料層(A)を形成する工程、
前記第1絶縁材料層(A)内に開口を形成する工程、
前記第1絶縁材料層(A)上に一部が前記半導体素子の周辺領域に延出された第1金属薄膜配線層を形成すると共に、前記第1絶縁材料層(A)内の前記開口の側壁に前記半導体素子の前記素子回路面に配置された電極と接続された金属薄膜層を形成する工程、
前記第1金属薄膜配線層、前記金属薄膜層及び前記第1絶縁材料層(A)の上に第1絶縁材料層(B)を形成する工程、
前記絶縁性基板を貫通し、前記第1絶縁材料層(A)上の前記第1金属薄膜配線層に到達する開口を形成する工程、
前記絶縁性基板の前記半導体素子が配置された面と反対側の面上、及び前記絶縁性基板を貫通する前記開口の表面上に金属薄膜を形成して第2金属薄膜配線層、及び該第2金属薄膜配線層と前記第1金属薄膜配線層とを電気的に接続するビアを形成する工程、
前記第2金属薄膜配線層上に第2絶縁材料層を形成する工程、
前記第1金属薄膜配線層上に外部電極を形成する工程、
及び、
所定の位置で前記絶縁性基板、前記第1絶縁材料層、第2絶縁材料層を切断することにより、1つまたは複数の半導体チップを含む半導体装置を分離する工程、
を具備することを特徴とする半導体装置の製造方法。
(9)上記(1)〜(5)のいずれかに記載の半導体装置の複数個を用い、一つの半導体装置の第1金属薄膜配線層上に形成された外部電極と、他の半導体装置の絶縁性基板上に露出している第2金属薄膜配線層とを電気的に接続して、半導体装置の主平面に垂直な方向に一つ以上の半導体装置を積層することを特徴とする半導体積層モジュール構造の製造方法。
(10)上記(1)〜(5)のいずれかに記載の半導体装置の第2金属薄膜配線層上の露出部分に、他の半導体装置又は電子部品を電気的に接続して、半導体装置の主平面に垂直な方向に一つ以上の他の半導体装置および/または電子部品を積層することを特徴とする積層モジュール構造の製造方法。
本発明に係る半導体装置は、絶縁性基板上に予め金属配線をパターニングしておく必要がないため、搭載する半導体素子や積層する半導体装置又は部品によらず、共通の絶縁性基板を使用することができ、汎用性に優れたものである。更に、絶縁性基板(支持板)表面への配線形成が第1金属薄膜配線層形成後であるから、配線保護のための絶縁性基板表面への保護層の形成が不要である。
図1は本発明に係る半導体装置の基本的な構成を備える実施形態1の半導体装置の縦断面図である。
半導体装置100は、樹脂硬化体から構成される絶縁性基板102を備えており、その一方の主面に、半導体素子101が電極(図示せず)を有する素子回路面を上にして配置され、素子回路面と反対側の面(裏面)が接着剤103により絶縁性基板102に固着されている。前記接着剤103は液状、フィルム状等、特に限定されるものではなく、公知のものを適宜使用することができる。
すなわち、本発明に係る半導体装置100は、一方の主面上の外部電極109と、他方の主面上の第2金属薄膜配線層106が外部表面に露出した部分110とが、半導体装置内部の回路を通じて電気的に接続されているため、POP型構造をはじめ、垂直積層構造とすることが可能であり、かつサイズの異なるLSIチップであっても容易に垂直積層することが可能である。
なお、本実施形態では絶縁性基板102上に一つの半導体素子101を有する半導体装置について述べたが、絶縁性基板102上に複数個の半導体素子101を有する場合も本発明の実施形態である。
以下に説明する製造方法では、絶縁性基板102を半導体素子101のサイズよりも極めて大きいものとし、複数の半導体素子101を、それぞれ間隔を置いて絶縁性基板101に搭載して、所定の処理工程によって複数の半導体装置を同時に製造し、最終的に個々の半導体装置に分割して複数の半導体装置を得ることができるようにしている。
このように、複数の半導体装置を同時に製造することにより製造コストを大幅に抑制する事が可能となる。
前記絶縁性基板102としては、絶縁性であって、かつ加工強度が高い有機材料を用いることができ、例えば、ガラスクロスを基材としこれにエポキシ樹脂等の熱硬化型樹脂を含浸させた複合材料を好ましく用いることができる。また、前記接着剤103としては、液状、フィルム状等、特に限定されるものではなく、公知のものを適宜使用することができる。
絶縁材料としては、例えば、熱硬化型の樹脂等の絶縁性樹脂を用いることができる。絶縁材料の供給は、例えば、スピンコータを用いて塗布する方法、スキージを用いた印刷法、フィルム状の樹脂をラミネートする方法などにより行なうことができる。また、絶縁性樹脂として感光性樹脂を用いることも可能である。
なお、前記導電部は導電材料で埋められていてもよいし、前記側壁に形成されためっき膜上に後述の第1絶縁材料層(B)104bを形成する絶縁材料が形成されていてもよい。導電部を導電材料で埋める場合には、前記めっき時に一括充填するか、前記側壁にめっき膜が形成された後に、導電ペーストを充填すればよい。
第1絶縁材料層(B)104bを形成した後に、第1絶縁材料層(B)104bに外部電極109を設けるための開口部を開口する。
このようにして第1金属薄膜配線層105及び半導体素子101と電気的に接続された第2金属薄膜配線層106が形成される。
なお、前記ビア108は導電材料で埋められていてもよいし、前記開口の側壁上に形成されためっき膜上に後述の第2絶縁材料層107を形成する絶縁材料が設けられていてもよい。ビア108を導電材料で埋める場合には、前記めっき時に一括充填するか、前記側壁にめっき膜が形成された後に、導電ペーストを充填すればよい。めっき膜の厚みが充分であって電気的接続が良好である場合には、導電材料を充填しなくてもよい。
第2絶縁材料層107を構成する材縁材料は特に限定されるものではなく、公知の絶縁性樹脂等を利用することができる。また、前述のソルダーレジスト等を用いて第2金属薄膜配線層106を保護する保護膜とすることもできる。ソルダーレジストは液状の場合にはロールコーターなど、フィルム形状の場合にはラミネート、圧着プレスなどにより供給することができる。
また、前記第1絶縁材料層(B)104bの一部も除去し、外部電極109を設けるための開口部を開口する。そして当該開口に導電材料を設けて外部電極109を形成する。導電材料としては半田ボール、導電性ペースト、半田ペーストなど、導電がとれる材料を用いる。
図3は、本発明の半導体装置の実施形態2を示す断面図である。
この実施形態2の半導体装置200は、前記の実施形態1において、第1絶縁材料層(A)104aと第1絶縁材料層(B)104bとをそれぞれ異なる絶縁材料で形成した例である。前述のように第1絶縁材料層(A)104aと第1絶縁材料層(B)104bとは同じ絶縁材料で構成されていてもよいし、異なる絶縁材料で構成されていてもよい。
本実施形態2のように第1絶縁材料層(A)と第1絶縁材料層(A)とが異なる絶縁材料によって構成されている場合、最表面の第1絶縁材料層(B)104bをソルダーレジスト等により構成し保護膜とすることもできる。ソルダーレジストは液状の場合にはロールコーターなど、フィルム形状の場合にはラミネート、圧着プレスなどにより供給される。
図4は本発明の半導体装置の実施形態3を示す断面図である。
この実施形態3の半導体装置300は、前記第2金属薄膜配線層と電気接続されているが、前記半導体素子とは電気接続されていない第1金属薄膜配線層を有する半導体装置の例である。本実施形態3は、このような半導体素子101と電気接続されていない第1金属薄膜配線層105を備える以外は、実施形態1の半導体装置100と同様の構成である。これにより半導体装置300内の電気回路を多様化させることが可能となる。そして、後述するように本発明の半導体装置に積層した半導体装置及び他の電子部品の独立配線を外部端子から出力することが可能となる。
図5は本発明の半導体装置の実施形態4を示す断面図である。
この実施形態4の半導体装置400は、前記第1金属薄膜配線層105を複数層形成した半導体装置の例である。本実施形態4はこのような複数層の第1金属薄膜配線層を備える以外は、実施形態1の半導体装置100と同様の構成である。
より具体的に説明すると、実施形態4の半導体装置400は、前記第1絶縁材料層(A)104a上に一部が前記半導体素子101の周辺領域に延出された第1金属薄膜配線層(A)105aと、当該第1金属薄膜配線層(A)105a上に形成された第1絶縁材料層(B)104bと、当該第1絶縁材料層(B)104b上に形成され前記第1金属薄膜配線層(A)104aと電気的に接続されている第1金属薄膜配線層(B)105bと、当該第1金属薄膜配線層(B)105b上に形成された第1絶縁材料層(C)104cと、を備える半導体装置である。そして、前記第1金属薄膜配線層(B)105bの一部は外部に露出した部分を有し、当該部分には外部電極109が設けられている。
上記の構成の半導体装置400は、半導体装置内の電気回路を、より多様化させることができる。すなわち、例えば、半導体素子の電極パッド上に異電位の外部電極を短絡せずに立体的に配置することができるようになる。
そして、第1金属薄膜配線層(B)105b上に第1絶縁材料層(C)104cを形成し、その一部を除去して第1金属薄膜配線層(B)105bの一部を露出させて当該部分に外部電極109を設ければよい。また、第1絶縁材料層(A)104a、第1絶縁材料層(B)104b、及び第1絶縁材料層(C)104cはそれぞれ同一の絶縁材料で構成されていてもよいし、異なる絶縁材料層で形成されていてもよい。
図5では第1金属薄膜配線層105が2層の場合を例示したが、本発明の半導体装置はこれに限られず、更に多数層の第1金属薄膜配線層が形成されていてもよい。この場合には、前述の第1金属薄膜配線層と第1絶縁材料層の形成を交互に行って多層化していくことができる。
図6は本発明の半導体積層モジュール構造の実施形態5を示す断面図である。
本発明に係る半導体積層モジュール構造500は、前記実施形態1の半導体装置100を4個用いて縦に積層した構造の例である。半導体積層モジュール構造500においては半導体装置の第1金属薄膜配線層105上に形成された外部電極109と、他の半導体装置の第2金属薄膜配線層106上の露出部分とが接続されており、これにより半導体装置の主平面に垂直な方向に4個の半導体装置が積層されている。
なお、実施形態5では4個の半導体装置が積層された例を示したが、本発明に係る半導体積層モジュール構造はこれに限られるものではなく、更に複数の半導体装置を積層することも可能である。また、半導体装置だけではなく、他の電子部品を積層して積層モジュール構造とすることもできる。この場合には、前記半導体装置の外部電極109及び/又は第2金属薄膜配線層の露出分と、他の半導体装置又は電子部品とを電気的に接続して、半導体装置の主平面に垂直な方向に一つ以上の他の半導体装置および/または電子部品を積層すればよい。
このように、本発明の半導体装置を半導体積層モジュール構造や積層モジュール構造の構成単位として用いることで、TSV構造のように半導体素子に貫通電極を設けることなく、また、個々の半導体素子のサイズが異なっても、任意の段数の半導体積層モジュール構造や積層モジュール構造を実現することができる。
100 半導体装置
101 半導体素子
102 絶縁性基板(支持体)
103 接着剤
104a 第1絶縁材料層(A)
104b 第1絶縁材料層(B)
105 第1金属薄膜配線層
105a 第1金属薄膜配線層(A)
105b 第1金属薄膜配線層(B)
106 第2金属薄膜配線層
107 第2絶縁材料層
108 ビア
108a ビア(A)
108b ビア(B)
109 外部電極
110 第2金属薄膜配線層の露出部(外部電極)
111 開口
112 開口
200 半導体装置
300 半導体装置
400 半導体装置
500 半導体積層モジュール構造
1 有機基板
2 半導体素子
3 接着剤
4 貫通ビア
5a 金属電極
5b 金属電極
6 絶縁材料層
7 金属薄膜配線層
8 ビア部
9 外部電極
10 金属ビア
11 配線保護膜
20 半導体装置
30 半導体装置
31 平板
33 接着剤
34 絶縁材料層
35 配線層
36 ビア部
37 半田ボール
38 ソルダーレジスト層
41 半導体パッケージ
42 半導体パッケージ
43 基板
45 電極パッド
46 ワイヤー
47 封止部材
48 外部接続端子
50 半導体装置
52 インターポーザ基板
53 樹脂層
54 貫通電極(TSV:Through Silicon Via)
55 封止樹脂
56 外部接続端子(半田ボール)
U1〜U5 半導体装置のユニット
Claims (10)
- 金属箔を有しない絶縁性基板と、
前記絶縁性基板の一方の主面上に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子の素子回路面上及びその周辺の前記絶縁性基板上を封止する第1絶縁材料層(A)と、
前記半導体素子の素子回路面に配置された電極上の前記第1絶縁材料層(A)に形成され、側壁に金属薄膜層を有する開口と、
前記第1絶縁材料層(A)上に設けられ、前記開口の側壁に形成された金属薄膜層と電気的に接続され、一部が外部表面に露出している第1金属薄膜配線層と、
前記第1金属薄膜配線層上に設けられた第1絶縁材料層(B)と、
前記絶縁性基板の半導体素子が搭載されていない主面上に設けられた第2絶縁材料層と、
前記第2絶縁材料層内に設けられ、一部が外部表面に露出している第2金属薄膜配線層と、
前記絶縁性基板を貫通して前記第1金属薄膜配線層まで達し、前記第2金属薄膜配線層と一括形成された、前記第1絶縁材料層(A)上の第1金属薄膜配線層と第2金属薄膜配線層とを電気的に接続しているビアと、
前記第1金属薄膜配線層上に形成された外部電極と、
を含み、
前記第2金属薄膜配線層と、前記半導体素子の素子回路面に配置された電極と、前記第1金属薄膜配線層と、前記ビアと、前記第1金属薄膜配線層上に形成された外部電極とを電気的に接続した構造を有することを特徴とする半導体装置。 - 前記第1絶縁材料層(A)と前記第1絶縁材料層(B)とがそれぞれ異なる絶縁材料であることを特徴とする請求項1に記載の半導体装置。
- 前記第2金属薄膜配線層と電気接続され、前記半導体素子とは電気接続されていない第1金属薄膜配線層を有することを特徴とする請求項1または2に記載の半導体装置。
- 前記第1金属薄膜配線層が複数層存在し、該複数の第1金属薄膜配線層間を接続するビアが存在することを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記絶縁性基板上に複数個の半導体素子を有することを特徴とする請求項1〜4のいずれかに記載の半導体装置。
- 請求項1〜5のいずれかに記載の半導体装置の複数個を、半導体装置の第1金属薄膜配線層上に形成された外部電極と、他の半導体装置の第2金属薄膜配線層上の露出部分とを接続することにより、半導体装置の主平面に垂直な方向に複数個の半導体装置を積層したことを特徴とする半導体積層モジュール構造。
- 請求項1〜5のいずれかに記載の半導体装置の第2金属薄膜配線層上の露出部分と電気的に接続された少なくとも1つ以上の他の半導体装置、または、電子部品を積層したことを特徴とする積層モジュール構造。
- 金属箔を有しない絶縁性基板の一方の主面に、複数の半導体素子をその素子回路面が上になるように位置合わせして配置し、これらの半導体素子の素子回路面の反対側の面を絶縁性基板に固着する工程、
前記半導体素子の素子回路面上及び前記絶縁性基板上に第1絶縁材料層(A)を形成する工程、
前記第1絶縁材料層(A)内に開口を形成する工程、
前記第1絶縁材料層(A)上に一部が前記半導体素子の周辺領域に延出された第1金属薄膜配線層を形成すると共に、前記第1絶縁材料層(A)内の前記開口の側壁に前記半導体素子の前記素子回路面に配置された電極と接続された金属薄膜層を形成する工程、
前記第1金属薄膜配線層、前記金属薄膜層及び前記第1絶縁材料層(A)の上に第1絶縁材料層(B)を形成する工程、
前記絶縁性基板を貫通し、前記第1絶縁材料層(A)上の前記第1金属薄膜配線層に到達する開口を形成する工程、
前記絶縁性基板の前記半導体素子が配置された面と反対側の面上、及び前記絶縁性基板を貫通する前記開口の表面上に金属薄膜を形成して第2金属薄膜配線層、及び該第2金属薄膜配線層と前記第1金属薄膜配線層とを電気的に接続するビアを形成する工程、
前記第2金属薄膜配線層上に第2絶縁材料層を形成する工程、
前記第1金属薄膜配線層上に外部電極を形成する工程、
及び、
所定の位置で前記絶縁性基板、前記第1絶縁材料層、第2絶縁材料層を切断することにより、1つまたは複数の半導体チップを含む半導体装置を分離する工程、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1〜5のいずれかに記載の半導体装置の複数個を用い、一つの半導体装置の第1金属薄膜配線層上に形成された外部電極と、他の半導体装置の絶縁性基板上に露出している第2金属薄膜配線層とを電気的に接続して、半導体装置の主平面に垂直な方向に一つ以上の半導体装置を積層することを特徴とする半導体積層モジュール構造の製造方法。
- 請求項1〜5のいずれかに記載の半導体装置の第2金属薄膜配線層上の露出部分に、他の半導体装置又は電子部品を電気的に接続して、半導体装置の主平面に垂直な方向に一つ以上の他の半導体装置および/または電子部品を積層することを特徴とする積層モジュール構造の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012243276A JP6034664B2 (ja) | 2012-11-05 | 2012-11-05 | 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012243276A JP6034664B2 (ja) | 2012-11-05 | 2012-11-05 | 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014093430A JP2014093430A (ja) | 2014-05-19 |
JP6034664B2 true JP6034664B2 (ja) | 2016-11-30 |
Family
ID=50937304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012243276A Active JP6034664B2 (ja) | 2012-11-05 | 2012-11-05 | 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6034664B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3813402B2 (ja) * | 2000-01-31 | 2006-08-23 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP4268560B2 (ja) * | 2004-04-27 | 2009-05-27 | 大日本印刷株式会社 | 電子部品内蔵モジュールおよびその製造方法 |
JP4337859B2 (ja) * | 2006-10-06 | 2009-09-30 | カシオ計算機株式会社 | 半導体装置 |
KR101015704B1 (ko) * | 2008-12-01 | 2011-02-22 | 삼성전기주식회사 | 칩 내장 인쇄회로기판 및 그 제조방법 |
-
2012
- 2012-11-05 JP JP2012243276A patent/JP6034664B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014093430A (ja) | 2014-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013030593A (ja) | 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法 | |
US7501696B2 (en) | Semiconductor chip-embedded substrate and method of manufacturing same | |
EP2672789B1 (en) | Ultrathin buried die module and method of manufacturing thereof | |
JP5912616B2 (ja) | 半導体装置及びその製造方法 | |
JP4171499B2 (ja) | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 | |
JP5367523B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP2005286036A (ja) | 電子部品実装構造及びその製造方法 | |
JP2013243345A5 (ja) | ||
JP2008218979A (ja) | 電子パッケージ及びその製造方法 | |
JP7202785B2 (ja) | 配線基板及び配線基板の製造方法 | |
CN107770947A (zh) | 印刷布线板和印刷布线板的制造方法 | |
TWI611523B (zh) | 半導體封裝件之製法 | |
US9196507B1 (en) | Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same | |
JP6417142B2 (ja) | 半導体装置及びその製造方法 | |
KR102235811B1 (ko) | 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법 | |
JP4438389B2 (ja) | 半導体装置の製造方法 | |
JP2009260165A (ja) | 半導体装置 | |
US11139234B1 (en) | Package carrier and manufacturing method thereof | |
JP6034664B2 (ja) | 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法 | |
TWI550792B (zh) | 半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法 | |
JP2006339293A (ja) | 回路モジュール | |
EP2903021A1 (en) | Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same | |
JP2005191157A (ja) | 半導体装置およびその製造方法 | |
KR20110107119A (ko) | 스택 패키지 | |
JP2005235881A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150818 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160914 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160920 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161024 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161028 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6034664 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |