JP2005286036A - 電子部品実装構造及びその製造方法 - Google Patents

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Hiroyuki Kato
Hiroshi Murayama
Shoji Watanabe
広幸 加藤
昌宏 春原
啓 村山
章司 渡▲辺▼
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Abstract

【課題】 薄型化の要求に容易に対応できる電子部品実装を提供する。
【解決手段】 樹脂層20a上に、開口部を備えたプリプレグ絶縁層10が形成されることによって凹部31が設けられた構造のコア基板30と、コア基板30の凹部31の底部に、電子部品40の接続パッド40aが上側になって実装された電子部品40とを含む。また、プリプレグ絶縁層上に樹脂層が形成された構造のコア基板の樹脂層に電子部品が埋設されている構成としてもよい。
【選択図】 図6


Description

本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、薄型化に容易に対応できる電子部品実装構造及びその製造方法に関する。

マルチメディア機器を実現するためのキーテクノロジーであるLSI技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、LSIと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。

例えば、特許文献1には、リード部品を介さないでプリント配線基板と半導体チップを電気的に接続するために、凹部が設けられた一体型のコア基板の該凹部に半導体チップを実装し、それらの上に半導体チップに接続される多層配線を形成することが記載されている。

また、特許文献2には、配線基板上に複数の半導体チップが絶縁層に埋設された状態で3次元的に実装され、絶縁層を介して多層に形成された配線パターンにより複数の半導体チップが相互接続された構造の半導体装置が記載されている。
特開2002−170840号公報 特開2000−323645号公報

ところで、半導体チップが配線基板上に3次元的に積層された半導体装置では、小型化に加えて全体の厚みを薄型化することが要求されている。

上記した特許文献1及び2では、半導体装置の全体の厚みを薄型化することに関しては何ら考慮されていない。

本発明は以上の課題を鑑みて創作されたものであり、薄型化の要求に容易に対応できる電子部品実装及びその製造方法を提供することを目的とする。

上記課題を解決するため、本発明は電子部品実装構造に係り、樹脂層と、前記樹脂層上に形成され、開口部を備えたプリプレグ絶縁層とにより構成されたコア基板であって、前記プリプレグの開口部によって凹部が設けられた構造の前記コア基板と、前記コア基板の凹部内の前記樹脂層上に、電子部品の接続パッドが上側になって実装された前記電子部品とを有することを特徴とする。

本発明では、コア基板は、樹脂層上に、開口部が設けられたプリプレグ絶縁層が形成されたものであり、プリプレグ絶縁層の開口部によってコア基板に凹部が設けられた構成となっている。プリプレグ絶縁層は、ガラスクロスなどを樹脂に含侵させたプリプレグが硬化したものである。コア基板の凹部の底部には、電子部品の接続パッドが上側になった状態で該電子部品が実装されている。

本発明では、電子部品がコア基板の中に実装されて電子部品の厚みが解消されることから、電子部品の厚みは実装構造全体の厚みに影響しなくなり、電子部品実装構造の薄型化を図ることができる。

しかも、コア基板は、樹脂上に、予め開口部が設けられたプリプレグが接着されて得られるので、ルータなどで板状のコア基板に凹部を形成する方法(特許文献1)よりも極めて簡易な方法でかつ低コストで製造される。

また、上記課題を解決するため、本発明は電子部品実装構造に係り、プリプレグ絶縁層と、前記プリプレグ絶縁層上に形成された樹脂層とにより構成されるコア基板と、前記コア基板の前記樹脂層に、電子部品の接続パッドが上側になって埋設された前記電子部品とを有することを特徴とする。

本発明では、コア基板がプリプレグ絶縁層とその上に形成された樹脂層とにより構成され、コア基板の樹脂層に、電子部品の接続パッドが上側になって電子部品が埋設されている。

このようにしても、電子部品がコア基板を構成する樹脂層の中に実装されて電子部品の厚みが解消されるので、電子部品実装構造の薄型化を図ることができる。

本発明の好適な態様では、コア基板及び電子部品の上方に、電子部品の接続パッドに電気的に接続される配線パターンが形成される。また、最上の配線パターンに上側電子部品がフリップチップ実装される。さらに、電子部品の接続パッドに接続された配線パターンは、コア基板を貫通するビアホールを介してコア基板の下面側に形成された配線パターンに電気的に接続される。そして、コア基板の下面側の最下の配線パターンに外部接続端子が接続される接続部が設けられる。

あるいは、コア基板の片面のみを使用する片面実装とし、上側電子部品の外側近傍の最上の配線パターンに、上側電子部品の高さよりも高い外部接続端子が接続される接続部を設けるようにしてもよい。この態様の場合、電子部品の外側領域に配線パターンを引き回す必要がないので、コア基板の下面側に外部接続端子を設ける場合よりも電子部品実装構造の面積を縮小化することができる。

また、電子部品が、表面に、ペリフェラル型で配置された接続パッドとそれを露出させるパシベーション膜とを備え、配線パターンが、パシベーション膜に接触した状態で接続パッドに接続され、かつ接続パッドから電子部品の外側に延在して形成されるようにしてもよい。

この態様の場合、電子部品の接続パッド上にビアホールを形成する必要がないので、電子部品がレーザによってダメージを受けるおそれがない。しかも、電子部品のパシベージョン膜の絶縁耐性が低い場合あっても、電子部品の中央部上に配線パターンが配置されないので、配線パターンと電子部品の電気回路とが電気的にショートするおそれもない。

また、上記した課題を解決するため、本発明は電子部品実装構造の製造方法に係り、樹脂層の上に、開口部が設けられたプリプレグを配置し、加熱/加圧して前記樹脂層上に前記プリプレグを接着することにより、前記開口部によって凹部が設けられた構造のコア基板を得る工程と、前記コア基板の凹部の底部の樹脂層上に、電子部品の接続パッドを上側にして前記電子部品を実装する工程とを有することを特徴とする。

また、上記した課題を解決するため、本発明は電子部品実装構造の製造方法に係り、プリプレグ上に、樹脂層を配置し、電子部品の接続パッドを上側にして前記電子部品を前記樹脂層上に配置する工程と、前記プリプレグ、前記樹脂層及び前記電子部品を加熱/加圧することにより、前記プリプレグと前記樹脂層とを接着し、かつ、前記樹脂層に前記電子部品を埋設して実装する工程とを有することを特徴とする。

本発明の製造方法を使用することにより、板状のコア基板をルータで加工して凹部を形成する方法よりも生産効率を格段に向上させることができ、上記した電子部品実装構造を低コストで製造することができる。

以上説明したように、本発明では、極めて簡易な方法でコア基板の中に電子部品が実装されるので、電子部品実装構造の薄型化に容易に対応できるようになる。

以下、本発明の実施の形態について、添付の図面を参照して説明する。

本発明の実施形態を説明する前に、コア基板上に電子部品が絶縁膜に埋設された状態で実装された構造の電子部品実装構造について説明する。図1は関連技術の電子部品実装構造を示す断面図である。

図1に示すように、関連技術の電子部品実装構造では、半導体チップ102がその接続パッド102aが上側になって(フェイスアップ)、接着層103によってコア基板100上に固着されている。コア基板100にはスルーホール100xが設けられており、その内面にはスルーホール導電層101が形成されている。スルーホール100xの孔には樹脂体104が充填されている。

コア基板100の上面にはスルーホール導電層101に接続された第1配線パターン108が形成されている。第1配線パターン108の膜厚は、半導体チップ102の段差を解消するために半導体チップ102の厚みに対応している。

また、半導体チップ102及び第1配線パターン108上には層間絶縁膜110が形成されており、半導体チップ102が層間絶縁膜110に埋設されている。半導体チップ102の接続パッド102a及び第1配線パターン108上の層間絶縁膜110の部分にビアホール110xが形成されている。層間絶縁膜110上には半導体チップ102の接続パッド102a及び第1配線パターン108にビアホール110xを介して接続された第2配線パターン112が形成されている。

また、第2配線パターン112の所要部上に開口部114xが設けられたソルダレジスト膜114が形成されており、その開口部114xに露出する第2配線パターン112の部分にNi/Auめっき層よりなる接続部112aが形成されている。そして、接続部112aに上側半導体チップ(不図示)がフリップチップ実装される。また、コア基板100の下面側にも所定のビルドアップ配線層(不図示)が形成され、最下の配線層に外部接続端子が設けられる。

関連技術の電子部品実装構造では、比較的厚みの厚いコア基板100(200μm以上)上にさらの半導体チップ102が実装されるため、実装構造を薄型化する際に容易に対応できないという問題がある。さらには、半導体チップ102の段差を解消するために、第1配線パターン108の膜厚を半導体チップ102の厚みに合わせる必要があるため、配線パターンを形成する際の電解めっきの処理時間が長くなり、生産効率が悪いという問題も残る。

次に説明する本発明の実施形態の電子部品実装構造では、そのような問題を解決することができ、しかも簡易な製造方法により薄型化に対応することができる。

(第1の実施の形態)
図2〜図5は本発明の第1実施形態の電子部品実装構造の製造方法を示す断面図、図6は同じく電子部品実装構造を示す断面図である。第1実施形態の電子部品実装構造の製造方法は、図2(a)に示すように、まず、ガラスクロスやアラミド繊維などにエポキシ樹脂などの樹脂を含侵させたプリプレグ(prepreg)10aを用意する。プリプレグ10aはB−ステージ(半硬化状態)のものが使用される。

その後に、図2(b)に示すように、プレス加工でプリプレグ10aの所要部を打ち抜くことにより、プリプレグ10aに開口部10xを形成する。

次いで、図2(c)に示すように、樹脂層20aの片面に銅箔20bが貼着された構造の銅箔付き樹脂層20を用意する。続いて、開口部10xが設けられたプリプレグ10aを銅箔付き樹脂層20の樹脂層20aの露出面に配置し、加熱/加圧することにより、プリプレグ10a及び樹脂層20aを硬化させて接着させる。これより、図2(d)に示すように、銅箔付き樹脂層20上に、開口部10xを備えたプリプレグ絶縁層10が形成され、樹脂層20aとプリプレグ絶縁層10とにより構成されるコア基板30が得られる。つまり、コア基板30に半導体チップが実装される凹部31が設けられたことになり、凹部31内に露出する樹脂層20aの部分が実装領域Aとなる。

本実施形態と違って、ルータを使用して板状のコア基板に凹部を形成する場合、比較的広い面積をルータでスキャンしながら加工する必要があるので、加工時間が長く、生産効率が悪いという課題がある。

しかしながら、本実施形態では、開口部10xを備えたプリプレグ10aを樹脂層20a上に接着することにより、凹部31が設けられたコア基板30を容易に得ることができるので、ルータを使用する場合よりも生産効率を格段に向上させることができる。

続いて、図2(e)に示すように、素子形成面に接続パッド40aとパシベージョン膜40bとが露出した構造を有する半導体チップ40を用意する。そして、接続パッド40aを上側にした状態で(フェイスアップ)、半導体チップ40を接着層12によってコア基板30の凹部31の実装領域Aに固着する。このとき、好適には、半導体チップ40の上面とコア基板30の上面が同一高さになるように、凹部31の深さ(プリプレグ10aの厚みに相当)が半導体チップ40の厚みに合わせて設定される。

あるいは、図2(e)の構造体を得るための変形例としては、図3(a)及び(b)に示すように、まず、銅箔付き樹脂層20の実装領域Aになる部分に、接続パッド40aを上側にして半導体チップ30を接着層12によって固着する。その後に、図3(c)に示すように、樹脂層20aの半導体チップ30が実装された実装領域Aに対応する部分に開口部10xが設けられたプリプレグ10aを銅箔付き樹脂層10上に配置し、加熱/加圧することにより、プリプレグ10a及び樹脂層20aを硬化させて接着させる。これにより、図3(c)に示すように、図2(e)同一の構造体が得られる。

このようにすることにより、半導体チップ40の厚みはコア基板30の厚みに含まれて解消されるので、半導体チップ40の厚みは実装構造全体の厚みに影響しなくなる。

なお、電子部品の一例として半導体チップ40を挙げたが、コンデンサ部品などの各種電子部品を使用してもよい。

次いで、図4(a)に示すように、半導体チップ40とコア基板30の凹部31の側面との隙間に充填樹脂14を埋め込んで平坦化する。さらに、コア基板30(プリプレグ絶縁層10及び樹脂層20a)をレーザなどで加工することにより、コア基板30を貫通して銅箔20bに到達する深さの第1ビアホール30xを形成する。

続いて、図4(b)に示すように、第1ビアホール30xを介して銅箔20bに接続される第1配線パターン16をコア基板30の上面に形成する。第1配線パターン16は例えばセミアディティブ法によって形成される。
詳しく説明すると、まず、コア基板30及び半導体チップ40上と第1ビアホール30xの内面にスパッタ法や無電解めっきによりシード層(不図示)を形成する。その後に、第1配線パターン16に対応する部分に開口部が設けられたレジスト膜(不図示)を形成する。次いで、シード層をめっき給電層に利用する電解めっきにより、レジスト膜の開口部に金属膜パターン(不図示)を形成する。さらに、レジスト膜を除去した後に、金属膜パターンをマスクにしてシード層をエッチングすることにより第1配線パターン16を得る。シード層は半導体チップ40の接続パッド40aに対して選択的にエッチングされる。なお、セミアディティブ法の他に、サブトラクティブ法やフルアディティブ法などを使用してもよい。

さらに、図4(c)に示すように、コア基板30の下面の銅箔20bがパターニングされて、コア基板30の下面にも第1配線パターン16が形成される。

次いで、図4(d)に示すように、コア基板30の両面側に樹脂フィルムをそれぞれ貼着するなどして、第1配線パターン16を被覆する層間絶縁膜18をそれぞれ形成する。なお、半導体チップ40とコア基板30の凹部31の側面との隙間を層間絶縁膜18で埋め込んで平坦化できる場合は、前述した充填樹脂14を省略してもよい。

続いて、図5(a)に示すように、コア基板30の両面側の層間絶縁膜18をレーザなどでそれぞれ加工することにより、半導体チップ40の接続パッド40aや第1配線パターン16に到達する深さの第2ビアホール18xをそれぞれ形成する。

さらに、図5(b)に示すように、コア基板30の両面側の層間絶縁膜18上に、半導体チップ40の接続パッド40aや第1配線パターン18に第2ビアホール18xを介して接続される第2配線パターン16aをそれぞれ形成する。

なお、本実施形態では、コア基板30の両面側にそれぞれ2層の配線パターン16,16aを形成する形態を例示するが、コア基板30の両面側にn層(nは1以上の整数)の配線パターンがそれぞれ積層された形態としてもよい。

続いて、図5(c)に示すように、コア基板30の両面側の第2配線パターン16aの所要部上に開口部24xが設けられたソルダレジスト膜24をそれぞれ形成する。さらに、コア基板30の両面側のソルダレジスト膜24の開口部24xの第2配線パターン16aの部分にNi/Auめっきを選択的に施すことにより接続部17をそれぞれ形成する。

その後に、図6に示すように、コア基板30の上側の第2配線パターン16aの接続部17に上側半導体チップ40x(上側電子部品)のバンプ40aがフリップチップ接続されて、第1実施形態の電子部品実装構造1が得られる。

第1実施形態の電子部品実装構造1では、図6に示すように、コア基板30が樹脂層20aと開口部10xが設けられたプリプレグ絶縁層10とにより構成されており、これによってコア基板30に凹部31が設けられている。そして、コア基板30の凹部31の底面の実装領域Aに、半導体チップ40がその接続パッド40aが上側になった状態で接着層12によって固着されて実装されている。つまり、半導体チップ40は樹脂層20a及びプリプレグ絶縁層10より構成されるコア基板30の中に埋設されて配置されており、半導体チップ40の厚みが解消された構成となっている。

また、コア基板30にはそれを貫通する第1ビアホール30xが形成されており、コア基板30の両面側には第1ビアホール30xを介して相互接続された第1配線パターン16がそれぞれ形成されている。

また、コア基板30の両面側には、第1配線パターン16を被覆する層間絶縁膜18がそれぞれ形成されている。コア基板30の上側の層間絶縁膜18には半導体チップ40の接続パッド40a及び第1配線パターン16に到達する深さの第2ビアホール18xが形成されている。また、コア基板30の下側の層間絶縁膜18には第1配線パターン16に到達する深さの第2ビアホール18xが形成されている。

コア基板30の上側の層間絶縁膜18上には、第2ビアホール18xを介して半導体チップ40の接続パッド40a及び第1配線パターン16に接続される第2配線パターン16aが形成されている。また、コア基板30の下側の層間絶縁膜18上には、第2ビアホール18xを介して第1配線パターン16に接続される第2配線パターン16aが形成されている。

さらに、コア基板30の両面側の第2配線パターン16a及び層間絶縁膜18上には、第2配線パターン16aの所要部上に開口部24xが設けられたソルダレジスト膜24がそれぞれ形成されている。コア基板30の両面側のソルダレジスト膜24の開口部24x内の第2配線パターン16aの部分には、Ni/Auめっき層よりなる接続部17がそれぞれ形成されている。

そして、コア基板30の上側の第2配線パターン16aの接続部17には、上側半導体チップ40xのバンプ40aがフリップチップ接続されている。一方、コア基板30の下側の第2配線パターン16aの接続部17が外部接続用パッドとなる。BGA(Ball Grid Array)タイプとする場合は、コア基板30の下側の第2配線パターン16aの接続部17にはんだボールや金バンプなどの外部接続端子(不図示)が設けられ、その外部接続端子がマザーボードなどに接続される。また、LGA(Land Grid Array)タイプとする場合は、外部接続端子は省略される。

第1実施形態では、樹脂層20a及びプリプレグ絶縁層10により構成されるコア基板30の凹部31の中に半導体チップ40が実装されるので、半導体チップ40の厚みが解消され、前述した関連技術よりも実装構造の全体の厚みを薄型化することができる。また、前述した関連技術と違って、第1配線パターン16の膜厚を半導体チップ40の厚みに合わせるために不必要に厚くする必要がないので、電解めっきの処理時間を大幅に短縮することができ、製造コストの低減を図ることができる。

さらには、開口部10xを備えたプリプレグ10aを樹脂層20a上に接着することにより、凹部31が設けられたコア基板30が得るので、ルータでコア基板に凹部を形成する方法よりも生産効率を格段に向上させることができる。

(第2の実施の形態)
図7及び図8は本発明の第2実施形態の電子部品実装構造の製造方法を示す断面図、図9は本発明の第2実施形態の電子部品実装構造を示す断面図、図10は図9を平面方向からみた平面図、図11は本発明の第2実施形態の電子部品実装構造の変形例を示す断面図である。

第2実施形態の特徴は、プリプレグとその上に形成された樹脂層とによりコア基板を構成し、プリプレグ上に樹脂層を接着する際に、同時に半導体チップを樹脂層に埋設させることにある。第2実施形態では、第1実施形態と同様な工程についてはその詳しい説明を省略する。

第2実施形態の電子部品実装構造の製造方法は、図7(a)に示すように、まず、第1実施形態と同様なプリプレグ10a、エポキシ樹脂などの樹脂層21、及び素子形成面に接続パッド40aとパシベーション膜40bとが露出した構造を有する半導体チップ40(電子部品)を用意する。その後に、プリプレグ10a上に樹脂層21を配置し、その上に接続パッド40aを上側にして半導体チップ40を配置する。さらに、この積層体を例えば温度:110℃、圧力:1MPaの条件の真空プレスによって加熱/加圧する。

このとき、半導体チップ40は樹脂層21側に押圧されて樹脂層21の中に埋設されると同時に、プリプレグ10a及び樹脂層21が硬化して樹脂層21がプリプレグ10aに接着される。これにより、図7(b)に示すように、プリプレグ絶縁層10上に樹脂層21が形成され、樹脂層21の中に半導体チップ40が埋設された構造体が得られる。つまり、プリプレグ絶縁層10とその上に形成された樹脂層21とによりコア基板30aが構成され、コア基板30aの樹脂層21の中に半導体チップ40が埋設される。

これによって、第1実施形態と同様に、半導体チップ40はコア基板30aに埋設されることでその厚みが解消されるので、半導体チップ40の厚みは実装構造の全体の厚みに影響しなくなる。このとき、好適には、半導体チップ40はその上面が樹脂層21の上面と同一面となった状態で樹脂層21に埋設される。

なお、第2実施形態では、半導体チップ40は樹脂層21の中に埋設される際に固着されるので、第1実施形態と違って接着層を使用する必要はなく、コスト低減を図ることができる。

次いで、図7(c)に示すように、コア基板30a及び半導体チップ40上に層間絶縁膜18を形成する。さらに、図8(a)に示すように、レーザなどで層間絶縁膜18を加工することにより、半導体チップ40の接続パッド40aに到達する深さのビアホール18xを形成する。次いで、図8(b)に示すように、第1実施形態の説明したセミアディティブ法などにより、ビアホール18xを介して半導体チップ40の接続パッド40aに接続される配線パターン16を層間絶縁膜18上に形成する。

なお、本実施形態では、コア基板30の上面側に1層の配線パターン16を形成する形態を例示するが、n層(nは1以上の整数)の配線パターンが積層された形態としてもよい。

続いて、図8(c)に示すように、配線パターン16の所要部上に開口部24xが設けられたソルダレジスト膜24を形成する。その後に、ソルダレジスト膜24の開口部24x内の配線パターン16の部分に選択的にNi/Auめっきを施すことにより、チップ用接続部17a及び外部用接続部17bを形成する。このとき、チップ用接続部17aは中央部に配置され、外部用接続部17bは周縁側にリング状に配置される。

そして、図9に示すように、図8(c)の構造体の中央部のチップ用接続部17aに上側半導体チップ40x(上側電子部品)のバンプ40aがフリップチップ接続される。さらに、図8(c)の構造体の周縁側の外部用接続部17bに、はんだボールや金バンプなどの外部接続端子26が形成される。外部接続端子26の高さは、上側半導体チップ40xの高さよりも高く設定される。以上により、第2実施形態の電子部品実装構造1aが得られる。

第2実施形態の電子部品実装構造1aでは、図9に示すように、コア基板30aがプリプレグ絶縁層10とその上に形成された樹脂層21とにより構成されている。コア基板30aを構成する樹脂層21には半導体チップ40が埋設されて実装されている。コア基板30及び半導体チップ40上には半導体チップ40の接続パッド40a上にビアホール18xが設けられた層間絶縁膜18が形成されている。層間絶縁膜18上にはビアホール18xを介して半導体チップ40の接続パッド40aに接続される配線パターン16が形成されている。

層間絶縁膜18上には配線パターン16の所要部上に開口部24xが設けられたソルダレジスト膜24が形成されおり、その開口部24x内の配線パターン16の部分にはチップ用接続部17a及び外部用接続部17bが設けられている。

また、中央部に配置されたチップ用接続部17aには上側半導体チップ40xのバンプ40aがフリップチップ接続されている。さらに、周縁側に配置された外部用接続部17bには上側半導体チップ40xの高さよりも高い高さの外部接続端子26が設けられている。そして、図9の電子部品実装構造1aは、上下反転した状態となって外部接続端子26がマザーボードなどに接続される。

図9の電子部品実装構造1aを上側からみると、図10に示すように、コア基板30aの中央部に上側半導体チップ40xがフリップチップ接続され、外部接続端子26が上側半導体チップ40xを取り囲むようにコア基板30aの周縁部にリング状に配置されている。

第2実施形態の電子部品実装構造1aでは、コア基板30aの樹脂層21の中に半導体チップ40が埋設されることから、半導体チップ40の厚みが実装構造の全体の厚みに影響を与えないので、第1実施形態と同様に電子部品実装構造の全体の厚みを薄型化することができる。

また、前述した第1実施形態では、コア基板30の半導体チップ40が実装された面と反対面側に外部接続端子が設けられるため、半導体チップ40から外側領域に配線パターン16,16aを引き回し、さらにはコア基板30に設けられた第1ビアホール30xを経由して半導体チップ40と外部接続端子とを電気的に接続する必要がある。

このため、半導体チップ40から外側領域をある程度確保する必要があるので、電子部品実装構造の面積を小さくする際に容易に対応できない場合が想定される。

第2実施形態では、コア基板30aの片面のみを使用する片面実装の形態であって、コア基板30aの半導体チップ40が実装された面側に、上側半導体チップ40xが実装されるばかりではなく、外部接続端子26が設けられている。このため、半導体チップ40と外部接続端子26との電気的な接続においては、半導体チップ40から外側領域に配線パターンを引き回すことなく、半導体チップ40の外周近傍上に配線パターンを持ち上げることによって行うことができる。従って、電子部品実装構造1aの面積は、半導体チップ40の面積と略同一サイズまで縮小することが可能となり、電子部品実装構造1aの面積の縮小化に容易に対応することができる。

なお、図11に示された第2実施形態の変形例の電子部品実装構造1bのように、第2実施形態の図9において、コア基板30aの樹脂層21に電子部品40が埋設されたものを使用する代わりに、第1実施形態で説明した凹部31が設けられたコア基板30を使用し、その凹部31の底部に電子部品40が接着層12によって固着されたものを使用してもよい。図11において、それ以外の要素は図9と同一であるのでその説明を省略する。

また、前述した第1実施形態において、前述した第2実施形態で説明したコア基板30aの樹脂層21に電子部品40が埋設されたものを使用し、第1実施形態と同様な配線パターンを形成してもよい。

(第3の実施の形態)
図12〜図14は本発明の第3実施形態の電子部品実装構造の製造方法を示す断面図、図15は本発明の第3実施形態の電子部品実装構造を示す断面図、図16は同じく電子部品実装構造の変形例を示す断面図である。

第3実施形態の特徴は、半導体チップとしてペリフェラル型で配置された接続パッドを備えたものを使用し、その接続パッドと配線パターンとをビアホールを介さずに直接接続することにある。第3実施形態では、第2実施形態と同様な工程についてはその詳しい説明を省略する。

第3実施形態の電子部品実装構造の製造方法は、図12(a)に示すように、まず、素子形成面に接続パッド40a及びパシベージョン膜40bが露出した構造を有する半導体チップ40(電子部品)を用意する。第3実施形態で使用される半導体チップ40では、ペリフェラル型で周縁部に接続パッド40aが配置されている。また、パシベージョン膜40bは、例えば、シリコン窒化膜とその上に形成されたポリイミド膜とより構成される。

さらに、第2実施形態と同様なプリプレグ10a及び樹脂層21を用意する。その後に、第2実施形態と同様な方法により、プリプレグ10a上に樹脂層21を配置し、さらに接続パッド40aを上側にして半導体チップ40を樹脂層21上に配置する。続いて、第2実施形態と同様な方法で加熱/加圧することにより、プリプレグ10a上に樹脂層21を接着すると共に、半導体チップ40を樹脂層21内に埋設する。

これにより、図12(b)に示すように、第2実施形態と同様に、プリプレグ絶縁層10及び樹脂層21により構成されるコア基板30aが得られると共に、コア基板30aの樹脂層21に半導体チップ40が埋設された状態となり、半導体チップ40の段差が解消される。次いで、図12(c)に示すように、コア基板30aをレーザなどで加工することにより、コア基板30aを貫通する第1ビアホール30xを形成する。

続いて、図13(a)に示すように、コア基板30aの上面、下面及び第1ビアホール30xの内面に、無電解めっきによりシード層13を形成する。さらに、配線パターンに対応する部分に開口部23xが設けられたレジスト膜23を形成する。

次いで、図13(b)に示すように、シード層13をめっき給電層に利用する電解めっきにより、レジスト膜23の開口部23x内、及び第1ビアホール30x内に金属膜パターン15を形成する。さらに、レジスト膜23を除去した後に、金属膜パターン15をマスクにしてシード層13をエッチングする。これにより、図12(c)に示すように、コア基板30の両面側に第1配線パターン16が形成される。

コア基板30aの上面の第1配線パターン16は、ビアホールを介すことなく半導体チップ40の接続パッド40aに直接接続され、パシベージョン膜に接触した状態で接続パッド40aから半導体チップ40の外側周辺部に延在して形成される。さらに、コア基板30aの上面の第1配線パターン16は、コア基板30aの下面の第1配線パターン16に第1ビアホール30xを介して電気的に接続される。

前述した第2実施形態では、半導体チップ40を被覆する層間絶縁膜18を形成した後に、半導体チップ40の接続パッド40a上の層間絶縁膜18にレーザによりビアホール18xを形成している。このため、レーザが半導体チップ40の接続パッド40bに照射されることによって、半導体チップ40のタイプによってはダメージが問題になる場合が想定される。

しかしながら、第3実施形態では、ビアホールを介すことなく半導体チップ40の接続パッド40aに第1配線パターン16が直接接続されるので、半導体チップ40にダメージを与えるおそれがなくなる。従って、各種の電子部品を幅広く使用できるようになり、実装の自由度を広くすることができる。

しかも、図12(c)の下図に示すように、コア基板30aの上面側の第1配線パターン16は、ペリフェラル型で配置された半導体チップ40の接続パッド40aから外側周辺部延在して形成される。つまり、半導体チップ40の中央部に第1配線パターン16を配置しないようにしている。

本実施形態と違って、半導体チップ40の接続パッド40aがエリアアレイ型で全面に配置されている場合、半導体チップ40の中央部にも配線パターンが形成される。このため、半導体チップ40のパシベージョン膜40bとして、絶縁耐性が低いものが使用される場合、配線パターンと半導体チップ40の電気回路とが電気的にショートする場合が想定される。このため、パシベーション膜40b上に絶縁性の高い保護膜を再度パターニングしなければならない場合が想定される。

しかしながら、本実施形態では、半導体チップ40のペリフェラル型で配置された接続パッド40aから外側周辺部に第1配線パターン16が延在して形成されるので、第1配線パターン16と半導体チップ40の電気回路とが電気的にショートするおそれがない。ペリフェラル型で配置される接続パッド40aから外側の下の半導体チップ40の領域には電気回路が存在しないからである。

このようにすることにより、半導体チップ40を実装した後に、層間絶縁膜やビアホールを形成する工程を省略できるので、第1実施形態よりもコスト低減を図ることができる。

次いで、図14(a)に示すように、コア基板30aの下面側の第1配線パターン16を被覆する層間絶縁膜18を形成し、第1配線パターン16上の層間絶縁膜18の部分に第2ビアホール18xを形成する。さらに、第2ビアホール18xを介して第1配線パターン16に接続される第2配線パターン16aをコア基板30aの下面側の層間絶縁膜18上に形成する。

なお、本実施形態では、コア基板30の上面側に1層の配線パターン16を形成し、コア基板30の下面側に2層の配線パターン16,16aを形成する形態を例示するが、コア基板30の両面側にn層(nは1以上の整数)の配線パターンがそれぞれ積層された形態としてもよい。

続いて、図14(b)に示すように、コア基板30aの上面側の第1配線パターン16上、及び下面側の第2配線パターン16a上に開口部24xがそれぞれ設けられたソルダレジスト膜24をコア基板30aの両面側にそれぞれ形成する。さらに、コア基板30aの両面側のソルダレジスト膜24の開口部24x内の第1、第2配線パターン16,16aの部分にNi/Auめっきを施して接続部17をそれぞれ形成する。

その後に、図15に示すように、コア基板30aの上側の第1配線パターン16の接続部17に上側半導体チップ40xのバンプ40aがフリップチップ接続される。これにより、第3実施形態の電子部品実装構造1cが得られる。そして、第1実施形態と同様に、コア基板30aの下側の第2配線パターン16の接続部17が外部接続用パッドとなる。

第3実施形態の電子部品実装構造1cでは、図15に示すように、第2実施形態と同様に、プリプレグ絶縁層10及び樹脂層21により構成されるコア基板30aの樹脂層21に半導体チップ40が埋設されて、半導体チップ40の厚みがコア基板30aに含まれて解消されている。

コア基板30aにはそれを貫通するビアホール30xが設けられており、コア基板30aの両面側にはビアホール30xを介して相互接続された第1配線パターン16がそれぞれ形成されている。コア基板30aの上面側の第1配線パターン16は、半導体チップ40のペリフェラル型で配置された接続パッド40aにビアホールを介すことなく直接接続され、パシベーション膜40bに接触した状態で形成されている。第1配線パターン16は、半導体チップ40の中央部上には形成されておらず、接続パッド40a上から半導体チップ40の外側周辺部に延在して形成されている。

コア基板30aの上面側の第1配線パターン16の所要部上に開口部24xが設けられたソルダレジスト膜24が形成されており、その開口部24xには接続部17が設けられている。そして、その接続部17に上側半導体チップ40x(上側電子部品)のバンプ40aがフリップチップ接続されている。

また、コア基板30aの下面側の第1配線パターン16上には第2ビアホール18xが設けられた層間絶縁膜18が形成されており、その上には第2ビアホール18xを介して第1配線パターン16に接続された第2配線パターン16aが形成されている。さらに、第2配線パターン16aの所要部上に開口部24xが設けられたソルダレジスト膜24が形成されており、その開口部24xには外部接続用の接続部17が設けられている。

第3実施形態の電子部品実装構造1cは、第2実施形態と同様に、半導体チップ40がコア基板30aの樹脂層21に埋設されているので、半導体チップ40の厚みが解消され、実装構造の薄型化に容易に対応できる。

さらに、第1配線パターン16が、半導体チップ40のペリフェラル型で配置された接続パッド40aにビアホールを介すことなく接続されて、半導体チップ40の外側周辺部に延在して形成されている。従って、前述したような理由により、半導体チップ40上に絶縁性の高い保護膜を特別にパターニングする必要がない。しかも、半導体チップ40は製造工程においてレーザによりダメージを受けるおそれがないので、各種の電子部品を使用できると共に、電子部品実装構造の信頼性を向上させることができる。

なお、図16に示される第3実施形態の変形例の電子部品実装構造1dのように、第3実施形態の図15において、コア基板30aの樹脂層21に電子部品40が埋設されたものを使用する代わりに、第1実施形態で説明した凹部31が設けられたコア基板30を使用し、その凹部31に電子部品40が接着層12によって固着されたものを使用してもよい。図16において、それ以外の要素は図15と同一であるのでその説明を省略する。

図1は関連技術に係る電子部品実装構造を示す断面図である。 図2(a)〜(e)は本発明の第1実施形態の電子部品実装構造の製造方法を示す断面図(その1)である。 図3(a)〜(c)は本発明の第1実施形態の電子部品実装構造の製造方法を示す断面図(その2)である。 図4(a)〜(d)は本発明の第1実施形態の電子部品実装構造の製造方法を示す断面図(その3)である。 図5(a)〜(c)は本発明の第1実施形態の電子部品実装構造の製造方法を示す断面図(その4)である。 図6は本発明の第1実施形態の電子部品実装構造を示す断面図である。 図7(a)〜(c)は本発明の第2実施形態の電子部品実装構造の製造方法を示す断面図(その1)である。 図8(a)〜(c)は本発明の第2実施形態の電子部品実装構造の製造方法を示す断面図(その2)である。 図9は本発明の第2実施形態の電子部品実装構造を示す断面図である。 図10は図9を平面方向からみた平面図である。 図11は本発明の第2実施形態の電子部品実装構造の変形例を示す断面図である。 図12(a)〜(c)は本発明の第3実施形態の電子部品実装構造の製造方法を示す断面図(その1)である。 図13(a)〜(c)は本発明の第3実施形態の電子部品実装構造の製造方法を示す断面図(その2)である。 図14(a)及び(b)は本発明の第3実施形態の電子部品実装構造の製造方法を示す断面図(その3)である。 図15は本発明の第3実施形態の電子部品実装構造を示す断面図である 図16は本発明の第3実施形態の電子部品実装構造の変形例を示す断面図である。

符号の説明

1,1a,1b,1c,1d…電子部品実装構造、10a…プリプレグ、10…プリプレグ絶縁層、10x,23x,24x…開口部、12…接着層、14…充填樹脂、16…第1配線パターン、16a…第2配線パターン、17…接続部、17a…チップ用接続部、17b…外部用接続部、18…層間絶縁膜、18x,30x…ビアホール、20…銅箔付き樹脂層、20a,21…樹脂層、20b…銅箔、23…レジスト膜、24…ソルダレジスト膜、26…外部接続端子、30,30a…コア基板、31…凹部、40…半導体チップ(電子部品)、40a…接続パッド、40b…パシベーション膜、40x…上側半導体チップ(上側電子部品)。

Claims (18)

  1. 樹脂層と、前記樹脂層上に形成され、開口部を備えたプリプレグ絶縁層とにより構成されたコア基板であって、前記プリプレグ絶縁層の開口部によって凹部が設けられた構造の前記コア基板と、
    前記コア基板の凹部内の前記樹脂層上に、電子部品の接続パッドが上側になって実装された前記電子部品とを有することを特徴とする電子部品実装構造。
  2. プリプレグ絶縁層と、前記プリプレグ絶縁層上に形成された樹脂層とにより構成されるコア基板と、
    前記コア基板の前記樹脂層に、電子部品の接続パッドが上側になって埋設された前記電子部品とを有することを特徴とする電子部品実装構造。
  3. 前記コア基板及び電子部品の上方に、前記電子部品の接続パッドに電気的に接続される配線パターンが形成されていることを特徴とする請求項1又は2に記載の電子部品実装構造。
  4. 前記配線パターンはn層(nは1以上)で構成されており、最上の前記配線パターンに上側電子部品がフリップチップ接続されていることを特徴とする請求項3に記載の電子部品実装構造。
  5. 前記コア基板の両面には、該コア基板を貫通するビアホールを介して相互接続された配線パターンが形成されており、前記電子部品の接続パッドに電気的に接続された配線パターンは、前記コア基板の両面に形成された前記配線パターンと電気的に接続されていることを特徴とする請求項3又は4に記載の電子部品実装構造。
  6. 前記コア基板の下面側には、n層(nは1以上)で構成される前記配線パターンが形成されており、最下の前記配線パターンの部分に外部接続端子が設けられる外部用接続部が画定されていることを特徴とする請求項5に記載の電子部品実装構造。
  7. 前記配線パターンはn層(nは1以上)で構成されており、最上の前記配線パターンには、上側電子部品がフリップチップ接続され、かつ、前記上側電子部品から外側の前記最上の配線パターンの部分に外部接続端子が設けられる外部用接続部が画定されていることを特徴とする請求項3に記載の電子部品実装構造。
  8. 前記電子部品は、表面に、ペリフェラル型で配置された前記接続パッドと、該接続パッドを露出させるパシベージョン膜とが設けられており、
    前記配線パターンは、前記パシベーション膜に接触した状態で前記電子部品の接続パッドに直接接続され、かつ該接続パッドから前記電子部品の外側に延在して形成されていることを特徴とする請求項3に記載の電子部品実装構造。
  9. 前記電子部品は半導体チップであることを特徴とする請求項1乃至8のいずれか一項に記載の電子部品実装構造。
  10. 樹脂層の上に、開口部が設けられたプリプレグを配置し、加熱/加圧して前記樹脂層上に前記プリプレグを接着することにより、前記開口部によって凹部が設けられた構造のコア基板を得る工程と、
    前記コア基板の凹部内の樹脂層上に、電子部品の接続パッドを上側にして前記電子部品を実装する工程とを有することを特徴とする電子部品実装構造の製造方法。
  11. プリプレグ上に、樹脂層を配置し、電子部品の接続パッドを上側にして前記電子部品を前記樹脂層上に配置する工程と、
    前記プリプレグ、前記樹脂層及び前記電子部品を加熱/加圧することにより、前記プリプレグと前記樹脂層とを接着し、かつ、前記樹脂層に前記電子部品を埋設して実装する工程とを有することを特徴とする電子部品実装構造の製造方法。
  12. 前記電子部品を実装する工程の後に、前記コア基板及び電子部品の上方に、前記電子部品の接続パッドに電気的に接続される配線パターンを形成する工程をさらに有することを特徴とする請求項10又は11に記載の電子部品実装構造の製造方法。
  13. 前記電子部品の接続パッドに電気的に接続される配線パターンを形成する工程は、
    前記コア基板を貫通するビアホールを介して相互接続される配線パターンを前記コア基板の両面にそれぞれ形成する工程と、
    前記コア基板及び前記電子部品の上方に、前記電子部品の接続パッド及びコア基板上の前記配線パターンにそれぞれ電気的に接続される配線パターンを形成する工程とを含むことを特徴とする請求項12に記載の電子部品実装構造の製造方法。
  14. 前記樹脂層の下面には銅箔が形成されており、
    前記電子部品を実装する工程の後に、
    前記コア基板を貫通するビアホールを介して相互接続される配線パターンを前記コア基板の両面にそれぞれ形成する工程と、
    前記コア基板及び前記電子部品の上方に、前記電子部品の接続パッド及びコア基板上の前記配線パターンにそれぞれ電気的に接続される配線パターンを形成する工程とをさらに有し、
    前記コア基板の下面の配線パターンは前記銅箔がパターニングされて形成されることを特徴とする請求項10に記載の電子部品実装構造の製造方法。
  15. 前記配線パターンを形成する工程は、n層(nは1以上の整数)の配線パターンを形成することを含み、前記n層の配線パターンの最上の前記配線パターンに上側電子部品をフリップチップ接続する工程をさらに有することを特徴とする請求項12に記載の電子部品実装構造の製造方法。
  16. 前記配線パターンを形成する工程は、n層(nは1以上の整数)の配線パターンを形成することを含み、前記配線パターンを形成する工程の後に、前記n層の配線パターンの最上の配線パターンに上側電子部品をフリップチップ接続すると共に、前記上側電子部品から外側の前記最上の配線パターンに該上側電子部品の高さよりも高い外部接続端子を形成する工程をさらに有することを特徴とする請求項12に記載の電子部品実装構造の製造方法。
  17. 前記電子部品は、表面に、ペリフェラル型で配置された前記接続パッドと、該接続パッドを露出させるパシベージョン膜とを備え、
    前記電子部品の接続パッドに電気的に接続される配線パターンを形成する工程において、前記配線パターンを、前記電子部品の接続パッドに前記パシベーション膜に接触した状態で直接接続すると共に、前記接続パッドから前記電子部品の外側に延在して形成することを特徴とする請求項12に記載の電子部品実装構造の製造方法。
  18. 前記電子部品は半導体チップであることを特徴とする請求項10乃至17のいずれか一項に記載の電子部品実装構造の製造方法。
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