TWI550792B - 半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法 - Google Patents

半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法 Download PDF

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Description

半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法
本發明關於一種半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法。更詳言之，本發明係關於一種以大型的面板規模來進行薄膜配線步驟及組裝步驟之Panel scale Fan-out package(面板規模扇出型封裝)構造者，特別適用於具有將封裝件垂直地積層複數層之構造的半導體積層型模組。
近年來，伴隨著電子機器之高機能化及輕薄短小化之要求，電子零件之高密度積體化，甚至於高密度安裝化不斷發展，使用該等電子零件之電子機器之半導體裝置，係比習知技術更為小型化。
以製造LSI(Large Scale Integration，大型積體電路)單元或IC模組類之半導體裝置的方法而言，目前已揭示一種方法(例如參照專利文獻1)，首先，在將電氣特性試驗中判定為良品之複數個半導體元件之元件電路面向下，以預定的排列配置並貼附於保持板上之後，於其上配置例如樹脂片材並加熱、加壓而成型， 將複數個半導體元件一併進行樹脂密封，接著，剝除保持板，並在將樹脂封裝體切斷、加工為預定形狀(例如圓形)之後，於填埋於樹脂封裝體之半導體元件的元件電路面上形成絕緣材料層，在配合半導體元件的電極焊墊的位置，於此絕緣材料層形成開口之後，將配線層形成於絕緣材料層之上，並且於開口內形成與半導體元件的電極焊墊連接的導電部(連通孔部)，接著，在依序進行抗焊層的形成、作為外部電極之焊球的形成之後，依每一個半導體元件切斷而予以個體化，完成半導體裝置。
然而，在如此而得之習知的半導體裝置中，在總括複數個半導體元件進行樹脂封裝時，由於樹脂會因硬化而收縮，且其收縮量未必與設計相同，故會因半導體元件之排列位置的不同而有樹脂硬化後的位置偏離設計位置的情形，在產生此位置偏離之半導體元件中，由於形成於絕緣材料層之開口的連通孔部與半導體元件之電極焊墊產生位置偏離，故會有連接可靠性降低的問題。
專利文獻2記載有一種解決此課題之半導體裝置。將此裝置的基本構造顯示於第8圖。
半導體裝置30係具備由樹脂硬化體或金屬構成之平板31，使半導體元件32之元件電路面朝上而配置於平板31的一方的主面，藉由接著劑33將與元件電路面成相反側的面(背面)固接於平板31。然後，以覆蓋半導體元件32之元件電路面的方式，在平板31的主面整體僅形成一層絕緣材料層34。在此單層的絕緣材料層34之上，形成由銅等的導電性金屬所構成的配線層35，且將其一部分引出至半導體元件32的周邊區域。此外，在形成於半 導體元件32之元件電路面上的絕緣材料層34，係形成有將半導體元件32的電極焊墊與配線層35予以電性連接之連通孔部36。此連通孔部36係與配線層35一併形成而一體化。另外，在配線層35的預定位置，形成複數個作為外部電極之焊球37。再者，在絕緣材料層34之上及除了焊球37之接合部以外的配線層35之上，形成如抗焊層38之保護層。
專利文獻2記載之半導體裝置係藉由上述之構成，使半導體元件的電極與配線層之連接可靠性提高，而能夠以高生產率，便宜地獲得可對應電極之微細化的半導體裝置。
然而，專利文獻2記載之半導體係有下述問題：因難以設置用貫通封裝件之表面背面的連通孔，因此，無法適用於近年來急速擴展之在半導體封裝件上積層其他的半導體封裝件或電路基板之3維構造的積層模組。
在近年的趨勢中，有半導體封裝件尺寸的小型化及半導體元件之搭載數量的增加之須求，以對應該等要求的發明而言，目前已提案、開發出在半導體封裝件上積層其他半導體封裝件或電路基板之POP(Package on Package，堆疊式封裝技術)構造的半導體裝置(專利文獻3)、及TSV(Through Silicon Via，直通矽晶穿孔)構造的半導體裝置(專利文獻4)。
根據第9圖，針對習知之POP構造進行說明。POP(Package on Package)係將複數個不同的LSI分別組裝於個別的封裝件，在測試之後，將該等封裝件予以積層而成的封裝件形態。
半導體裝置40係在半導體封裝件41上積層其他的半導體封裝件42所構成。下側的半導體封裝件41的基板43上構裝半導體 元件44，經由導線46電性連接形成於半導體元件44之周緣部的電極焊墊(省略圖示)與基板上的電極焊墊45。半導體元件44係整面由封裝構件47所封裝。而且，半導體封裝件41與半導體封裝件42係經由形成於半導體封裝件42之下表面的外部連接端子48(焊球)，藉由迴焊(reflow)而彼此電性連接。
如上述，POP可藉由積層複數個封裝件而大量確保機器搭載時的安裝面積，而且可個別地測試各個封裝件，因此，具有可減少生產率損失的優點。然而，由於POP係將各個封裝件個別地組裝，並積層完成後的封裝件，因此，難以減少由於半導體元件尺寸的縮小(shrink，收縮)所造成的組裝成本，而有積層模組的組裝成本價格非常高昂的問題。
接著，根據第10圖說明習知的TSV構造的半導體裝置。如第10圖所示，半導體裝置50係具有經由樹脂層53積層彼此具有相同的功能、構造且各自以相同的製造遮罩製作之複數片半導體元件51及1片中介(interposer)基板52之構造。半導體元件51係使用矽基板而成之半導體元件，藉由貫通矽基板之多個貫通電極(TSV：Through Silicon Via)54與上下鄰接之半導體元件電性連接，並且藉由密封樹脂55封裝。另一方面，中介基板52係由樹脂所構成之電路基板，其背面形成有複數個外部連接端子(焊球)56。
在習知之TSV(Through Silicon Via)積層模組構造中，因對各個半導體元件分別設置貫通孔而會有半導體元件受損的可能性，且必須追加複數個在貫通孔內形成連通孔電極之複雜且高成本的晶圓製程，會招致縱型積層模組整體的大幅成本上 升。此外，在習知構造中，難以進行包含不同尺寸之晶片的積層安裝，進而，由於在記憶體等相同晶片積層時必須進行「依各層賦予不同的再配線層」，因此製造成本比一般的記憶體模組大幅上升，而潛在有無法期望藉由量產效果來降低價格之問題。
(先前技術文獻) (專利文獻)
專利文獻1：日本特開第2003-197662號公報
專利文獻2：日本特開第2010-219489號公報
專利文獻3：日本特開第2008-218505號公報
專利文獻4：日本特開第2010-278334號公報
本發明人等為了解決上述之習知問題點而不斷致力探求，目的在於提供一種半導體裝置，該半導體裝置係具有貫通表面背面的電極之構造，且以POP型構造為首，可形成垂直積層型構造，並且可容易地垂直積層尺寸不同之LSI晶片。
結果，如第7圖所示，研發出一種半導體裝置(日本特願2011-165200：未公開)，可藉由該半導體裝置來解決上述問題，該半導體裝置具有：有機基板1；朝厚度方向貫通有機基板1之貫通連通孔4；設置於有機基板1之兩面，與貫通連通孔4電性連接之外部電極5b及內部電極5a；使元件電路面朝上而藉由接著劑3搭載於有機基板1的一方的主面上之半導體元件2；用以封裝半導體元件2及其周邊的絕緣材料層6；設置於絕緣材 料層6內，且一部分露出於外部表面的金屬薄膜配線層7；與金屬薄膜配線層7電性連接之金屬連通孔10；及形成於金屬薄膜配線層7上之外部電極9，該半導體裝置具有將金屬薄膜配線層7、配置於半導體元件2之元件電路面的電極、內部電極5a、金屬連通孔10、及於金屬薄膜配線層7上形成的外部電極9予以電性連接之構造。此半導體裝置係以POP型構造為首，可形成垂直積層構造，進而，還具有可將不具有貫通電極之LSI晶片容易地進行垂直積層等極為優異的效果。
然而，本發明人等進一步進行檢討的結果，發現上述發明之模組構造必須在製造半導體裝置之前，事前準備已圖案化有配合所欲搭載之半導體裝置、及欲積層於半導體裝置上之零件(包含半導體裝置)的金屬配線之有機基板，由通用性的觀點觀之，還有改良的空間。此外，為了防止在製造步驟中對於有機基板之損傷，必須於表層設置保護膜，就製造步驟的簡化而言，也有改良的空間。
因此，本發明係以提供一種具有貫通表面背面間的電極之構造，以POP型構造為首，可形成垂直積層構造，且可容易地將尺寸不同之LSI晶片進行垂直積層，且通用性優異之半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法。
本發明係如以下記載者。
(1)一種半導體裝置，係包含：絕緣性基板；半導體元件，係使元件電路面朝上，經由接著層而搭載於前 述絕緣性基板之一方的主面上；第1絕緣材料層(A)，係將前述半導體元件之元件電路面上及其周邊之前述絕緣性基板上予以密封；第1金屬薄膜配線層，係設於前述第1絕緣材料層(A)上，且一部分露出於外部表面；第1絕緣材料層(B)，係設於前述第1金屬薄膜配線層上；第2絕緣材料層，係設於前述絕緣性基板之未搭載半導體元件的主面上；第2金屬薄膜配線層，係設於前述第2絕緣材料層內，且一部分露出於外部表面；連通孔，係貫通前述絕緣性基板，將前述第1絕緣材料層(A)內之第1金屬薄膜配線層與第2金屬薄膜配線層予以電性連接；及外部電極，係形成於前述第1金屬薄膜配線層上；該半導體裝置具有將前述第2金屬薄膜配線層、配置於前述半導體元件之元件電路面的電極、前述第1金屬薄膜配線層、前述連通孔、及形成於前述第1金屬薄膜配線層上的外部電極予以電性連接之構造。
(2)如上述(1)所述之半導體裝置，其中，前述第1絕緣材料層(A)及前述第1絕緣材料層(B)分別為不同絕緣材料。
(3)如上述(1)或(2)所述之半導體裝置，其係具有與前述第2金屬薄膜配線層電性連接，且未與前述半導體元件電性連接之第1金屬薄膜配線層。
(4)如上述(1)至(3)中任一項所述之半導體裝置，其中，前述第1金屬薄膜配線層存在有複數層，且存在有連接該複數個第1金 屬薄膜配線層間的連通孔。
(5)如上述(1)至(4)中任一項所述之半導體裝置，其中，在前述絕緣性基板上具有複數個半導體元件。
(6)一種半導體積層模組構造，係於複數個上述(1)至(5)中任一項所述半導體裝置中，將形成於半導體裝置之第1金屬薄膜配線層上的外部電極、及其他半導體裝置之第2金屬薄膜配線層上的露出部分予以連接，藉此，朝與半導體裝置之主平面垂直的方向積層複數個半導體裝置。
(7)一種積層模組構造，係積層有與上述(1)至(5)中任一項所述之半導體裝置的第2金屬薄膜配線層上的露出部分電性連接的至少一個以上的其他半導體裝置、或電子零件。
(8)一種半導體裝置的製造方法，係具備：將複數個半導體元件以其元件電路面朝上的方式，予以定位而配置於絕緣性基板之一方的主面，並將該等半導體元件之元件電路面的相反側的面，固接於絕緣性基板之步驟；將第1絕緣材料層(A)形成於前述半導體元件之元件電路面上及前述絕緣性基板上之步驟；在前述第1絕緣材料層(A)內形成開口之步驟；在前述第1絕緣材料層(A)上形成一部分延伸至前述半導體元件的周邊區域之第1金屬薄膜配線層，並且在前述第1絕緣材料層(A)內的前述開口內，形成與配置於前述半導體元件之前述元件電路面的電極連接之導電部之步驟；在前述第1金屬薄膜配線層、前述導電部及前述第1絕緣材料層(A)之上形成第1絕緣材料層(B)之步驟； 形成貫通前述絕緣性基板而到達前述第1絕緣材料層(A)上之前述第1金屬薄膜配線層的開口之步驟；在前述絕緣性基板之與配置有前述半導體元件的面成相反側的面上、及貫通前述絕緣性基板之前述開口的表面上，形成金屬薄膜，而形成第2金屬薄膜配線層、及將該第2金屬薄膜配線層與前述第1金屬薄膜配線層予以電性連接之連通孔之步驟；在前述第2金屬薄膜配線層上形成第2絕緣材料層之步驟；在前述第1金屬薄膜配線層上形成外部電極之步驟；及在預定的位置切斷前述絕緣性基板、前述第1絕緣材料層、第2絕緣材料層，藉以分離包含1個或複數個半導體晶片之半導體裝置之步驟。
(9)一種半導體積層模組構造的製造方法，係使用複數個上述(1)至(5)中任一項所述之半導體裝置，將形成於一個半導體裝置之第1金屬薄膜配線層上之外部電極與其他半導體裝置之露出於絕緣性基板上的第2金屬薄膜配線層予以電性連接，朝與半導體裝置的主平面垂直的方向積層一個以上的半導體裝置。
(10)一種積層模組構造的製造方法，係於上述(1)至(5)中任一項所述之半導體裝置的第2金屬薄膜配線層上的露出部分電性連接其他半導體裝置或電子零件，朝與半導體裝置的主平面垂直的方向積層一個以上之其他半導體裝置及/或電子零件。
根據本發明，可提供一種半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法，其具有貫通表面背面間之電極的構造，以POP型構造為首，可形成垂直積層構造， 且可容易地垂直積層尺寸不同之LSI晶片，並且通用性優異。
本發明之半導體裝置由於不須預先將金屬配線圖案化於絕緣性基板上，故不論所搭載之半導體元件、或所積層之半導體裝置或零件為何，都可使用共通的絕緣性基板，通用性優異。此外，由於是在形成第1金屬薄膜配線層形成之後，對於絕緣性基板(支撐板)進行配線形成，因此，不須為了保護配線而於絕緣性基板表面形成保護層。
1‧‧‧有機基板
2、32、44、51、101‧‧‧半導體元件
3、33、103‧‧‧接著劑
4‧‧‧貫通連通孔
5a‧‧‧內部電極
5b、9、109‧‧‧外部電極
6、34‧‧‧絕緣材料層
7‧‧‧金屬薄膜配線層
8、36‧‧‧連通孔部
10‧‧‧金屬連通孔
11‧‧‧配線保護膜
20、30、40、50、100、200、300、400‧‧‧半導體裝置
31‧‧‧平板
35‧‧‧配線層
37‧‧‧焊球
38‧‧‧抗焊層
41、42‧‧‧半導體封裝件
43‧‧‧基板
45‧‧‧電極焊墊
46‧‧‧導線
47‧‧‧密封構件
48‧‧‧外部連接端子
52‧‧‧中介基板
53‧‧‧樹脂層
54‧‧‧貫通電極
55‧‧‧密封樹脂
56‧‧‧外部連接端子(焊球)
102‧‧‧絕緣性基板(支撐體)
104a‧‧‧第1絕緣材料層(A)
104b‧‧‧第1絕緣材料層(B)
104c‧‧‧第1絕緣材料層(C)
105‧‧‧第1金屬薄膜配線層
105a‧‧‧第1金屬薄膜配線層(A)
105b‧‧‧第1金屬薄膜配線層(B)
106‧‧‧第2金屬薄膜配線層
107‧‧‧第2絕緣材料層
108‧‧‧連通孔
108a‧‧‧連通孔(A)
108b‧‧‧連通孔(B)
110‧‧‧第2金屬薄膜配線層露出於外部表面的部分(外部電極)
111、112‧‧‧開口
500‧‧‧半導體積層模組構造
第1圖係顯示本發明之半導體裝置之實施形態1的剖面圖。
第2-1圖(a)至(e)係顯示本發明之半導體裝置之製造方法的一例之概略圖(1)。
第2-2圖(f)至(j)係顯示本發明之半導體裝置之製造方法的一例之概略圖(2)。
第3圖係顯示本發明之半導體裝置之實施形態2的剖面圖。
第4圖係顯示本發明之半導體裝置之實施形態3的剖面圖。
第5圖係顯示本發明之半導體裝置之實施形態4的剖面圖。
第6圖係顯示本發明之半導體積層模組構造的實施形態5的剖面圖。
第7圖係顯示半導體裝置之參考例的剖面圖。
第8圖係顯示習知之半導體裝置的構造的剖面圖。
第9圖係顯示習知之POP構造之半導體裝置的構造的圖。
第10圖係顯示習知之TSV構造之半導體裝置的構造的圖。
以下，就用以實施本發明之形態進行說明。再者，在以下的記載中，雖根據圖式說明實施形態，惟該等圖式僅用於圖解說明，本發明並非限定於該等圖式。
(實施形態1)
第1圖係具備本發明之半導體裝置之基本構成的實施形態1之半導體裝置的縱剖面圖。
半導體裝置100係具有由樹脂硬化體所構成的絕緣性基板102，使半導體元件101之具有電極(未圖示)的元件電路面朝上而配置於絕緣性基板102之一方的主面，利用接著劑103將與元件電路面相反側的面(背面)固接於絕緣性基板102。前述接著劑103可適當使用液狀、薄膜狀、或公知之接著劑，並無特別限定。
在前述半導體元件101之元件電路面上及其周邊之前述絕緣性基板102上，設有第1絕緣材料層(A)104a。此外，前述絕緣材料層(A)104a上設有一部分露出於外部表面的第1金屬薄膜配線層105，更在該第1金屬薄膜配線層105上設有第1絕緣材料層(B)104b。
前述第1金屬薄膜配線層105係與前述半導體元件101上的電極(未圖示)電性連接。此外，在前述第1金屬薄膜配線層105之露出於外部表面的部分係設有外部電極109。以外部電極109而言，可使用例如焊球、導電膏、焊膏等。藉由此外部電極109，可將本發明之半導體裝置100與其他的電子零件等連接。
此外，在前述絕緣性基板102之未搭載前述半導體元件101側的主面上，係形成有一部分露出於外部表面之第2金屬薄膜配線層106，更在該第2金屬薄膜配線層106上設有第2 絕緣材料層107。藉由此第2金屬薄膜配線層106露出於外部表面的部分110，可將本發明之半導體裝置100與其他的電子零件等連接。
再者，在本發明之半導體裝置100設有連通孔108，該連通孔108貫通前述絕緣性基板102，將前述第1金屬薄膜配線層105與前述第2金屬薄膜配線層106予以電性連接。如上述，由於絕緣性基板102為了設置連通孔108而形成有貫通孔，因此，以絕緣性基板102的材料而言，可使用具絕緣性且加工強度高之有機材料。以此種絕緣性基板102而言，例如可使用使玻璃布含浸樹脂之複合材料。
本發明之半導體裝置100係因具有上述構造，因此，前述第2金屬薄膜配線層106、配置於前述半導體元件101之元件電路面的電極(未圖示)、前述第1金屬薄膜配線層105、前述連通孔108、及形成於前述第1金屬薄膜配線層上的外部電極109，係分別電性連接。
亦即，本發明之半導體裝置100係因一方的主面上的外部電極109與另一方的主面上之第2金屬薄膜配線層106露出於外部表面的部分110，經由半導體裝置內部的電路而電性連接，故以POP型構造為首，可構成垂直積層構造，且即使是尺寸不同之LSI晶片，亦可容易地進行垂直積層。
進而，如後所述，前述絕緣性基板102上的第2金屬薄膜配線層106不須在絕緣性基板102上預先圖案化。因此，不論所搭載之半導體元件、所積層之半導體裝置或零件等為何，都可使用共通的絕緣性基板，因而具有通用性優異之效果。此外， 由於是在形成第1金屬薄膜配線層105之後形成第2金屬薄膜配線層106，因此，不須以保護配線為目的而於絕緣性基板102表面形成保護層，可使製造步驟簡化並減少製造成本。
另外，在本實施形態中，雖針對絕緣性基板102上具有一個半導體元件101的半導體裝置進行說明，惟絕緣性基板102上具有複數個半導體元件101亦屬於本發明之實施形態。
使用第2圖，於以下說明製造上述本發明之半導體裝置100之方法之一例。
在以下說明的製造方法中，將絕緣性基板102設為遠大於半導體元件101的尺寸，並將複數個半導體元件101分別隔開間隔搭載於絕緣性基板102，藉由預定的處理步驟同時製造複數個半導體裝置，最後，分割為個別的半導體裝置而可獲得複數個半導體裝置。
如此，藉由同時製造複數個半導體裝置而可大幅抑制製造成本。
首先，如第2圖(a)所示，使用接著劑103將複數個半導體元件101固接於絕緣性基板102的一方的主面。此時，使半導體元件101的元件電路面朝上，而將其相反側的主面與絕緣性基板102固接。此外，複數個半導體元件101係分別設置預定的間隔來配置。
以前述絕緣性基板102而言，可使用具絕緣性且加工強度高之有機材料，例如，較佳地可使用以玻璃布為基材而使其含浸有環氧樹脂等熱硬化性型樹脂的複合材料。此外，以前述接著劑103而言，可為液狀、薄膜狀等，並無特別限定，可適當使用公知之 接著劑。
接著，如第2圖(b)所示，在半導體元件101的元件電路面上、及其周邊之絕緣性基板102上形成第1絕緣材料層(A)104a。
以絕緣材料而言，例如，可使用熱硬化型之樹脂等的絕緣性樹脂。絕緣性樹脂的供給，可藉由例如使用旋轉塗佈機(Spin Coater)塗佈的方法、使用刮漿板(squeegee)的印刷法、將薄膜狀的樹脂予以層疊(laminate)的方法等來進行。此外，亦可使用感光性樹脂作為絕緣性樹脂。
接著，如第2圖(c)所示，在半導體元件101上的第1絕緣材料層(A)104a的一部分設置開口111。藉此，半導體元件101之元件電路面的一部分會露出，可作為將半導體元件101與其他元件予以電性連接之電極而發揮功能。開口111的形成手段並沒有特別限定，可藉由將感光性樹脂予以曝光、顯像來形成，或可藉由雷射形成。
如第2圖(d)所示，在前述第1絕緣材料層(A)104a上形成第1金屬薄膜配線層105。第1金屬薄膜配線層105之形成，例如可在前述第1絕緣材料層(A)104a的上表面整體，藉由汽相沈積法(濺鍍(sputtering)法)、或無電解鍍覆等形成基底(種晶層)之後，進行電鍍。此時，如第2圖(d)所示，第1絕緣材料層(A)104a之開口111的側壁亦藉由鍍覆而形成導電性的金屬薄膜層，形成為將前述半導體元件101與第1金屬薄膜配線層105予以電性連接之導電部。然後，利用光微影法(Photolithography)，將整面形成之金屬薄膜層予以圖案化，藉以形成一部分延伸至前述半導體元 件101的周邊區域之第1金屬薄膜配線層105。
另外，前述導電部可利用導電材料填埋，亦可在形成於前述側壁之鍍覆膜上，形成用以形成後述之第1絕緣材料層(B)104b之絕緣材料。以導電材料填埋導電部時，可在前述鍍覆時一併填充，或在前述側壁形成鍍覆膜之後，以導電膏填充。
利用上述之光微影法所進行之圖案化並無特別限定，例如可藉由以下記載之減去法(subtractive)來形成。可藉由在金屬薄膜層上形成感光性阻劑層，於使用預定圖案的遮罩曝光、顯像後，對金屬薄膜層進行蝕刻來進行。此外，在形成第1金屬薄膜配線層105之後，利用蝕刻去除上述基底(種晶層)。
接著，如如第2圖(e)所示，在前述第1金屬薄膜配線層105、前述導電部、及前述第1絕緣材料層(A)104a上，形成第1絕緣材料層(B)104b。如後述，形成第1絕緣材料層(A)104a與第1絕緣材料層(B)104b的絕緣材料可為相同材料，亦可為不同材料，本實施形態1屬於使用相同材料之例。
在形成第1絕緣材料層(B)104b之後，在第1絕緣材料層(B)104b開設用以設置外部電極109的開口部。
接著，如第2圖(f)所示，將前述絕緣性基板102及第1絕緣材料層(A)104a予以貫通，形成到達第1金屬薄膜配線層105的開口。此開口例如可藉由使用微細鑽頭或雷射來形成。
然後，如第2圖(g)所示，在與前述絕緣性基板102之搭載有前述半導體元件101之側成相反側的面(背面)上，形成第2金屬薄膜配線層106。第2金屬薄膜配線層106係可藉由與前述第1金屬薄膜配線層105同樣的手段來形成。亦即，例如可藉由 汽相沈積法(濺鍍法)、或無電解鍍覆等，在前述絕緣性基板102的背面整體形成基底(種晶層)之後進行電鍍，形成金屬薄膜層。此時，如第2圖(g)所示，貫通絕緣性基板102及第1絕緣材料層(A)104a之開口的側壁亦藉由鍍覆而形成導電性的金屬薄膜層。藉此而形成將前述第1金屬薄膜配線層105與第2金屬薄膜配線層106予以電性連接之連通孔108。然後，可利用光微影法將形成在絕緣性基板102之背面整面之金屬薄膜層予以圖案化而形成第2金屬薄膜配線層106。
如此，形成將第1金屬薄膜配線層105及半導體元件101予以電性連接之第2金屬薄膜配線層106。
另外，前述連通孔108係可利用導電材料填埋，亦可在形成於前述開口之側壁上的鍍覆膜上，形成用以形成後述之第2絕緣材料層107之絕緣材料。以導電材料填埋連通孔108時，可在前述鍍覆時一併填充，或在前述側壁形成鍍覆膜之後，以導電膏填充。在鍍覆膜的厚度充足且電性連接良好時，亦可不填充導電材料。
接著，如第2圖(h)所示，在前述第2金屬薄膜配線層106上形成第2絕緣材料層107。此時，在未以前述導電材料填埋前述連通孔108時，藉由用以形成第2絕緣材料層107的絕緣材料來填充連通孔108。
構成第2絕緣材料層107的絕緣材料並無特別限定，可利用公知的絕緣性樹脂等。此外，亦可使用前述之抗焊劑等而作為用以保護第2金屬薄膜配線層106的保護層。抗焊劑為液狀時可藉由輥式塗佈機(roll coater)等供給，為薄膜形狀時可藉由層疊、壓 接沖壓機等來供給。
然後，如第2圖(i)所示，將第2絕緣材料層107的一部分去除，使前述第2金屬薄膜配線層106的一部分露出。藉此，經由該露出部，可將本發明之半導體裝置與其他的零件、元件予以電性連接。
此外，亦將前述第1絕緣材料層(B)104b的一部分去除，開設用以設置外部電極109的開口部。然後，將導電材料設置於該開口部而形成外部電極109。以導電材料而言，係使用焊球、導電膏、焊膏等可導電的材料。
最後，沿著第2圖(j)所示的A-A切斷線分割為各個個體，藉此可獲得本發明實施形態1之半導體裝置100。
(實施形態2)
第3圖係顯示本發明之半導體裝置之實施形態2的剖面圖。
本實施形態2之半導體裝置200係在前述之實施形態1中，以各自不同之絕緣材料形成第1絕緣材料層(A)104a與第1絕緣材料層(B)104b的例子。如前所述，第1絕緣材料層(A)104a與第1絕緣材料層(B)104b可以相同絕緣材料構成，亦可以不同絕緣材料構成。
如本實施形態2，在第1絕緣材料層(A)與第1絕緣材料層(B)由不同材料構成時，亦可藉由抗焊劑來構成最表面的第1絕緣材料層(B)104b而作為保護膜。抗焊劑為液狀時可藉由輥式塗佈機等供給，為薄膜形狀時可藉由層疊、壓接沖壓機等來供給。
(實施形態3)
第4圖係顯示本發明之半導體裝置之實施形態3的剖面圖。
本實施形態3的半導體裝置300係具有與前述第2金屬薄膜配線層電性連接，但未與前述半導體元件電性連接的第1金屬薄膜配線層之半導體裝置的例子。本實施形態3除了具有此種未與半導體元件101電性連接之第1金屬薄膜配線層105之外，係與實施形態1之半導體裝置100為同樣的構成。藉此，可使半導體裝置300內的電路多樣化。而且，如後所述，可將積層於本發明之半導體裝置的半導體裝置及其他電子零件的獨立配線從外部端子輸出。
(實施形態4)
第5圖係顯示本發明之半導體裝置之實施形態4的剖面圖。
本實施形態4的半導體裝置400係將前述第1金屬薄膜配線層形成複數層之半導體裝置的例子。本實施形態4除了具有此種複數層之第1金屬薄膜配線層以外，係與實施形態1之半導體裝置100為同樣的構成。
更具體地說明，實施形態4的半導體裝置400係具備：第1金屬薄膜配線層(A)105a，係一部分在前述第1絕緣材料層(A)104a上延伸至前述半導體元件101的周邊區域；第1絕緣材料層(B)104b，係形成於該第1金屬薄膜配線層(A)105a上；第1金屬薄膜配線層(B)105b，係形成於該第1絕緣材料層(B)104b上，且與前述第1金屬薄膜配線層(A)105a電性連接；第1絕緣材料層(C)104c，係形成於該第1金屬薄膜配線層(B)105b上。而且，前述第1金屬薄膜配線層(B)105b的一部分係具有露出於外部的部分，在該部分設有外部電極109。
上述構成的半導體裝置400可使半導體裝置內的電路更為多 樣化。亦即，例如，不須使不同電位的外部電極短路即可立體配置在半導體元件的電極焊墊上。
為了製造此種半導體裝置400，在前述第2圖(e)之後，於第1絕緣材料層(B)104b之一部分形成開口而使第1金屬薄膜配線層105的一部分露出。然後，在第1絕緣材料層(B)104b上，藉由如前述之鍍覆等手段來形成第1金屬薄膜配線層(B)105b。藉此，在開口的側壁也形成鍍覆膜，而形成用以將第1金屬薄膜配線層(A)105a及第1金屬薄膜配線層(B)105b予以電性連接之連通孔(B)108b。
然後，只要在第1金屬薄膜配線層(B)105b上形成第1絕緣材料層(C)104c，將其一部分去除而使第1金屬薄膜配線層(B)105b的一部分露出，並於該部分設置外部電極109即可。此外，第1絕緣材料層(A)104a、第1絕緣材料層(B)104b、及第1絕緣材料層(C)104c，係可分別以相同的絕緣材料構成，亦可由不同的絕緣材料層形成。
在第5圖中，雖例示第1金屬薄膜配線層105為2層的情況，但本發明的半導體裝置並不限定於此，亦可形成更多數層的第1金屬薄膜配線層。此時，可將前述之第1金屬薄膜配線層與第1絕緣材料層的形成交互地進行而多層化。
(實施形態5)
第6圖係顯示本發明之半導體積層模組構造之實施形態5的剖面圖。
本發明之半導體積層模組構造500係使用4個前述實施形態1的半導體裝置100而縱向積層之構造的例子。在半導體積層模 組構造500中，將形成於半導體裝置之第1金屬薄膜配線層105上之外部電極109與其他的半導體裝置之第2金屬薄膜配線層106上的露出部分予以連接，藉此朝與半導體裝置之主平面垂直的方向積層4個半導體裝置。
再者，在實施形態5中，雖顯示積層有4個半導體裝置的例子，但本發明之半導體積層模組構造並不限定於此，亦可進一步積層複數個半導體裝置。此外，不僅可積層半導體裝置，亦可基層其他電子零件來形成積層模組構造。此時，只要將前述半導體裝置之外部電極109及/或第2金屬薄膜配線層的露出部分和其他的半導體裝置或電子零件電性連接，而朝與半導體裝置之主平面垂直的方向積層一個以上的其他半導體裝置及/或電子零件即可。
如此，將本發明之半導體裝置使用作為半導體積層模組構造或積層模組構造的構成單位等，藉此，不須如TSV構造般在半導體元件設置貫通電極，而且，即使各個半導體元件的尺寸不同，亦可實現任意層數的半導體積層模組構造或積層模組構造等。
100‧‧‧半導體裝置
101‧‧‧半導體元件
102‧‧‧絕緣性基板(支撐體)
103‧‧‧接著劑
104a‧‧‧第1絕緣材料層(A)
104b‧‧‧第1絕緣材料層(B)
105‧‧‧第1金屬薄膜配線層
106‧‧‧第2金屬薄膜配線層
107‧‧‧第2絕緣材料層
108‧‧‧連通孔
109‧‧‧外部電極
110‧‧‧第2金屬薄膜配線層露出於外部表面的部分(外部電極)

Claims (11)

  1. 一種半導體裝置，係包含：絕緣性基板；半導體元件，係使元件電路面朝上，經由接著層而搭載於前述絕緣性基板之一方的主面上；第1絕緣材料層(A)，係將前述半導體元件之元件電路面上及其周邊之前述絕緣性基板上予以密封；第1金屬薄膜配線層，係設於前述第1絕緣材料層(A)上，且一部分露出於外部表面；第1絕緣材料層(B)，係設於前述第1金屬薄膜配線層上；第2絕緣材料層，係設於前述絕緣性基板之未搭載半導體元件的主面上；第2金屬薄膜配線層，係設於前述第2絕緣材料層內，且一部分露出於外部表面；連通孔，係貫通前述絕緣性基板，將前述第1絕緣材料層(A)內之第1金屬薄膜配線層與第2金屬薄膜配線層予以電性連接；及外部電極，係形成於前述第1金屬薄膜配線層上；該半導體裝置具有將前述第2金屬薄膜配線層、配置於前述半導體元件之元件電路面的電極、前述第1金屬薄膜配線層、前述連通孔、及形成於前述第1金屬薄膜配線層上的外部電極予以電性連接之構造。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，前述第1絕緣材料層(A)及前述第1絕緣材料層(B)分別為不同絕緣材料。
  3. 如申請專利範圍第1項所述之半導體裝置，其係具有與前述第2金屬薄膜配線層電性連接，且未與前述半導體元件電性連接之第1金屬薄膜配線層。
  4. 如申請專利範圍第2項所述之半導體裝置，其係具有與前述第2金屬薄膜配線層電性連接，且未與前述半導體元件電性連接之第1金屬薄膜配線層。
  5. 如申請專利範圍第1至4項中任一項所述之半導體裝置，其中，前述第1金屬薄膜配線層存在有複數層，且存在有連接該複數個第1金屬薄膜配線層間的連通孔。
  6. 如申請專利範圍第1至4項中任一項所述之半導體裝置，其中，在前述絕緣性基板上具有複數個半導體元件。
  7. 一種半導體積層模組構造，係於複數個申請專利範圍第1至6項中任一項所述之半導體裝置中，將形成於半導體裝置之第1金屬薄膜配線層上的外部電極、及其他半導體裝置之第2金屬薄膜配線層上的露出部分予以連接，藉此，朝與半導體裝置之主平面垂直的方向積層複數個半導體裝置。
  8. 一種積層模組構造，係積層有與申請專利範圍第1至6項中任一項所述之半導體裝置的第2金屬薄膜配線層上的露出部分電性連接的至少一個以上的其他半導體裝置、或電子零件。
  9. 一種半導體裝置的製造方法，係具備：將複數個半導體元件以其元件電路面朝上的方式，予以定位而配置於絕緣性基板之一方的主面，並將該等半導體元件之元件電路面的相反側的面，固接於絕緣性基板之步驟；將第1絕緣材料層(A)形成於前述半導體元件之元件電路 面上及前述絕緣性基板上之步驟；在前述第1絕緣材料層(A)內形成開口之步驟；在前述第1絕緣材料層(A)上形成一部分延伸至前述半導體元件的周邊區域之第1金屬薄膜配線層，並且在前述第1絕緣材料層(A)內的前述開口內，形成與配置於前述半導體元件之前述元件電路面的電極連接之導電部之步驟；在前述第1金屬薄膜配線層、前述導電部及前述第1絕緣材料層(A)之上形成第1絕緣材料層(B)之步驟；形成貫通前述絕緣性基板而到達前述第1絕緣材料層(A)上之前述第1金屬薄膜配線層的開口之步驟；在前述絕緣性基板之與配置有前述半導體元件的面成相反側的面上、及貫通前述絕緣性基板之前述開口的表面上，形成金屬薄膜，而形成第2金屬薄膜配線層、及將該第2金屬薄膜配線層與前述第1金屬薄膜配線層予以電性連接之連通孔之步驟；在前述第2金屬薄膜配線層上形成第2絕緣材料層之步驟；在前述第1金屬薄膜配線層上形成外部電極之步驟；及在預定的位置切斷前述絕緣性基板、前述第1絕緣材料層、第2絕緣材料層，藉以分離包含1個或複數個半導體晶片之半導體裝置之步驟。
  10. 一種半導體積層模組構造的製造方法，係使用複數個申請專利範圍第1至6項中任一項所述之半導體裝置，將形成於一個半導體裝置之第1金屬薄膜配線層上之外部電極與其他半導體 裝置之露出於絕緣性基板上的第2金屬薄膜配線層予以電性連接，朝與半導體裝置的主平面垂直的方向積層一個以上的半導體裝置。
  11. 一種積層模組構造的製造方法，係於申請專利範圍第1至6項中任一項所述之半導體裝置的第2金屬薄膜配線層上的露出部分電性連接其他半導體裝置或電子零件，朝與半導體裝置的主平面垂直的方向積層一個以上之其他半導體裝置及/或電子零件。
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