TW201606970A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201606970A
TW201606970A TW104123201A TW104123201A TW201606970A TW 201606970 A TW201606970 A TW 201606970A TW 104123201 A TW104123201 A TW 104123201A TW 104123201 A TW104123201 A TW 104123201A TW 201606970 A TW201606970 A TW 201606970A
Authority
TW
Taiwan
Prior art keywords
flat plate
semiconductor device
plate
semiconductor
insulating material
Prior art date
Application number
TW104123201A
Other languages
English (en)
Other versions
TWI685935B (zh
Inventor
池元義彦
井上広司
石堂仁則
松原寛明
今泉有加里
Original Assignee
吉帝偉士股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 吉帝偉士股份有限公司 filed Critical 吉帝偉士股份有限公司
Publication of TW201606970A publication Critical patent/TW201606970A/zh
Application granted granted Critical
Publication of TWI685935B publication Critical patent/TWI685935B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

本發明提供一種低外形、低熱阻的半導體裝置及其製造方法。 一種半導體裝置，其特徵在於具備：支撐板(1)；半導體晶片(2)，其係透過接著層以元件電路面為上方而搭載於支撐板(1)之一方的主面；絕緣材料層(4)，其係用以密封前述半導體晶片(2)及其周邊；開口，其係在前述絕緣材料層(4)中，形成於前述半導體晶片(2)之前述元件電路面上所配置的電極上；導電部(6)，其係以與前述半導體晶片之前述電極連接的方式形成於前述開口內；配線層(5)，其係以與前述導電部(6)連接之方式形成於前述絕緣材料層(4)上，且一部分朝向前述半導體晶片(2)之周邊區域延伸；以及外部電極(7)，其係形成於前述配線層(5)上，前述支撐板(1)為從複合支撐板所分離出之構成複合支撐板之最上層的平板，該複合支撐板係將在半導體裝置之製造過程中所使用的複數個平板予以積層而構成。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其是關於一種以大型的面板規格(panel scale)進行薄膜配線步驟及組裝步驟之具有Panel scale Fan-out package(面板規格扇出型封裝)構造的半導體裝置及其製造方法。
伴隨近年的電子機器之高功能化及輕薄短小化的要求，已開始進展電子零件之高密度積體化、進而開始進展高密度構裝化，使用於此等電子機器的半導體裝置，以往亦增加而展開小型化。
作為製造如LSI單元或IC模組之半導體裝置的方法，係有以下的方法：首先，在保持板上，將以電氣特性試驗判定為良品的半導體晶片之複數個，以元件電路面為下方並以預定的排列進行配置且貼附之後，在其上方，例如配置樹脂薄片且加熱、加壓而進行模製並一次性地以樹脂密封複數個半導體晶片，接著，剝離保持板，且將樹脂密封體切斷、加工成預定的形狀(例如圓形)之後，在被埋入於樹脂密封體內的半導體晶片之元件電路面上形 成絕緣材料層，且在該絕緣材料層對準半導體晶片之電極墊之位置而形成開口之後，在絕緣材料層之上方形成配線層，並且在開口內形成與半導體晶片之電極墊連接的導電部(穿孔(via)部)，其次，依順序進行阻焊劑層之形成、作為外部電極端子的錫球之形成之後，針對每一個半導體晶片進行切斷而個別化以完成半導體裝置(例如，參照專利文獻1)之方法。
然而，在如此所獲得的習知半導體裝置中，一次性地以樹脂密封複數個半導體晶片時，樹脂會因硬化而收縮，且其收縮量並不一定是如同設計般，故藉由半導體晶片之排列位置，有時樹脂硬化後的位置會偏離設計位置，而在已發生該位置偏移的半導體晶片中，因在形成於絕緣材料層之開口的穿孔部和半導體晶片之電極墊會發生位置偏移，故有連接可靠度降低的問題。
解決該課題的半導體裝置已記載於專利文獻2中。
將該裝置的基本構造顯示於第20圖。
半導體裝置20係具備由樹脂硬化體或金屬所構成的支撐板1，半導體晶片2是以元件電路面(表側面)為上方而配置於該支撐板1之一方的主面，並與元件電路面為相反側的面(背側面)藉由接著劑3固定於支撐板1。然後，在支撐板1之主面整體係為了覆蓋半導體晶片2之元件電路面而僅形成有一層絕緣材料層4。在該單層的絕緣材料層4之上方係形成由銅等之導電性金屬所構成的配線層5，而 該配線層5之一部分被拉出至半導體晶片2之周邊區域。又，在形成於半導體晶片2之元件電路面上的絕緣材料層4，係形成有電性連接半導體晶片2之電極墊(未圖示)和配線層的導電部(穿孔部)6。該導電部6係與配線層5一次性地形成一體化。又，在配線層5之預定的位置係形成有複數個錫球等的外部電極7。更且，在絕緣材料層4之上方、以及除了錫球等的外部電極7之接合部以外的配線層5之上方，係形成有配線保護層(阻焊劑層)8。
該裝置係對近年來要求日益高漲的電子零件之高密度化、輕薄短小化貢獻很大。
可是，在專利文獻2中記載以下之內容：在半導體裝置20中使用由使絕緣樹脂硬化的樹脂硬化體、或是不鏽鋼或42合金等之金屬所構成之具有均一厚度的平板，作為支撐板1。然而，與半導體裝置一體化的前述支撐板，係具有作為加強板(stiffener)、散熱板、及電磁屏蔽的功能，另一方面，在製程內也發揮作為製品搬運載具的任務，從面板之處理容易性、翹曲抑制、個片化之容易性的目的，通常可採用較厚的不鏽鋼。因此，作為最終製品的半導體裝置也會變厚，又無法選擇熱傳導性優異的材料作為支撐板1的材料，而散熱性也會變差，因存在以上的問題，故難以達成半導體裝置之更進一步的低外形化(薄形化)。
例如，使用SUS304作為支撐板(散熱板)1的情況下，SUS304之熱傳導係數(16.7[W/mK])，係一般被 使用作為散熱板的銅之熱傳導係數(約400W/mK)的20分之1以下，其散熱性差且PKG熱阻之降低效果小。又，當為了降低支撐板之翹曲，使用0.3mm厚度的SUS時，安裝高度就會變高而無法適用於行動裝置製品。
又，雖然在前述專利文獻2中有以下的記載：在切斷、分離成各個半導體裝置之前，例如機械性地研磨支撐板之與半導體晶片搭載面為相反側的面，藉此亦能夠薄化半導體裝置的厚度，但並無其具體的工法之記載，由於恐有因研磨差異或對半導體裝置之應力負荷而造成品質降低之虞，所以難以實用化。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開2003-197662號公報
專利文獻2：日本特開2010-219489號公報
本發明之目的在於提供一種低外形的半導體裝置及其製造方法。
又，本發明之目的在於提供一種低熱阻的半導體裝置及其製造方法。
本發明人等進一步專心研究之結果，發現為得到低外形的半導體裝置，及使搭載半導體裝置之支撐 板薄化，為得到低熱阻的半導體裝置，使用將低熱傳導係數複合化作為支撐板之複合支撐板，藉此可解決上述課題，終完成本發明。
亦即，本發明係如下記載。
(1)一種半導體裝置，其特徵在於具備：支撐板；半導體晶片，其係透過接著層以元件電路面為上方而搭載於前述支撐板之一方的主面；絕緣材料層，其係用以密封前述半導體晶片及其周邊；開口，其係在前述絕緣材料層中，形成於前述半導體晶片之前述元件電路面上所配置的電極上；導電部，其係以與前述半導體晶片之前述電極連接的方式形成於前述開口內；配線層，其係以與前述導電部連接之方式形成於前述絕緣材料層上，且一部分朝向前述半導體晶片之周邊區域延伸；以及外部電極，其係形成於前述配線層上，前述支撐板為複合支撐板中之搭載有前述半導體晶片的平板，且為從構成前述複合支撐板的其他平板所分離出的平板，而該複合支撐板係將在半導體裝置之製造過程中所用的複數個平板予以積層所成。
(2)一種半導體裝置之製造方法，其特徵在於包含如下步驟： 積層複數個平板以製作複合支撐板的步驟；使複數個半導體晶片位置對準地配置於構成前述複合支撐板的第1平板之主面，且藉由接著層固定與此等半導體晶片之元件電路面為相反側的面的步驟；在前述半導體晶片之前述元件電路面上及前述第1平板之主面上形成絕緣材料層的步驟；在配置於前述半導體晶片之前述元件電路面的電極上之位置，在前述絕緣材料層形成開口的步驟；在前述絕緣材料層上形成一部分朝向前述半導體晶片之周邊區域延伸的配線層，且在前述絕緣材料層之前述開口內形成與前述半導體晶片之前述電極連接的導電部的步驟；在前述配線層上形成外部電極的步驟；藉由在預定的位置切斷前述第1平板及前述絕緣材料層，將包含一個或複數個半導體晶片的半導體裝置個片化的步驟；以及在前述之將包含一個或複數個半導體晶片的半導體裝置個片化的步驟之前或之後，將構成前述複合支撐板的複數個平板中前述第1平板以外的平板從半導體裝置分離的步驟。
(3)如(2)所述之半導體裝置之製造方法，其中，前述複合支撐板係藉由接著劑而積層第1平板和第2平板所成者，且藉由去除接著劑而將前述第1平板以外的平板從半導體裝置分離。
(4)如(3)所述之半導體裝置之製造方法，其中，前述第1平板與第2平板之間的接著劑係沿著用以將包含一個或複數個半導體晶片的半導體裝置個片化的切斷線所設置，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板及前述絕緣材料層、和前述第1平板與第2平板之間的接著劑一起切斷，藉此分離前述第1平板和第2平板。
(5)如(4)所述之半導體裝置之製造方法，其中，在前述第2平板沿著前述切斷線而設置凹部，在前述凹部之中設置接著劑。
(6)如(2)所述之半導體裝置之製造方法，其中，前述複合支撐板係依第1平板、第3平板、第2平板之順序積層所成，前述第3平板之面積係小於比前述第1平板及第2平板之面積，前述第2平板和前述第3平板係藉由接著劑接著，在前述第1平板與前述第3平板之間係以不存在接著劑而直接地接觸，前述第2平板之不存在前述第3平板的區域部分、和前述第1平板之不存在前述第3平板的區域部分係藉由接著劑接著，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板及前述絕緣材料層、和前述第1平板、前述第3平板及第2平板所積層的區域部分一起切斷，藉此將前述第1平板與第3平板及第2平板進行分離。
(7)如(2)所述之半導體裝置之製造方法，其中，前述複合支撐板係藉由第1平板和第2平板已密接的狀態下在第1平板和第2平板之外周部分焊接所積層而成，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板和第2平板所焊接後的外周部分予以切斷去除，藉此分離前述第1平板和第2平板。
(8)如(3)所述之半導體裝置之製造方法，其中，前述複合支撐板係使第1平板和第2平板藉由具有接著性的暫時固定用薄膜固定，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板從前述暫時固定用薄膜分離，藉此分離前述第1平板和第2平板。
(9)一種半導體裝置，其特徵在於具備：複合支撐板，其係積層複數個平板所構成；半導體晶片，其係透過接著層以元件電路面為上方而搭載於構成前述複合支撐板之最上層的第1平板之主面；絕緣材料層，其係用以密封前述半導體晶片及其周邊；開口，其係在前述絕緣材料層中，形成於前述半導體晶片之前述元件電路面上所配置的電極上；導電部，其係以與前述半導體晶片之前述電極連接的方式形成於前述開口內；配線層，其係以與前述導電部連接之方式形成於前述絕緣材料層上，且一部分朝向前述半導體晶片之周邊區域延伸；以及外部電極，其係形成於前述配線層上， 前述第1平板係由構成複合支撐板的平板中熱傳導率最高的材料所構成。
(10)一種半導體裝置之製造方法，其特徵在於包含如下之步驟：將由複數個平板中熱傳導率最高的材料所構成的第1平板作為最上層，並積層第1平板和其他平板以製作複合支撐板的步驟；使複數個半導體晶片位置對準地配置於前述第1平板之主面，且藉由接著層固定與此等半導體晶片之元件電路面為相反側的面的步驟；在前述半導體晶片之前述元件電路面上及前述第1平板之主面上形成絕緣材料層的步驟；在配置於前述半導體晶片之前述元件電路面的電極上之位置，在前述絕緣材料層形成開口的步驟；在前述絕緣材料層上形成一部分朝向前述半導體晶片之周邊區域延伸的配線層，且在前述絕緣材料層之前述開口內形成與前述半導體晶片之前述電極連接的導電部的步驟；在前述配線層上形成外部電極的步驟；以及藉由在預定的位置切斷前述第1平板及前述絕緣材料層，將包含一個或複數個半導體晶片的半導體裝置個片化的步驟。
本發明之半導體裝置係可以達成如下所述 的功效。
˙提高散熱特性(低熱阻化)
˙可將PKG厚度薄化且擴展行動裝置製品等的製品適用範圍
˙即便PKG厚度變薄，仍可實現與習知品同等之翹曲的抑制
1‧‧‧支撐板、複合支撐板
1a‧‧‧第1平板
1b‧‧‧第2平板
1c‧‧‧第3平板
2‧‧‧半導體晶片
2a‧‧‧第1半導體晶片
2b‧‧‧第2半導體晶片
3、3a、3c‧‧‧接著劑
4、4a、4b‧‧‧絕緣材料層
5、5a、5b‧‧‧配線層
6、6a、6b‧‧‧導電部
7‧‧‧外部電極
8‧‧‧配線保護層
10‧‧‧刀具
11‧‧‧暫時固定用薄膜
12‧‧‧凹部
14‧‧‧開口
16‧‧‧層間穿孔部
18‧‧‧層間絕緣保護層
20‧‧‧半導體裝置
30‧‧‧真空腔室
31‧‧‧電子束
32‧‧‧焊接部
33‧‧‧接觸部
CL、CL1、CL2、CL3‧‧‧切斷線
第1圖係顯示本發明的半導體裝置之構成例的剖視圖。
第2圖係顯示本發明的半導體裝置之構成例的剖視圖。
第3圖係顯示在本發明的半導體裝置之製造方法中所使用的複合支撐板之構成例的剖視圖。
第4A圖至第4E圖係顯示製造本發明之半導體裝置的方法之步驟之一部分的剖視圖。
第5A圖及第5B圖係顯示將本發明之半導體裝置個片化的步驟之剖視圖。
第6A圖及第6B圖係顯示在本發明的半導體裝置之製造方法中所使用的複合支撐板之構成例的剖視圖。
第7A圖及第7B圖係顯示在本發明的半導體裝置之製造方法中所使用的複合支撐板之構成例的剖視圖。
第8A圖至第8E圖係顯示製造本發明之半導體裝置的方法之步驟之一部分的剖視圖。
第9A圖及第9B圖係顯示製造本發明之半導體裝置的方法之步驟之一部分的剖視圖。
第10A圖至第10C圖係顯示在本發明的半導體裝置之製造方法中所使用的複合支撐板之構成例的剖視圖。
第11A圖至第11C圖係顯示將本發明之半導體裝置個片化的步驟之剖視圖。
第12A圖至第12C圖係顯示在本發明的半導體裝置之製造方法中所使用的複合支撐板之構成例的剖視圖。
第13A圖及第13B圖係顯示從半導體裝置之複合支撐板分離第1平板的步驟之示意圖。
第14A圖及第14B圖係顯示將本發明之半導體裝置個片化的步驟之剖視圖。
第15圖係顯示本發明的半導體裝置之構成例的剖視圖。
第16圖係顯示本發明的半導體裝置之構成例的剖視圖。
第17A圖及第17B圖係顯示本發明之半導體裝置中的複合支撐板之構成例的剖視圖。
第18A圖至第18E圖係顯示製造本發明之半導體裝置的方法之步驟之一部分的剖視圖。
第19A圖及第19B圖係顯示將本發明之半導體裝置個片化的步驟之剖視圖。
第20圖係顯示習知的半導體裝置之構造的示意圖。
以下，就用以實施本發明的形態加以說明。另外，在以下的記載中，雖然是依據圖式說明實施形態，但是其等的圖式係供給圖解所用者，本發明並非被限定於其等圖式。
[實施形態1]
第1圖係顯示本發明的半導體裝置之實施形態的縱剖視圖。
第1圖所示的半導體裝置20，係具備支撐板1、半導體晶片2、絕緣材料層4、配線層5及外部電極7。
半導體晶片2係以具有電極(未圖示)的元件電路面為上方而配置於支撐板1之主面上，與元件電路面為相反側的面(背面)藉由接著劑3而固定於支撐板1。
在支撐板1之主面整體係為了覆蓋半導體晶片2之元件電路面而形成絕緣材料4。在該絕緣材料層4之上方係形成有構成由銅等之導電性金屬所構成之配線的配線層5，該配線層5之一部分係被拉出至半導體晶片2之周邊區域。在半導體晶片2之電極上的絕緣材料層係形成有開口，在該開口內係形成有導電部6而可電性連接配線層5和電極。又，在配線層5之預定的位置係形成有複數個錫球等的外部電極7。
在絕緣材料層4之上方、以及除了外部電極7之接合部以外的配線層5之上方，係形成配線保護層8。配線保護層8可以與絕緣材料層4之絕緣材料同種的材料形成， 亦可由異種的材料形成。
本實施形態之半導體裝置係在其製造過程中使用積層複數片平板而成的複合支撐板作為支撐板。半導體裝置係在其製造過程中被熱處理時會依構件之熱膨脹係數的差異而發生翹曲。為了防止該翹曲，必須支撐板具有某程度的剛性。因此，以往在例如使用SUS作為支撐板之材料時係使用0.3mm厚度左右。然而，半導體裝置若以支撐板為0.3mm厚度左右作為製品，安裝高度會變高且不適於作為行動裝置製品之使用。
因此在本實施形態中，係在半導體裝置之製造過程中使用積層複數片平板而構成之具有厚度的複合支撐板作為支撐板，最終會將搭載半導體晶片的平板(稱為第1平板)以外之平板從第1平板分離而僅將第1平板殘留在半導體裝置者。藉此，可形成沒有翹曲且低外形的半導體裝置。
為了不產生翹曲，由於支撐板所要求的剛性，係成為被積層於第1平板的其他平板所擔任，所以第1平板可薄化，而可薄化最終所獲得的半導體裝置。雖然第1平板亦可為與其他平板同樣的材料，但是亦可為異種的材料。例如亦可將第1平板以外的平板之材料設為SUS時，將第1平板的材料設為銅等之熱傳導性佳的材料。藉由將第1平板的材料設為銅等之熱傳導性佳的材料，第1平板有效地發揮作為半導體裝置之散熱板的功能。
[實施形態2]
第2圖係顯示本發明之實施形態2的剖視圖。
本實施形態之半導體裝置20係具有由二個半導體晶片2(第1半導體晶片2a及第2半導體晶片2b)所積層、配置而成的構造。第1半導體晶片2a是以元件電路面為上方而固定於與實施形態1所示之同樣的平板1之一方的主面，且在該平板1之上方以被覆第1半導體晶片2a之方式形成有絕緣材料層(第1絕緣材料層)4a，更在其上方形成有在第1半導體晶片2a之電極上具有導電部6a的第1配線層5a。然後，在第1絕緣材料層4a之上方、以及除了後述的層間穿孔部16之連接部(積層間穿孔連接部)以外的第1配線層5a之上方，係形成有層間絕緣保護層18。
更且，第2半導體晶片2b係以元件電路面為上方而固定於層間絕緣保護層18之上方，且以覆蓋該第2半導體晶片2b之方式形成絕緣材料層(第2絕緣材料層)4b。另外，第2絕緣材料亦可為與第1絕緣材料同種又可為異種。
然後，在第2絕緣材料層4b上係形成有第2配線層5b，且形成有電性連接該第2配線層5b和第2半導體晶片2b之電極的導電部6b。又，在第2半導體晶片2b之周邊區域，係對準被開口形成於層間絕緣保護層18的穿孔連接部而在第2絕緣材料層4b形成有開口，且在該開口內形成有電性連接第1配線層5a和第2配線層5b的層間穿孔部16。更且，在第2配線層5b之預定的位置係 形成有錫球等的外部電極7，而在第2絕緣材料層4b之上方、以及除了外部電極7之接合部以外的第2配線層5b之上方，係形成有配線保護層8。
在如此所構成的實施形態2中，係具有由二個半導體晶片2a、2b積層、配置所成的構造，且可以較高之良率廉價地獲得各半導體晶片2之電極與配線層之連接可靠度高、且能夠對應電極之細微化的半導體裝置。
另外，雖然在實施形態2中已顯示積層、配置有二個半導體晶片2的構造，但是亦可形成為積層、配置有三個以上之半導體晶片的構造。在三個以上之半導體晶片的積層構造中，係在第2配線層5b之上方，以半導體晶片之數目重疊有與前面所述的第2半導體晶片2b和第2絕緣材料層4、第2配線層5b及層間穿孔部16之積層構造同樣的構造。然後，在最上層之配線層上形成有配線保護層，並且在預定的位置形成有外部電極7，而完成半導體裝置。
以下顯示製造前面所述的實施形態1之半導體裝置20的方法作為實施形態。
在以下所說明的製造方法中，係將支撐板1設為比本發明的半導體晶片2之尺寸更極大者，其可以將複數個半導體晶片2分別隔出間隔地搭載於支撐板1，並藉由預定的處理步驟同時製造複數個半導體裝置，最終分割成各個半導體裝置以獲得複數個半導體裝置。
如此，藉由同時製造複數個半導體裝置，可大幅地抑 制製造成本。
又，在以下的實施形態中雖然是就在支撐板上具有一個半導體晶片的半導體裝置加以敘述，但是在支撐板上具有複數個半導體晶片時亦為本發明的實施形態。
[實施形態3]
依據第3圖至第5圖說明製造實施形態1所示之半導體裝置的方法之實施形態3。
第3圖係顯示複合支撐板之構成的示意圖。
複合支撐板1係藉由使用接著劑3c固定第1平板1a和第2平板1b所積層。如第3圖之左圖所示，接著劑3c係沿著將半導體裝置個片化時的切斷線CL所設置。
前述第1平板1a及第2平板1b為具有均一厚度的平坦之板，且由使絕緣樹脂硬化的樹脂硬化體、或不鏽鋼或42合金等之金屬所構成。複合支撐板1係只要第1平板1a和第2平板1b之合計厚度為不因後面所述的絕緣材料層之形成而產生翹撓的程度之厚度即可。由於構成複合支撐板1的平板中僅使用第1平板1a作為半導體裝置之構件，所以前述第1平板之厚度以較薄者為佳。
第4A圖至第4E圖係顯示個片化之前的步驟為止的半導體裝置之製程的示意圖。
第4A圖係顯示在藉由接著劑3c固定第1平板1a和第2平板1b而成的支撐板1之上方藉由接著劑3固定並搭載半導體晶片2的狀態之示意圖。
首先，如第4A圖所示，使用接著劑3將複數個半導體晶片2固定於支撐板1a之一方的主面。此時，以使半導體晶片2之元件電路面成為上方，使該元件電路面之相反側的主面和支撐板1a固定。又，複數個半導體晶片2係分別設置預定的間隔而配置。
接著，如第4B圖所示，在半導體晶片2之元件電路面上、以及其周邊的支撐板1上形成絕緣材料層4。
作為絕緣材料，例如可使用熱硬化型之樹脂等的絕緣性樹脂。絕緣材料之供給，例如可使用旋轉塗佈機進行塗佈的方法、使用刮板的印刷法、積層薄膜狀之樹脂的方法等來進行。又，亦可使用感光性樹脂作為絕緣性樹脂。
其次，如第4C圖所示，在半導體晶片2上的絕緣材料層4之一部分設置開口14。藉此，可使半導體晶片2之元件電路面露出，且可發揮作為用以電性連接半導體晶片2和其他元件的電極之功能。開口14之形成手段並無特別限定，例如可藉由使感光性樹脂進行曝光、顯影來形成、或藉由雷射來形成。
如第4D圖所示，在前述絕緣材料層4上形成配線層5。配線層5之形成，例如可在前述絕緣材料層4之上面整體，以蒸鍍方式(濺鍍法)、或無電解鍍覆等形成基底(晶種層)之後，藉由進行電鍍來進行。此時，如第4D圖所示，亦在絕緣材料層4之開口14的側壁藉由鍍覆而形成導電性的金屬薄膜層，且形成電性連接前述半導體晶片 2和配線層5的導電部6。然後，藉由光微影術將形成於全面的金屬薄膜層圖案化，藉此可形成一部分朝向前述半導體晶片2之周邊區域延伸的配線層5。
另外，前述導電部6亦可由導電材料所埋設，又亦可形成在形成於前述側壁的鍍覆膜上形成後述之絕緣材料層4的絕緣材料。在以導電材料埋設導電部6時，只要在進行前述鍍覆時一次地填充，或在前述側壁形成有鍍覆膜之後，填充導電漿即可。
藉由上述之光微影術所進行的圖案化，並無特別限定，例如可藉由以下所記載的減成法(subtractive method)形成配線層5。減成法係可以在金屬薄層上形成感光性阻劑層，且使用預定之圖案的遮罩進行曝光、顯影之後，藉由蝕刻金屬薄膜層來進行。又，在形成配線層5之後以蝕刻術去除上述基底(晶種層)。
接著，如第4E圖所示，在配線層5、導電部6及絕緣材料層4上形成配線保護層(阻焊劑層)8。配線保護層8和絕緣材料層4可為同一材料，又亦可為不同的材料。
在形成配線保護層8之後，在該配線保護層8開設用以設置外部電極7的開口部，在該開口部設置導電材料以形成外部電極7。作為導電材料係使用錫球、導電性糊、錫膏等。
第5圖係顯示將藉由第4A圖至第4E圖所示之步驟所獲得的半導體裝置個片化的步驟之示意圖。
沿著第5A圖所示之切斷線CL而切斷直至接著劑之至少上部被切斷為止，藉此如第5B圖所示地將半導體裝置20個片化成單片。
因固定第1平板1a和第2平板1b的接著劑3c係沿著切斷線CL所設置，故有助於第1平板1a和第2平板1b之固定的接著劑3c之接著面部分在切斷時被去除，且能使第1平板1a和第2平板1b分離。藉此，可以獲得具有第1圖所示之所期望厚度之支撐板1的半導體裝置20。
例如，使用50μm厚度之SUS板作為第1平板1a，使用250μm厚度之平板作為第2平板1b而形成合計300μm厚度的支撐板時，此係具有與使用300μm厚度之一片平板時同樣的翹曲防止效果。又，將第2平板1b從半導體裝置分離時，因在半導體裝置僅餘留50μm厚度之第1平板1a，故可將半導體裝置薄型化。
又，將第1平板之材料設為銅等之熱傳導性佳的材料時，可以形成低外形且散熱性優異的半導體裝置。
又，由於第2平板1b並未被切斷，所以能夠再利用。
[實施形態4]
依據第6A圖、第6B圖說明實施形態4。
本實施形態係改變實施形態3之一部分。在本實施形態中，如第6A圖所示，在第2平板1b沿著切斷線CL而設置凹部，在該凹部設置接著劑3c。然後，與實施形態3同樣地沿著第6A圖所示的切斷線CL而切斷直至接著劑之 至少上部被切斷為止，藉此可分離第1平板1a和第2平板1b。
藉此，可獲得具有第1圖所示之所期望厚度之支撐板1的半導體裝置20。
又，由於第2平板1b並未被切斷，所以能夠再利用。
在本實施形態中，如第6B圖所示，因第1平板1a和第2平板1b係大部分並未透過接著劑而直接地接觸，故第1平板1a和第2平板1b之一體性會增加，且能更提高翹曲防止的效果。
[實施形態5]
依據第7圖至第9圖說明實施形態5。
在本實施形態中，首先，如第7A圖、第7B圖所示，係採用使用平板1a、平板1b及平板1c之合計三片的平板所製作的複合支撐板1。前述複合支撐板1係依第1平板1a、第3平板1c、第2平板1b之順序積層，第3平板1c之面積係比第1平板1a及第2平板1b之面積更小，複合支撐板1之外周部分係成為不存在第3平板的狀態。
第2平板1b和前述第3平板1c係藉由接著劑3c接著。
在第1平板1a與第3平板1c之間隙不存在接著劑而直接地接觸。
然後，第2平板1b之外周部分不存在第3平板1c的區域部分、和前述第1平板之外周部分不存在第3平板的區域部分，係藉由接著劑3c接著，藉此，第3平板1c係 保持成與第1平板1a密接的狀態。
第8A圖至第8E圖係顯示使用複合支撐板1製作搭載複數個半導體晶片2的半導體裝置之集合體的步驟之示意圖。由於其內容係除了複合支撐板1為第7B圖所示的複合支撐板以外，其餘與在實施形態3之說明中依據第4A圖至第4E圖所示者同樣，所以省略說明。
第9圖係顯示將構成複合支撐板1的第1平板1a從其他平板1b、1c分離的步驟之示意圖。
因本實施形態的複合支撐板1係具有如前述的積層構造，故將包含一個或複數個半導體晶片的半導體裝置個別化時，在複合支撐板1之外周部分的第1平板1a、第3平板1c及第2平板1b存在之處將複合支撐板1與絕緣材料層4一起切斷時，已將第1平板1a和第2平板1b接著之處會被去除，又因第1平板1a和第3平板1c並未藉由接著劑接著，故可將前述第1平板和第3平板及第2平板分離。
[實施形態6]
依據第10圖、第11圖說明實施形態6。
在本實施形態中係如第10A圖所示地使用第1平板1a和第2平板1b作為複合支撐板1，而作為第1平板1a及第2平板1b則是使用金屬板。
如第10B圖所示，將第1平板1a和第2平板1b予以重疊並收容於真空腔室30內。將真空腔室30設為10-1Pa 至10-3Pa之高真空的狀態，且將複合支撐板1之外周部在距離端部數mm之位置以電子束31焊接以形成焊接部32。
第10C圖係顯示以如上述方式所製作的複合支撐板1。因該複合支撐板1係使外周部在高真空下藉由電子束31所焊接，故第1平板1a與第2平板1b之接觸部33係成為已完全密接的狀態。藉此，第1平板1a和第2平板1b直接地接觸，且第1平板1a和第2平板1b之一體性增加，能更提高翹曲防止的效果。
又，因焊接部32之焊接寬度可為1mm左右，故加熱為局部性，與TIG焊接或雷射焊接相較，亦可以減少焊接所引起的變形。
但是，在第1平板1a為極薄時，由於在焊接時恐有因平板間之間隙而在第1平板1a開啟孔之虞，所以為了預防開啟孔之目的，需要用以使平板彼此間完全地密接的夾具。
第11A圖係顯示在第10C圖所示的複合支撐板1之上部形成有包含半導體晶片的構造體之狀態。
形成前述之構造體的步驟，係除了複合支撐板1相異以外，其餘與在實施形態3之製造方法的說明中依據第4A圖至第4E圖所示者相同，所以省略說明。
將第11A圖所示的半導體裝置之集合體，如第11B圖所示，沿著切斷線CL1、CL2而切斷複合支撐板1之外周部並拆掉包含第1平板1a與第2平板1b之焊接部32的外周部，藉此分離第1平板1a和第2平板1b，其次如第11C圖所示，沿著切斷線CL3而切斷，藉此個片化成各個半導 體裝置。
藉此，可獲得具有第1圖所示之所期望厚度之支撐板1的半導體裝置20。
[實施形態7]
依據第12圖、第13圖說明本實施形態。
在本實施形態中，複合支撐板1係由第1平板1a和第2平板1b和暫時固定用薄膜11所構成。
首先，如第12A圖所示，準備第1平板1a和暫時固定用薄膜11和第2平板1b。
其次，如第12B圖所示，在第2平板1b單側貼合暫時固定用薄膜11。
接著，如第12C圖所示，將第1平板1a載置於暫時固定用薄膜11並予以貼合。
暫時固定用薄膜11係在基材薄膜之表背雙面設置接著劑層者，可以使用市售物。
第13A圖係顯示在第12C圖所示的複合支撐板1之上部形成有包含半導體晶片的構造體之狀態的示意圖。
形成前述之構造體的步驟，係除了複合支撐板1相異以外，其餘與在實施形態3之說明中依據第4A圖至第4E圖所示者相同，所以省略說明。
如第13B圖所示，將第2平板1b從暫時固定用薄膜11剝離，接著，將附著於第1平板1a的暫時固定用薄膜 從第1平板1a剝離。藉此能獲得僅具有第1平板1a作為支撐板的半導體裝置。
第14圖係顯示將第13B圖所示的半導體裝置個片化的步驟之示意圖。
如第14A圖所示，使用刀具10沿著切斷線CL將半導體裝置個片化，藉此可以獲得如第14B圖所示之被個片化的半導體裝置20。
[實施形態8]
依據第15圖說明本實施形態。
第15圖係顯示本發明的半導體裝置之實施形態的縱剖視圖。
第15圖所示的半導體裝置20，係具備積層複數片(圖示中為二片)平板所構成的支撐板1、半導體晶片2、絕緣材料層4、配線層5及外部電極7。
半導體晶片2係以具有電極(未圖示)的元件電路面為上方而配置於支撐板1之主面上，而與元件電路面為相反側的面(背面)則藉由接著劑3固定於支撐板1。
在支撐板1之主面整體係以覆蓋半導體晶片2之元件電路面之方式形成有絕緣材料層4。在該絕緣材料層4之上方係形成有構成由銅等之導電性金屬所構成之配線的配線層5，而該配線層5之一部分係被拉出至半導體晶片2之周邊區域。在半導體晶片2之電極上的絕緣材料層係形成有開口，在該開口內係形成有導電層6而可 電性連接配線層5和電極。又，在配線層5之預定的位置係形成有複數個錫球等的外部電極7。
在絕緣材料層4之上方、以及除了外部電極7之接合部以外的配線層5之上方，係形成配線保護層8。配線保護層8係可以與絕緣材料層4之絕緣材料同種的材料形成，又亦可以異種的材料形成。
本實施形態之半導體裝置係使用積層複數片平板(第1平板1a及第2平板1b)所構成的複合支撐板作為支撐板1。半導體裝置係在其製造過程中被熱處理時依構件之熱膨脹係數的差異而產生翹曲。為了預防該翹曲，必須支撐板具有某程度的剛性。因此，以往在例如使用SUS作為支撐板之材料時會使用0.3mm厚度左右者。然而，因SUS之熱傳導性差，故不適合作為半導體裝置之散熱板。
又，雖然亦考慮使用由熱傳導性佳之銅所構成的支撐板，但是為了提高剛性，必要使用具有厚度的銅板，因該銅板之加工性差，故無法採用。
於是，在本實施形態中，作為半導體裝置之支撐板係積層複數片平板以形成具有用以防止翹曲之剛性的複合支撐板，且由熱傳導係數高的銅等之材料構成搭載半導體晶片的第1平板1a。藉由該構成在製程中不產生翹曲，且可以形成散熱性佳的半導體裝置。
[實施形態9]
第16圖係顯示本發明之實施形態9的剖視圖。
本實施形態之半導體裝置20係具有由二個半導體晶片2(第1半導體晶片2a及第2半導體晶片2b)積層、配置所成的構造。第1半導體晶片2a是以元件電路面為上方而黏接固定於與實施形態8所示者同樣的支撐板1之一方的主面，且在該支撐板1之上方以覆蓋第1半導體晶片2a之方式形成絕緣材料層(第1絕緣材料層)4a，更在其上方形成有在第1半導體晶片2a之電極上具有導電部6a的第1配線層5a。然後，在第1絕緣材料層4a之上方、以及除了後面所述的層間穿孔部16之連接部(積層間穿孔連接部)以外的第1配線層5a之上方，係形成有層間絕緣保護層18。
更且，第2半導體晶片2b係以元件電路面為上方而固定於層間絕緣保護層18之上方，且以覆蓋該第2半導體晶片2b之方式形成絕緣材料層(第2絕緣材料層)4b。另外，第2絕緣材料亦可為與第1絕緣材料同種，又可為異種。
然後，在第2絕緣材料層4上形成有第2配線層5b，且形成有電性連接該第2配線層5b和第2半導體晶片2b之電極的導電部6b。又，在第2半導體晶片2b之周邊區域，係對準被開口形成於層間絕緣保護層18的穿孔連接部而在第2絕緣材料層4b形成有開口，且在該開口內形成有電性連接第1配線層5a和第2配線層5b的層間穿孔部16。更且，在第2配線層5b之預定的位置係形成有錫球等的外部電極7，而在第2絕緣材料層4b之上 方、以及除了外部電極7之接合部以外的第2配線層5b之上方，係形成有配線保護層8。
在如此所構成的實施形態中，係具有由二個半導體晶片2a、2b積層、配置所成的構造，且可以以較高之良率廉價地獲得各半導體晶片2之電極與配線層的連接可靠度高、且能夠對應電極之細微化的半導體裝置。
另外，在實施形態9中雖然已顯示積層、配置有二個半導體晶片2的構造，但是亦可形成作為積層、配置有三個以上之半導體晶片的構造。在三個以上之半導體晶片的積層構造中，係在第2配線層5b之上方，以半導體晶片之數目重疊有與前面所述的第2半導體晶片2b和第2絕緣材料層4、第2配線層5b及層間穿孔部16之積層構造同樣的構造。然後，在最上層之配線層上形成有配線保護層，並且在預定的位置形成有外部電極7，而完成半導體裝置。
依據第17圖至第19圖說明製造前面所述的實施形態8之半導體裝置的方法之實施形態。
在以下所說明的製造方法中，係將支撐板1設為比本發明的半導體晶片2之尺寸更極大者，可將複數個半導體晶片2分別隔出間隔地搭載於支撐板1，並藉由預定的處理步驟而同時製造複數個半導體裝置，最終分割成各個半導體裝置以獲得複數個半導體裝置。
如此，藉由同時製造複數個半導體裝置，可大幅地抑制製造成本。
又，在以下的實施形態中雖然是在支撐板上具有一個半導體晶片的半導體裝置加以敘述，但在支撐板上具有複數個半導體晶片時亦為本發明的實施形態。
第17圖係顯示複合支撐板1之構成的示意圖。
複合支撐板1係藉由使用接著劑3c固定第1平板1a和第2平板1b所積層。
前述第1平板1a及第2平板1b為具有均一厚度的平坦之板。第1平板1a係與第2平板1b相較而由熱傳導係數高的材料所構成，較佳的材料為銅。第2平板1b較佳是由使絕緣樹脂硬化的樹脂硬化體、或不鏽鋼或42合金等的金屬所構成。複合支撐板1係只要第1平板1a和第2平板1b之合計厚度不會因後面所述的絕緣材料層之形成而產生翹曲的程度之厚度即可。
第18A圖至第18E圖係顯示將半導體裝置個片化之前的步驟為止的半導體裝置之製程的示意圖。
由於其內容係除了複合支撐板1為第17B圖所示的複合支撐板以外，其餘與在實施形態3之說明中依據第4A圖至第4E圖所示者同樣，所以省略說明。
第19圖係顯示將藉由第18A圖至第18E圖所示之步驟所獲得的半導體裝置20個片化的步驟之示意圖。
藉由如第19A圖所示地沿著切斷線CL而切斷，如第19B圖所示地，將半導體裝置20個片化成單片。
1‧‧‧支撐板、複合支撐板
2‧‧‧半導體晶片
3‧‧‧接著劑
4‧‧‧絕緣材料層
5‧‧‧配線層
6‧‧‧導電部
7‧‧‧外部電極
8‧‧‧配線保護層
20‧‧‧半導體裝置

Claims (10)

  1. 一種半導體裝置，其特徵在於具備：支撐板；半導體晶片，其係透過接著層以元件電路面為上方而搭載於前述支撐板之一方的主面；絕緣材料層，其係用以密封前述半導體晶片及其周邊；開口，其係在前述絕緣材料層中，形成於前述半導體晶片之前述元件電路面上所配置的電極上；導電部，其係以與前述半導體晶片之前述電極連接的方式形成於前述開口內；配線層，其係以與前述導電部連接之方式形成於前述絕緣材料層上，且一部分朝前述半導體晶片之周邊區域延延伸；以及外部電極，其係形成於前述配線層上，前述支撐板為複合支撐板當中之搭載前述半導體晶片的平板，且為從構成前述複合支撐板的其他平板所分離出的平板，而該複合支撐板係將在半導體裝置之製造過程中所使用的複數個平板予以積層而成者。
  2. 一種半導體裝置之製造方法，係製造申請專利範圍第1項所述之半導體裝置者，該方法係包含如下步驟：積層複數個平板以製作複合支撐板的步驟；使複數個半導體晶片位置對準地配置於構成前述複合支撐板的第1平板之主面，且藉由接著層固定與此 等半導體晶片之元件電路面為相反側的面的步驟；在前述半導體晶片之前述元件電路面上及前述第1平板之主面上形成絕緣材料層的步驟；在配置於前述半導體晶片之前述元件電路面的電極上之位置，在前述絕緣材料層形成開口的步驟；在前述絕緣材料層上形成一部分朝向前述半導體晶片之周邊區域延伸的配線層，且在前述絕緣材料層之前述開口內形成與前述半導體晶片之前述電極連接的導電部的步驟；在前述配線層上形成外部電極的步驟；藉由在預定的位置切斷前述第1平板及前述絕緣材料層，而將包含一個或複數個半導體晶片的半導體裝置個片化的步驟；以及在前述之將包含一個或複數個半導體晶片的半導體裝置個片化的步驟之前或之後，將構成前述複合支撐板的複數個平板中之前述第1平板以外的平板從半導體裝置分離的步驟。
  3. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中，前述複合支撐板係藉由接著劑而積層第1平板和第2平板而成者，且藉由去除接著劑而將前述第1平板以外的平板從半導體裝置分離。
  4. 如申請專利範圍第3項所述之半導體裝置之製造方法，其中，前述第1平板與第2平板之間的接著劑係沿著用以將包含一個或複數個半導體晶片的半導體裝置個片 化的切斷線所設置，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板及前述絕緣材料層、和前述第1平板與第2平板之間的接著劑一起切斷，藉此分離前述第1平板和第2平板。
  5. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中，在前述第2平板沿著前述切斷線而設置有凹部，在前述凹部之中設置有接著劑。
  6. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中，前述複合支撐板係依第1平板、第3平板、及第2平板之順序積層而成，前述第3平板之面積係小於前述第1平板及第2平板之面積，前述第2平板和前述第3平板係藉由接著劑而接著，在前述第1平板與前述第3平板之間係不存在接著劑而直接地接觸，前述第2平板之不存在有前述第3平板的區域部分、和前述第1平板之不存在有前述第3平板的區域部分係藉由接著劑而接著，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板及前述絕緣材料層、和前述第1平板、前述第3平板及第2平板所積層的區域部分一起切斷，藉此將前述第1平板與第3平板及第2平板進行分離。
  7. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中，前述複合支撐板係藉由第1平板和第2平板已密接的狀態下在第1平板和第2平板之外周部分焊接所積層而成，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板和第2平板所焊接後的外周部分予以切斷去除，藉此分離前述第1平板和第2平板。
  8. 如申請專利範圍第3項所述之半導體裝置之製造方法，其中，前述複合支撐板係使第1平板和第2平板藉由具有接著性的暫時固定用薄膜所固定，在將包含一個或複數個半導體晶片的半導體裝置個片化時，將前述第1平板從前述暫時固定用薄膜分離，藉此分離前述第1平板和第2平板。
  9. 一種半導體裝置，其特徵在於具備：複合支撐板，其係積層複數個平板所構成；半導體晶片，其係透過接著層以元件電路面為上方而搭載於構成前述複合支撐板之最上層的第1平板之主面；絕緣材料層，其係用以密封前述半導體晶片及其周邊；開口，其係在前述絕緣材料層中，形成於前述半導體晶片之前述元件電路面所配置的電極上；導電部，其係以與前述半導體晶片之前述電極連接的方式形成於前述開口內； 配線層，其係以與前述導電部連接之方式形成於前述絕緣材料層上，且一部分朝向前述半導體晶片之周邊區域延伸；以及外部電極，其係形成於前述配線層上，前述第1平板係由構成複合支撐板的平板中熱傳導率最高的材料所構成。
  10. 一種半導體裝置之製造方法，係製造申請專利範圍第9項所述之半導體裝置者，該方法之特徵在於包含如下之步驟：將由複數個平板中熱傳導率最高的材料所構成的第1平板作為最上層，並積層第1平板和其他平板以製作複合支撐板的步驟；使複數個半導體晶片位置對準地配置於前述第1平板之主面，且藉由接著層而固定與此等半導體晶片之元件電路面為相反側的面的步驟；在前述半導體晶片之前述元件電路面上及前述第1平板之主面上形成絕緣材料層的步驟；在配置於前述半導體晶片之前述元件電路面的電極上之位置，在前述絕緣材料層形成開口的步驟；在前述絕緣材料層上形成一部分朝向前述半導體晶片之周邊區域延伸的配線層，且在前述絕緣材料層之前述開口內形成與前述半導體晶片之前述電極連接的導電部的步驟；在前述配線層上形成外部電極的步驟；以及 藉由在預定的位置切斷前述第1平板及前述絕緣材料層，而將包含一個或複數個半導體晶片的半導體裝置個片化的步驟。
TW104123201A 2014-07-23 2015-07-17 半導體裝置及其製造方法 TWI685935B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-149989 2014-07-23
JP2014149989A JP6417142B2 (ja) 2014-07-23 2014-07-23 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW201606970A true TW201606970A (zh) 2016-02-16
TWI685935B TWI685935B (zh) 2020-02-21

Family

ID=55167311

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104123201A TWI685935B (zh) 2014-07-23 2015-07-17 半導體裝置及其製造方法

Country Status (5)

Country Link
US (1) US9685376B2 (zh)
JP (1) JP6417142B2 (zh)
KR (1) KR101755814B1 (zh)
CN (1) CN105304580B (zh)
TW (1) TWI685935B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI669569B (zh) * 2017-07-14 2019-08-21 南韓商Ｌｇ化學股份有限公司 製造絕緣膜和半導體封裝的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977233A (zh) * 2016-04-28 2016-09-28 合肥祖安投资合伙企业(有限合伙) 芯片封装结构及其制造方法
WO2018043008A1 (ja) * 2016-08-31 2018-03-08 リンテック株式会社 半導体装置の製造方法
JP2021048195A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4151128B2 (ja) * 1998-10-09 2008-09-17 イビデン株式会社 電子部品搭載用基板に用いる放熱板の製造方法
TW522531B (en) * 2000-10-20 2003-03-01 Matsushita Electric Ind Co Ltd Semiconductor device, method of manufacturing the device and mehtod of mounting the device
JP2003197662A (ja) 2001-12-25 2003-07-11 Sony Corp 電子部品、電子部品の製造方法および装置
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
JP2004165234A (ja) * 2002-11-11 2004-06-10 Casio Comput Co Ltd 半導体装置およびその製造方法
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
JP4271590B2 (ja) 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP2006222164A (ja) * 2005-02-08 2006-08-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010219489A (ja) 2009-02-20 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
JP5879030B2 (ja) 2010-11-16 2016-03-08 新光電気工業株式会社 電子部品パッケージ及びその製造方法
US8614502B2 (en) * 2011-08-03 2013-12-24 Bridge Semiconductor Corporation Three dimensional semiconductor assembly board with bump/flange supporting board, coreless build-up circuitry and built-in electronic device
JP5949193B2 (ja) * 2012-06-12 2016-07-06 富士通株式会社 電子装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI669569B (zh) * 2017-07-14 2019-08-21 南韓商Ｌｇ化學股份有限公司 製造絕緣膜和半導體封裝的方法
US11361878B2 (en) 2017-07-14 2022-06-14 Lg Chem, Ltd. Method for manufacturing insulating film and semiconductor package

Also Published As

Publication number Publication date
JP6417142B2 (ja) 2018-10-31
CN105304580A (zh) 2016-02-03
KR20160012091A (ko) 2016-02-02
US20160027695A1 (en) 2016-01-28
JP2016025281A (ja) 2016-02-08
KR101755814B1 (ko) 2017-07-07
CN105304580B (zh) 2018-02-23
US9685376B2 (en) 2017-06-20
TWI685935B (zh) 2020-02-21

Similar Documents

Publication Publication Date Title
JP4171499B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP5161732B2 (ja) 半導体装置の製造方法
TWI390692B (zh) 封裝基板與其製法暨基材
JP5581519B2 (ja) 半導体パッケージとその製造方法
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
JP2006222164A (ja) 半導体装置及びその製造方法
US20120119379A1 (en) Electric part package and manufacturing method thereof
JP2006173232A (ja) 半導体装置およびその製造方法
JP2010199129A (ja) 半導体装置及びその製造方法、並びに電子装置
JP2011096903A5 (ja) 半導体素子実装配線基板及びその製造方法
JP2009043857A (ja) 半導体装置およびその製造方法
JP5357239B2 (ja) 配線基板、半導体装置、及び配線基板の製造方法
JP2011061116A (ja) 半導体装置及びその製造方法
JP2011071315A (ja) 配線基板及び配線基板の製造方法
US8153479B2 (en) Method of manufacturing semiconductor package
TWI781735B (zh) 半導體封裝及其製造方法
TWI685935B (zh) 半導體裝置及其製造方法
JP2008210912A (ja) 半導体装置及びその製造方法
JP2011124555A (ja) プリント配線板及びプリント配線板の製造方法
TWI585919B (zh) 晶片封裝基板、晶片封裝結構及二者之製作方法
JP2009260165A (ja) 半導体装置
TWI392071B (zh) 封裝結構及其製法
JP2008288481A (ja) 半導体装置およびその製造方法
JP2006100666A (ja) 半導体装置及びその製造方法
TWI658557B (zh) 線路載板及其製造方法