TWI747308B - 半導體裝置 - Google Patents

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日商索尼半導體解決方案公司
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Abstract

本揭露的一實施形態的半導體裝置，係具備：第1半導體晶片；和第2半導體晶片，係對第1半導體晶片隔著間隔物而被層積；和第1端子群，係被設在第1半導體晶片及第2半導體晶片所被層積而成的層積體之周圍，並且與第1半導體晶片連接；和第2端子群，係被設在第1端子群之外側，並且與第2半導體晶片連接；和封裝構件，係將第1半導體晶片、第2半導體晶片、第1端子群及第2端子群予以密封，並且在背面至少有第1端子群及第2端子群外露。

Description

半導體裝置
本揭露係有關於，將複數個半導體晶片予以層積而成的半導體裝置。
近年來，數位播送收訊機搭載有複數個調諧器及解調功能，已經越來越常見。為了對應於複數系統，必須要將對應之半導體晶片做複數配置，構裝面積容易變大。相對於此，例如在專利文獻1中係揭露，在中介板上層積複數個半導體元件以實現省空間化的半導體裝置。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-175009號公報
話說回來，在如上記的具有複數個解調功能的數位播送收訊機中，除了要求構裝面積之削減，也還要求開發期間之削減。
因此提供一種除了能夠達成構裝面積之削減，還可縮短開發期間的半導體裝置，係為人們所期望。
本揭露的一實施形態的半導體裝置，係具備：第1半導體晶片；和第2半導體晶片，係對第1半導體晶片隔著間隔物而被層積；和第1端子群，係被設在第1半導體晶片及第2半導體晶片所被層積而成的層積體之周圍，並且與第1半導體晶片連接；和第2端子群，係被設在第1端子群之外側，並且與第2半導體晶片連接；和封裝構件，係將第1半導體晶片、第2半導體晶片、第1端子群及第2端子群予以密封，並且在背面至少有第1端子群及第2端子群外露。
在本揭露的一實施形態的半導體裝置中，在隔著間隔物而被層積的第1半導體晶片及第2半導體晶片所成的層積體之周圍，將與第1半導體晶片連接的第1端子群及與第2半導體晶片連接的第2端子群按此順序而予以配設，以讓該第1端子群及第2端子群外露於背面的狀態而被封裝化。藉此，例如，可將構裝基板上所被形成之腳位圖案，與1個半導體晶片所成之封裝做共用。
以下，參照圖式來詳細說明本揭露的一實施形態。以下的說明係為本揭露的一具體例，本揭露係不被限定於以下的態樣。又，本揭露係關於各圖中所示的各構成要素之配置或寸法、寸法比等，也不受這些所限定。此外，說明的順序係如下。 1.實施形態 (在第1半導體晶片及第2半導體晶片依此順序而被層積而成的層積體之周圍，從內側起依序配置了與第1半導體晶片連接的第1端子群及與第2半導體晶片連接的第2端子群的半導體封裝之例子) 1-1.半導體封裝之構成 1-2.半導體封裝之製造方法 1-3.收訊機之構成 1-4.作用・效果 2.變形例 2-1.變形例1 (由3個以上之半導體晶片所被層積而成的半導體封裝之例子) 2-2.變形例2 (在中介基板上層積了半導體晶片的半導體封裝之例子) 2-3.變形例3 (收訊機之構成之其他例子)
＜1.實施形態＞ 圖1係模式性表示本揭露的一實施形態所述之半導體裝置(半導體封裝1)之剖面構成之一例。圖2係表示圖1所示的半導體封裝1之背面側的平面構成。此外，在圖1中係表示了，例如，圖2所示的I-I線上的剖面。半導體封裝1，係有複數個半導體晶片被層積、被封裝化而成，係被適用於例如，數位播送解調系統這類被要求複數系統之功能的系統。在本實施形態中，是以如圖3所示的具有複數個解調功能(解調電路103、203)的收訊機(收訊機100)為例來說明本揭露的半導體封裝1。此外，圖1及圖2係將半導體封裝1之構成做模式性表示，會有與實際的寸法、形狀不同的情況。
(1-1.半導體封裝之構成) 本實施形態的半導體封裝1係例如，在2個半導體晶片(第1半導體晶片11及第2半導體晶片13)隔著間隔物12依此順序而被層積而成的層積體10之周圍，有第1端子群t1及第2端子群t2是從內側起被依序設置。層積體10係例如被配置在晶粒座14A上，第1半導體晶片11係與第1端子群t1，第2半導體晶片13係與第2端子群t2，分別藉由金屬細線15A、16A而被電性連接。第1端子群t1及第2端子群t2，係分別由複數個焊墊電極14B及複數個焊墊電極14C所構成。在本實施形態中係為，這些晶粒座14A及複數個焊墊電極14B、14C是外露於半導體封裝1之背面(面S2)的構成。
層積體10，係由第1半導體晶片11及第2半導體晶片13，在晶粒座14A上，隔著間隔物12依此順序而被層積而成。第1半導體晶片11及第2半導體晶片13，係為彼此具有同功能的IC晶片。
在第1半導體晶片11的電路面(面11S1)，係有複數個電極111，沿著例如第1半導體晶片11之外周而被配置。又，在第1半導體晶片11的電路面(面11S1)係被形成有例如具有解調功能的電子電路(解調電路，未圖示)，並與電路面(面11S1)上的複數個電極111分別做電性連接。在第1半導體晶片11的電路面(面11S1)上係還有，用來保護電子電路所需之保護膜112，是以覆蓋電子電路的方式，而被形成在例如比電路面(面11S1)上的複數個電極還靠內側。
在第2半導體晶片13的電路面(面13S1)，係有複數個電極131，沿著例如第2半導體晶片13之外周而被配置。又，在第2半導體晶片13的電路面(面13S1)，係與第1半導體晶片11同樣地，被形成有例如具有解調功能的電子電路(解調電路，未圖示)，並與電路面(面13S1)上的複數個電極131分別做電性連接。在第2半導體晶片13的電路面(面13S1)上係還有，用來保護電子電路所需之保護膜132，是以覆蓋電子電路的方式，而被形成在例如比電路面(面13S1)上的複數個電極131還靠內側。第2半導體晶片13，係將與電路面(面13S1)相反側的背面(面13S2)當作是與第1半導體晶片11的電路面(面11S1)之對向面，隔著間隔物12而被層積於第1半導體晶片11。
間隔物12，係為了將第1半導體晶片11的電路面(面11S1)上的複數個電極111、與構成第1端子群t1的複數個焊墊電極14B做連接，而在第1半導體晶片11與第2半導體晶片13之間，具體而言，在第1半導體晶片11的電路面(面11S1)與第2半導體晶片13之背面(面13S2)之間，用來形成間隙所需。間隔物12係可使用例如矽橡膠等。
晶粒座14A及複數個焊墊電極14B、14C，就一般而言，是用來將半導體元件予以支持、固定，是藉由例如引線框而被形成。引線框，係將半導體晶片予以支持固定，同時被使用於與外部配線之連接。在本實施形態中，晶粒座14A係將層積體10予以支持，焊墊電極14B、14C，分別被當作例如與構裝基板20上所被形成之配線圖案21(腳位圖案)的連接端子而被使用(例如參照圖7A)。引線框係使用例如：銅(Cu)合金、鐵(Fe)合金或其他的機械性強度、電氣傳導性、熱傳導性及耐蝕性等為佳的金屬而被形成。在本實施形態中，晶粒座14A及複數個焊墊電極14B、14C，係外露於半導體封裝1的背面(面S2)，往構裝基板20上使用焊料而被構裝，被與配線圖案做電性連接。
對晶粒座14A係藉由例如晶粒結著用之接著劑也就是晶粒黏著材，而將層積體10予以固著。晶粒座14A係作為例如：對構成層積體10的第1半導體晶片11及第2半導體晶片為共通之接地而被使用，對晶粒座14A，係有第1半導體晶片11的電路面(面11S1)及第2半導體晶片13的電路面(面13S1)上所分別被形成之複數個電極111、131，例如如圖1所示，透過金屬細線15B、16B而被電性連接。如此，藉由把晶粒座14A當作接地來使用，相較於例如使用中介基板而構裝至構裝基板20的情況，可較為降低接地阻抗。
複數個焊墊電極14B、14C，係為具有各種功能的封裝端子。複數個焊墊電極14B，係構成第1端子群t1，係與第1半導體晶片11的電路面(面11S1)上所被形成之複數個電極111，透過金屬細線15A而被電性連接。同樣地，複數個焊墊電極14C，係構成第2端子群t2，係被配置在第1端子群t1之外周，與第2半導體晶片13的電路面(面13S1)上所被形成之複數個電極131，透過金屬細線16A而被電性連接。
第1端子群t1及第2端子群t2，係由彼此相同數量的端子所構成，例如在圖2所示的半導體封裝1中，第1端子群t1及第2端子群t2係分別由48個焊墊電極14B、14C所構成。第1端子群t1及第2端子群t2，係由具有相同功能的端子，以彼此相同的順序而被配置。具體而言，例如如圖2所示，對半導體封裝1，係有48個焊墊電極14B、14C，在其4個邊上，分別各配置了12個。對該48個焊墊電極14B、14C，從圖2的左邊上部起依序，在各符號之末尾賦予了識別號碼(1、2、3、・・・・、48)的情況下，被賦予了相同識別號碼的焊墊電極14B、14C，係彼此具有相同功能。
又，構成第2端子群t2的複數個焊墊電極14C，係以比構成第1端子群t1的複數個焊墊電極14B的排列間距還寬的間距而被排列。換言之，彼此相鄰的焊墊電極的距離係為，相較於複數個焊墊電極14B間的距離，複數個焊墊電極14C間的距離是比較大地而被排列。具體而言，如圖2所示，例如，從焊墊電極14B2的中心部起至彼此相鄰的焊墊電極14B3的中心部為止的距離P1，與從焊墊電極14C2的中心部起至彼此相鄰的焊墊電極14C3的中心部為止的距離P2，係為P1＜P2的方式，而被排列。藉此，可將第1端子群t1的配線圖案，從構成第2端子群t2的複數個焊墊電極14C之間依序拉出，可與被配設在半導體封裝1之外部的電子電路(例如調諧器電路102)只藉由裱裝的配線圖案就能予以連接(例如參照圖4)。因此，可簡化配線圖案。
金屬細線15A、15B、16A、16B，係分別藉由打線結著而被形成，例如藉由金(Au)細線而被構成。
層積體10、晶粒座14A、複數個焊墊電極14B、14C的表面及金屬細線15A、15B、16A、16B，係藉由封裝構件17而被整體密封。封裝構件17係藉由例如環氧樹脂等之絕緣性樹脂而被構成。
(1-2.半導體封裝之製造方法) 半導體封裝1係例如，在引線框上藉由晶粒黏著材而將第1半導體晶片11予以固定之後，將第1半導體晶片11的電路面(面11S1)上所被形成之複數個電極111與引線框的晶粒座14A部分及複數個電極111與複數個焊墊電極14B部分，分別以例如打線結著工法，使用金屬細線15A、15B而予以連接。接下來，在第1半導體晶片11的電路面(面11S1)上所被形成之電子電路上(具體而言係為保護膜112上)，將間隔物12予以接著之後，在間隔物12上將第2半導體晶片13予以固定。接著，將第2半導體晶片13的電路面(面13S1)上所被形成之複數個電極131與引線框14的晶粒座14A部分及複數個電極131與複數個焊墊電極14C部分，分別以例如打線結著工法，使用金屬細線16A、16B而予以連接。接下來，將引線框之表面以封裝構件17做覆蓋，將第1半導體晶片11、間隔物12、第2半導體晶片13及金屬細線15A、15B、16A、16B予以整體密封。其後，將引線框從背面側予以切離。藉由以上，就完成了圖1所示的半導體封裝1。
(1-3.收訊機之構成) 圖4係表示，將圖1所示的半導體封裝，使用於圖3所示的具有複數個解調功能的收訊機100時的構裝基板20上之構成之一例。收訊機100係為例如具有2系統之收訊系統的收訊機，具有：天線101、201、調諧器電路102、202、解調電路103、203、解碼器電路104、204。圖4係圖示了，圖3所示的調諧器電路102、202、解調電路103、203及解碼器電路104、204於構裝基板20上的配置例，例如解調電路103、203是以本實施形態的半導體封裝1而被構成。
在調諧器電路102、202中，藉由天線101、201而被分別接收的收訊訊號，係分別被轉換成所定之頻率，並被增幅。於調諧器電路102、202中所被轉換、增幅過的收訊訊號，係分別被供給至解調電路103、203。
在解調電路103、203中，從調諧器電路102、202所被供給之收訊訊號係被解調成所定形式的數位資料。已被解調電路103、203所解調之數位資料，係分別被供給至解碼器電路104、204。
在解碼器電路104、204中，從解調電路103、203所被供給之數位資料係被解碼。
在本實施形態中，解調電路103、203是藉由半導體封裝1而被構成。亦即，在半導體封裝1中，在第1半導體晶片11的電路面(面11S1)係被形成有解調電路103，在第2半導體晶片13的電路面(面13S1)係被形成有解調電路203。在第1端子群t1及第2端子群t2中係分別有，讓從調諧器電路102、202所被供給之收訊訊號做輸入的輸入端子、用來向解碼器電路104、204供給數位資料所需之輸出端子，是以彼此相同的順序而被配置。
具體而言，在半導體封裝1中，於圖4中沿著與調諧器電路102呈對向的半導體封裝1之一邊而被配置的12個焊墊電極14B1～14B12之中，例如，從上數來第2個及第3個焊墊電極14B2、14B3係被指派為，將調諧器電路102與解調電路103做連接的輸入端子(調諧器輸入端子)。又，在半導體封裝1中，和焊墊電極14B1～14B12同樣地，例如於圖4中沿著與調諧器電路202呈對向的半導體封裝1之一邊而被配置的12個焊墊電極14C1～14C12之中，從上數來第2個及第3個焊墊電極14C2、14C3係被指派為，將調諧器電路202與解調電路203做連接的輸入端子。將調諧器電路102與焊墊電極14B2、14B3做連接的配線圖案，係如圖4所示，分別是從焊墊電極14C2與焊墊電極14C3之間、焊墊電極14C3與焊墊電極14C4之間被拉出。
又，在半導體封裝1中，例如於圖4中沿著與解碼器電路104呈對向的半導體封裝1之一邊而被配置的12個焊墊電極14B25～14B36之中，從下數來第10個及第11個焊墊電極14B34、14B35係被指派為，將解碼器電路104與解調電路103做連接的輸出端子。又，在半導體封裝1中，和焊墊電極14B25～14B36同樣地，例如於圖4中沿著與解碼器電路204呈對向的半導體封裝1之一邊而被配置的12個焊墊電極14C25～14C36之中，從下數來第10個及第11個焊墊電極14C34、14C35係被指派為，將解碼器電路204與解調電路203做連接的輸出端子(解碼器輸出端子)。將解碼器電路104與焊墊電極14B34、14B35做連接的配線圖案，係如圖4所示，分別是從焊墊電極14C33與焊墊電極14C34之間、焊墊電極14C34與焊墊電極14C35之間被拉出。
又，在構裝基板20，如圖4所示，係被形成有電源/接地(GND)電路105。電源/接地(GND)電路105與解調電路103、203係分別與，例如於圖4中沿著與電源/接地(GND)電路105呈對向之一邊而被配置的12個焊墊電極14B37～14B48、14C37～14C48之中，從右數來第7個及第8個焊墊電極14B43、14B44、14C43、14C44做連接。此外，電源/接地(GND)電路105與焊墊電極14B43、14B44的連接配線、電源/接地(GND)電路105與焊墊電極14C43、14C44的連接配線係可共通化，如圖4所示，電源/接地(GND)電路105與焊墊電極14B43、14C43及電源/接地(GND)電路105與焊墊電極14B44、14C44，係分別是以共通的配線圖案而被連接。
(1-4.作用・效果) 在本實施形態的半導體封裝1中，在由第1半導體晶片11及第2半導體晶片13所被層積而成的層積體10之周圍，係將第1端子群t1及第2端子群t2從內側起依序設置。具體而言，是將與第1半導體晶片11做電性連接的第1端子群t1設在層積體10之周圍，將與第2半導體晶片13做電性連接的第2端子群t2設在第1端子群t1之外周。又，將第1半導體晶片11、第2半導體晶片13、第1端子群t1及第2端子群從表面以封裝構件17做整體密封，於該封裝構件17的背面(半導體封裝1的背面(面S2))係有第1端子群t1及第2端子群外露。藉此，例如可將構裝基板20上所被形成之腳位圖案(配線圖案21)，與例如由1個半導體晶片所成之半導體封裝做共用(例如參照圖7A～圖7C)。以下針對這點做說明。
如前述，近年來，數位播送收訊機搭載有複數個調諧器及解調功能係有增加的傾向，但為了對應於複數系統，必須要將對應之半導體晶片做複數配置，構裝面積容易變大。又，隨應於所被要求的規格而需要設計1系統、2系統、3系統、或者更多的各式各樣之系統數的系統，因此適合於各者的佈局之設計是需要時間。
作為解決上記課題的方法係考慮有：使用具有複數個解調功能的單一半導體晶片，或是將複數個具有單1系統之解調功能的半導體晶片在中介基板上予以層積或並排配置而予以封裝化的方法。然而，前者係必須根據要求規格而開發具有複數系統之解調功能的單一半導體晶片，難以彈性地對應。又，後者係因為中介基板的部分而增加封裝成本，相較於單一系統之半導體封裝而會產生製造成本增加的問題。
相對於此，在本實施形態的半導體封裝1中，對第1半導體晶片11係隔著間隔物12而層積第2半導體晶片13，在該層積體10之周圍，將由與第1半導體晶片11做電性連接的複數個焊墊電極14B所成之第1端子群t1及由與第2半導體晶片13做電性連接的複數個焊墊電極14C所成之第2端子群t2，從內側起依序配設，將它們從表面以封裝構件17予以整體密封而進行封裝化。
圖5係作為本實施形態的半導體封裝1之比較例的，具有單一解調功能的半導體封裝1000之背面側之平面的模式性圖示。在一般的半導體封裝1000中，半導體晶片1011係被固定在由引線框1014所成之晶粒座1014A上，作為半導體晶片1011的電路面上所被形成之各電極的外部拉出端子，由引線框1014所成之複數個焊墊電極1014B，是在晶粒座1014A之周圍，沿著半導體封裝1000的各邊而被配設。
圖6係表示了，在構裝基板20上構裝了本實施形態的半導體封裝1的情況(A)，和例如將第1半導體晶片11與第1端子群t1及第2半導體晶片13與第2端子群t2，如圖5所示的半導體封裝1000般地，分別各自封裝化而成的半導體封裝1000A、半導體封裝1000B在構裝基板20上並列構裝的情況(B)。如半導體封裝1000般地，將第1半導體晶片11及其端子群(第1端子群t1)、第2半導體晶片13及其端子群(第2端子群t2)分別個別封裝化而成的具有單一系統之功能的半導體封裝1000A、1000B之外形，係為例如7mm×7mm，將該2個半導體封裝1000A、1000B如圖6的(B)般地予以並列而構裝的情況下，其構裝面積係為98mm2 。相對於此，如圖6的(A)所示，例如將2個半導體晶片(第1半導體晶片11及第2半導體晶片13)予以層積，在其周圍，配設對應之端子群(第1端子群t1及第2端子群t2)而封裝化的半導體封裝之外形，係變大了例如外側所被配設之端子群的部分，而為例如9×9mm，其構裝面積係為81mm2 。亦即，相較於將2個半導體封裝1000A、1000B予以並列而構裝的情況，可達成約20%的構裝面積之削減。
在本實施形態的半導體封裝1中，第1半導體晶片11及第2半導體晶片13所被層積而成的層積體10係被固定在晶粒座14A上，然後，該晶粒座14A、與被配設在其周圍之端子群之中的構成內側之第1端子群t1的複數個焊墊電極14B的排列，係具有與半導體封裝1000的端子排列(複數個焊墊電極1014B)相同的排列。亦即，複數個焊墊電極14B、與複數個焊墊電極1014B，係按照各符號之末尾所被賦予之識別號碼(1、2、3、・・・・、48)，而具有相同功能。因此，本實施形態的半導體封裝1之背面(面S2)側所外露的晶粒座14A及第1端子群t1的端子排列，與半導體封裝1000之背面側的端子排列，係對於構裝基板上所被形成之腳位圖案(例如圖7A所示的配線圖案21)，具有相容性。
圖7A係表示，被形成有對應於半導體封裝1之配線圖案21(腳位圖案)的構裝基板20之一例。圖7B係表示，對圖7A所示的配線圖案21構裝了半導體封裝1之際的平面構成。圖7C係表示，對圖7A所示的配線圖案21構裝了半導體封裝1000之際的平面構成。如上記，本實施形態的半導體封裝1之內側的第1端子群t1的端子排列，係與半導體封裝1000的端子排列相同，因此如圖7B及圖7C所示，可以共用構裝基板20上所被形成的配線圖案21。
如以上，在本實施形態的半導體封裝1中，在隔著間隔物12而被依序層積的第1半導體晶片11及第2半導體晶片13所成的層積體10之周圍，將與第1半導體晶片11做電性連接的第1端子群t1及與第2半導體晶片13做電性連接的第2端子群t2予以依序配設，並以封裝構件17予以封裝化，因此，相較於將各半導體晶片予以並列而構裝的情況，可較為削減構裝面積。又，在半導體封裝1中，按照第1半導體晶片11及第2半導體晶片13的層積順序，將與第1半導體晶片11做電性連接的第1端子群t1及與第2半導體晶片13做電性連接的第2端子群t2，從內側起依序配設。藉此，可將構裝基板上所被形成的配線圖案(例如配線圖案21)，與例如和半導體封裝1具有同功能的，單一系統之半導體封裝(例如半導體封裝1000)做共用。因此，隨應於系統中所被要求的系統數，可把1個構裝基板，靈活使用於構裝單一系統的半導體封裝及構裝複數個系統的半導體封裝，可縮短開發期間。又，可降低系統的開發費用。
又，在本實施形態的半導體封裝1中，因為是將彼此具有同功能(同等或相同之功能)的半導體晶片(第1半導體晶片11及第2半導體晶片13)予以層積，所以不需要開發對應於複數系統的半導體晶片。因此，可更進一步縮短開發期間及降低開發費用。
甚至，相較於使用中介基板的情況，可降低接地阻抗。又，可提升放熱性。因此，即使將封裝做了小型化的情況下，仍可在與先前相同之溫度範圍內做使用。又甚至，由於也不需要設計中介基板，除了可更為縮短開發期間，還可降低開發費用。
接著說明本揭露的變形例1～3。以下，關於與上記實施形態相同之構成要素係標示同一符號，並適宜省略其說明。
＜2.變形例＞ (2-1.變形例1) 圖8係模式性表示本揭露的變形例1所述之半導體裝置(半導體封裝2)之剖面構成之一例。圖9係表示圖8所示的半導體封裝2之背面側的平面構成。此外，在圖8中係表示了，例如，圖9所示的II-II線上的剖面。半導體封裝2，係和上記實施形態同樣地，有複數個半導體晶片被層積、被封裝化而成，係被適用於例如，數位播送解調系統這類被要求複數系統之功能的系統。本變形例的半導體封裝2，係將3個半導體晶片做層積的這點，是與上記實施形態不同。
本變形例的半導體封裝2係例如，3個半導體晶片(第1半導體晶片11、第2半導體晶片13及第3半導體晶片32)是隔著間隔物12、31而依此順序而被層積，在該層積體30之周圍，第1端子群t1、第2端子群t2及第3端子群t3是從內側往外側而被依序設置。層積體30係例如被配置在晶粒座14A上，第1半導體晶片11係與第1端子群t1，第2半導體晶片13係與第2端子群t2，第3半導體晶片32係與第3端子群t3分別藉由金屬細線15A、16A、33A而被電性連接。第3端子群t3，係和第1端子群t1及第2端子群t2同樣地，是由複數個焊墊電極14D所構成。半導體封裝2係為，晶粒座14A及複數個焊墊電極14B、14C，以及複數個焊墊電極14D是外露於半導體封裝2的背面(面S2)的構成。
在第3半導體晶片32的電路面(面32S1)，係有複數個電極321，沿著例如第3半導體晶片32之外周而被配置。又，在第3半導體晶片32的電路面(面32S1)，係與第1半導體晶片11同樣地，被形成有例如具有解調功能的電子電路(解調電路，未圖示)，並與電路面(面32S1)上的複數個電極321分別做電性連接。在第3半導體晶片32的電路面(面32S1)上係還有，用來保護電子電路所需之保護膜322，是以覆蓋電子電路的方式，而被形成在例如比電路面(面32S1)上的複數個電極321還靠內側。
又，第3半導體晶片32，係將與電路面(面32S1)相反側的背面(面32S2)當作是與第2半導體晶片13的電路面(面13S1)之對向面，隔著間隔物31，而被層積於第2半導體晶片13。本變形例的晶粒座14A，係例如，和上記實施形態同樣地，對於第1半導體晶片11、第2半導體晶片及第3半導體晶片32作為共通的接地而被使用，對於晶粒座14A，係有第3半導體晶片32的電路面(面32S1)上所被形成之複數個電極321，與第1半導體晶片11及第2半導體晶片13的複數個電極111、131同樣地，透過金屬細線33B而被電性連接。
如以上所述，本技術係不限於像是上記實施形態的半導體封裝1那樣，將2個半導體晶片(第1半導體晶片11及第2半導體晶片13)做層積的情況，即使將3個半導體晶片做層積的情況也能適用，且可獲得和上記實施形態相同的效果。
此外，半導體晶片的層積數係不限定於此，4個以上之半導體晶片也可同樣地層積，而可獲得和上記實施形態相同的效果。
(2-2.變形例2) 圖10係模式性表示本揭露的變形例2所述之半導體裝置(半導體封裝3)之剖面構成之一例。圖11係表示圖10所示的半導體封裝3之背面側的平面構成。此外，在圖10中係表示了，例如，圖11所示的III-III線上的剖面。半導體封裝3，係和上記實施形態同樣地，有複數個半導體晶片被層積、被封裝化而成，係被適用於例如，數位播送解調系統這類被要求複數系統之功能的系統。本變形例的半導體封裝3，係有使用中介基板41的這點，是與上記實施形態等不同。
本變形例的半導體封裝3係例如，在中介基板41的表面(面41S1)，構裝有圖1所示的層積體10。中介基板41，係將彼此端子間距不同的半導體晶片與基板之間做中繼，為了使其導通而被使用。在中介基板之一個面(面41S1)，係有第1端子群t1及第2端子群t2是從內側起被依序設置。在本變形例中，在中介基板41的背面(面41S2)，係有第1端子群t1及第2端子群t2透過貫通電極而被取出，作為與構裝基板上所被形成之配線圖案(腳位圖案)的連接端子，係使用了焊球42。
此外，在中介基板41的背面(面41S2)，係和上記實施形態同樣地，與第1半導體晶片11做電性連接的第1端子群t1及與第2半導體晶片13做電性連接的第2端子群t2，係為彼此相同數量，且，具有相同功能的端子是以彼此相同的順序而被取出。具體而言，如圖11所示，在中介基板41的背面(面41S2)，係有例如9×9個連接端子(焊球42)是被大略均等地配設，其中，例如，中央的5×5個連接端子及四角落的2×2個連接端子(焊球42A)是作為與接地的連接端子而被使用。剩餘的連接端子之中，內側的20個連接端子(焊球42B)是作為第1端子群t1而被使用於與第1半導體晶片11之連接，外側的20個連接端子(焊球42C)是作為第2端子群t2而被使用於與第2半導體晶片13之連接。
如以上所述，本技術係即使像是本變形例般地使用中介基板41的情況下仍可適用，可獲得和上記實施形態相同的效果。
又，藉由使用中介基板41，除了上記實施形態的效果以外，還可達到提升第1端子群t1及第2端子群t2以外之端子，例如將其他IC等構裝於單一晶片之際等的端子排列之自由度的效果。
(2-3.變形例3) 在上記實施形態中，例如於圖4中，雖然例示了調諧器(調諧器電路102、202)及解碼器(解碼器電路104、204)是內建於收訊機100的例子，但調諧器及解碼器係亦可並不一定要被內建於收訊機100。
以上雖然舉出實施形態及變形例來做說明，但本揭露內容係並非限定於上記實施形態等，可作各種變形。
此外，本揭露係亦可為如下之構成。若依據以下構成的本技術，則在第1半導體晶片及第2半導體晶片所被層積所成的層積體之周圍，將與第1半導體晶片連接的第1端子群及與第2半導體晶片連接的第2端子群按此順序而予以配設，並且，以讓該第1端子群及第2端子群外露於背面的狀態而進行封裝化，因此例如，可將構裝基板上所被形成的腳位圖案，與1個半導體晶片所成之封裝做共用。因此，相較於將複數個半導體晶片在構裝基板上排列配置的情況，可削減構裝面積，同時可縮短開發期間。此外，並非一定限定於這裡所記載的效果，亦可為本揭露中所記載之任一效果。 (1) 一種半導體裝置，係具備： 第1半導體晶片；和 第2半導體晶片，係對前記第1半導體晶片隔著間隔物而被層積；和 第1端子群，係被設在前記第1半導體晶片及前記第2半導體晶片所被層積而成的層積體之周圍，並且與前記第1半導體晶片連接；和 第2端子群，係被設在前記第1端子群之外側，並且與前記第2半導體晶片連接；和 封裝構件，係將前記第1半導體晶片、前記第2半導體晶片、前記第1端子群及前記第2端子群予以密封，並且在背面至少有前記第1端子群及前記第2端子群外露。 (2) 如前記(1)所記載之半導體裝置，其中，前記第1端子群及前記第2端子群，係由相同數量的複數個端子所構成。 (3) 如前記(1)或(2)所記載之半導體裝置，其中，前記第1端子群及前記第2端子群係為，具有相同機能的端子是以彼此相同的順序而被配置。 (4) 如前記(3)所記載之半導體裝置，其中，前記第1端子群及前記第2端子群，係分別含有各種輸入端子及各種輸出端子，且分別為，具有相同機能的輸入端子及具有相同機能的輸出端子，是以彼此相同的順序而被配置。 (5) 如前記(2)至(4)之中的任一項所記載之半導體裝置，其中，構成前記第2端子群的前記複數個端子的排列間距，係比構成前記第1端子群的前記複數個端子的排列間距還寬。 (6) 如前記(1)至(5)之中的任一項所記載之半導體裝置，其中，前記第1半導體晶片係被配置在晶粒座，前記晶粒座係外露於前記封裝構件之背面。 (7) 如前記(6)所記載之半導體裝置，其中，前記晶粒座係被當作是，對前記第1半導體晶片及前記第2半導體晶片的共通之接地而被使用。 (8) 如前記(6)或(7)所記載之半導體裝置，其中，前記第1端子群、前記第2端子群及前記晶粒座係藉由引線框而被構成。 (9) 如前記(1)至(8)之中的任一項所記載之半導體裝置，其中，前記第1半導體晶片與構成前記第1端子群的複數個端子以及前記第2半導體晶片與構成前記第2端子群的複數個端子，係分別使用金屬細線而被電性連接。 (10) 如前記(1)至(9)之中的任一項所記載之半導體裝置，其中， 還具有：第3半導體晶片、和與前記第3半導體晶片連接的第3端子群； 前記第3半導體晶片，係對前記第2半導體晶片隔著間隔物而被層積； 前記第3端子群係被設在前記第2端子群之外側。 (11) 如前記(1)至(10)之中的任一項所記載之半導體裝置，其中， 還具有：中介基板； 前記第1半導體晶片係被層積在前記中介基板的一個面； 前記第1端子群及前記第2端子群係被設在，前記中介基板的前記一個面之相反側的另一面。
本申請案係以在日本國特許廳2019年6月14日申請的日本專利申請號第2019-110760號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。
只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。
1:半導體封裝 2:半導體封裝 3:半導體封裝 10:層積體 11:第1半導體晶片 11S1:面 11S2:面 12:間隔物 13:第2半導體晶片 13S1:面 13S2:面 14A:晶粒座 14B:焊墊電極 14C:焊墊電極 14D:焊墊電極 15A:金屬細線 15B:金屬細線 16A:金屬細線 16B:金屬細線 17:封裝構件 20:構裝基板 21:配線圖案 31:間隔物 32:第3半導體晶片 32S1:面 32S2:面 33A:金屬細線 33B:金屬細線 41:中介基板 41S1:面 41S2:面 42A:焊球 42B:焊球 42C:焊球 100:收訊機 101:天線 102:調諧器電路 103:解調電路 104:解碼器電路 105:電源/接地(GND)電路 111:電極 112:保護膜 131:電極 132:保護膜 201:天線 202:調諧器電路 203:解調電路 204:解碼器電路 1000:半導體封裝 1000A:半導體封裝 1000B:半導體封裝 1014A:晶粒座 1014B:晶粒座 S1:面 S2:面 t1:第1端子群 t2:第2端子群 t3:第3端子群
[圖1]本揭露的實施形態所述之半導體封裝之構成之一例的剖面模式圖。 [圖2]圖1所示的半導體封裝之背面側之構成的平面模式圖。 [圖3]具有複數個解調功能的收訊機之構成之一例的區塊圖。 [圖4]將圖1所示的半導體封裝，使用於圖3所示的具有複數個解調功能的收訊機時的構裝基板上之構成之一例的圖示。 [圖5]一般的半導體封裝之背面側的平面模式圖。 [圖6]將圖1所示的半導體封裝構裝於構裝基板的情況(A)，與將2個半導體封裝予以並列而構裝於構裝基板的情況(B)的圖示。 [圖7A]構裝基板及其表面所被形成之腳位圖案的平面模式圖。 [圖7B]將圖1所示的半導體封裝構裝於圖7A所示的構裝基板之際的圖。 [圖7C]將圖5所示的一般的半導體封裝構裝於圖7A所示的構裝基板之際的圖。 [圖8]本揭露的變形例1所述之半導體封裝之構成之一例的剖面模式圖。 [圖9]圖8所示的半導體封裝之背面側之構成的平面模式圖。 [圖10]本揭露的變形例2所述之半導體封裝之構成之一例的剖面模式圖。 [圖11]圖10所示的半導體封裝之背面側之構成的平面模式圖。
1:半導體封裝
10:層積體
11:第1半導體晶片
11S1:面
11S2:面
12:間隔物
13:第2半導體晶片
13S1:面
13S2:面
14A:晶粒座
14B:焊墊電極
14C:焊墊電極
15A:金屬細線
15B:金屬細線
16A:金屬細線
16B:金屬細線
17:封裝構件
111:電極
112:保護膜
131:電極
132:保護膜
S1:面
S2:面

Claims (10)

  1. 一種半導體裝置，係具備：第1半導體晶片；和第2半導體晶片，係對前記第1半導體晶片隔著間隔物而被層積；和第1端子群，係被設在前記第1半導體晶片及前記第2半導體晶片所被層積而成的層積體之周圍，並且與前記第1半導體晶片連接；和第2端子群，係被設在前記第1端子群之外側，並且與前記第2半導體晶片連接；和封裝構件，係將前記第1半導體晶片、前記第2半導體晶片、前記第1端子群及前記第2端子群予以密封，並且在背面至少有前記第1端子群及前記第2端子群外露；前記第1端子群及前記第2端子群係為，具有相同機能的端子是以彼此相同的順序而被配置。
  2. 如請求項1所記載之半導體裝置，其中，前記第1端子群及前記第2端子群，係由相同數量的複數個端子所構成。
  3. 如請求項1所記載之半導體裝置，其中，前記第1端子群及前記第2端子群，係分別含有各種輸入端子及各種輸出端子，且分別為，具有相同機能的輸入端子及具有相同機能的輸出端子，是以彼此相同的順序而被配置。
  4. 如請求項2所記載之半導體裝置，其中， 構成前記第2端子群的前記複數個端子的排列間距，係比構成前記第1端子群的前記複數個端子的排列間距還寬。
  5. 如請求項1所記載之半導體裝置，其中，前記第1半導體晶片係被配置在晶粒座，前記晶粒座係外露於前記封裝構件之背面。
  6. 如請求項5所記載之半導體裝置，其中，前記晶粒座係被當作是，對前記第1半導體晶片及前記第2半導體晶片的共通之接地而被使用。
  7. 如請求項5所記載之半導體裝置，其中，前記第1端子群、前記第2端子群及前記晶粒座係藉由引線框而被構成。
  8. 如請求項1所記載之半導體裝置，其中，前記第1半導體晶片與構成前記第1端子群的複數個端子以及前記第2半導體晶片與構成前記第2端子群的複數個端子，係分別使用金屬細線而被電性連接。
  9. 如請求項1所記載之半導體裝置，其中，還具有：第3半導體晶片、和與前記第3半導體晶片連接的第3端子群；前記第3半導體晶片，係對前記第2半導體晶片隔著間隔物而被層積；前記第3端子群係被設在前記第2端子群之外側。
  10. 如請求項1所記載之半導體裝置，其中，還具有：中介基板； 前記第1半導體晶片係被層積在前記中介基板的一個面；前記第1端子群及前記第2端子群係被設在，前記中介基板的前記一個面之相反側的另一面。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2008187076A (ja) * 2007-01-31 2008-08-14 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2009111010A (ja) * 2007-10-26 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
TW200941694A (en) * 2008-02-08 2009-10-01 Renesas Tech Corp Semiconductor device
TW201003889A (en) * 2008-03-28 2010-01-16 Nec Corp Semiconductor apparatus and manufacturing method thereof, printed circuit board and electronic apparatus
TW201530715A (zh) * 2014-01-21 2015-08-01 J Devices Corp 半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法
TW201712807A (en) * 2015-06-17 2017-04-01 Intel Corp Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
TW201824472A (zh) * 2016-10-04 2018-07-01 南韓商三星電子股份有限公司 扇出型半導體封裝

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864177A (en) * 1996-12-12 1999-01-26 Honeywell Inc. Bypass capacitors for chip and wire circuit assembly
JP2002280517A (ja) 2001-03-22 2002-09-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4538830B2 (ja) 2004-03-30 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置
US7598606B2 (en) * 2005-02-22 2009-10-06 Stats Chippac Ltd. Integrated circuit package system with die and package combination
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US7838971B2 (en) * 2006-07-11 2010-11-23 Atmel Corporation Method to provide substrate-ground coupling for semiconductor integrated circuit dice constructed from SOI and related materials in stacked-die packages
CN101601133B (zh) * 2006-10-27 2011-08-10 宇芯（毛里求斯）控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
US7989934B2 (en) * 2007-02-14 2011-08-02 Nxp B.V. Carrier for bonding a semiconductor chip onto and a method of contracting a semiconductor chip to a carrier
SG150395A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
KR20090022433A (ko) * 2007-08-30 2009-03-04 삼성전자주식회사 반도체 패키지
JP2009295959A (ja) 2008-05-09 2009-12-17 Panasonic Corp 半導体装置及びその製造方法
TW200947569A (en) * 2008-05-13 2009-11-16 Richtek Technology Corp Package structure and method
US8294251B2 (en) * 2008-06-30 2012-10-23 Sandisk Technologies Inc. Stacked semiconductor package with localized cavities for wire bonding
JP2011222807A (ja) 2010-04-12 2011-11-04 Elpida Memory Inc 半導体装置
JP5735339B2 (ja) 2011-04-28 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2008187076A (ja) * 2007-01-31 2008-08-14 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2009111010A (ja) * 2007-10-26 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
TW200941694A (en) * 2008-02-08 2009-10-01 Renesas Tech Corp Semiconductor device
TW201507100A (zh) * 2008-02-08 2015-02-16 Renesas Electronics Corp 半導體裝置
TW201616633A (zh) * 2008-02-08 2016-05-01 瑞薩電子股份有限公司 半導體裝置
TW201003889A (en) * 2008-03-28 2010-01-16 Nec Corp Semiconductor apparatus and manufacturing method thereof, printed circuit board and electronic apparatus
TW201530715A (zh) * 2014-01-21 2015-08-01 J Devices Corp 半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法
TW201712807A (en) * 2015-06-17 2017-04-01 Intel Corp Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
TW201824472A (zh) * 2016-10-04 2018-07-01 南韓商三星電子股份有限公司 扇出型半導體封裝

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