JP5735339B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、配線基板上にメモリチップとマイコンチップとを搭載してシステムを構成するシステム・イン・パッケージ（System In Package：ＳＩＰ）型半導体装置に適用して有効な技術に関する。
配線基板上にメモリチップとマイコンチップとを搭載してシステムを構成するＳＩＰについては、例えば特許文献１（特開２００８−２５１９１７号公報）に記載がある。
特許文献１は、スタック状態の複数のメモリチップと、前記複数のメモリチップに並列アクセス可能なデータプロセッサチップとをモジュール基板（配線基板）上に搭載したＳＩＰにおいて、データプロセッサチップのアドレス系ボンディングパッドは、複数のメモリチップ間で共通のアドレス系配線を介してメモリチップのアドレス系ボンディングパッドに接続し、データ系ボンディングパッドは、個別のデータ系配線を介してメモリチップのデータ系ボンディングパッドに接続すると共に、データプロセッサチップのデータ系ボンディングパッドに対して、データ系配線を介して接続されるメモリチップのデータ系ボンディングパッドの配列を、順次メモリチップが交互に相違する配列とすることによって、チップ間配線の等長化を図っている。
特開２００８−２５１９１７号公報
本願発明者は、前記特許文献１（特に、図５を参照）のように、メモリチップと、このメモリチップを制御するデータプロセッサチップ（あるいはマイコンチップ）とを、１つの基材（配線基板）上に並べて配置するＳＩＰ型半導体装置について検討している。
近年、半導体装置の高機能化および高速化が要求されており、これらの要求に対応するため、ＳＩＰ型半導体装置においても、各半導体チップ（マイコンチップ、メモリチップ）の電極パッド（ボンディングパッド）の数は増加する傾向にある。また、これに伴って、基材に設けられる導電パッド（ボンディングリード）の数も増加の一途を辿っている。他方、電子機器は、小型化および軽量化が要求されていることから、電子機器に搭載されるＳＩＰ型半導体装置の基材や半導体チップのサイズは縮小する傾向にある。
半導体チップ（マイコンチップ、メモリチップ）の電極パッド数が増加した場合でも、チップサイズが大きくなる、または、基材の導電パッド列が長くなるのを抑制するためには、半導体チップの１つの辺のみに沿って複数の電極パッドを配置するのではなく、例えば前記特許文献１にも記載されているように、メモリチップの互いに対向する２つの辺のそれぞれに沿って、複数の電極パッドを配置することが有効である。
ところが、メモリチップの互いに対向する２辺に沿って複数の電極パッドを配置すると、導電性部材（ここでは、ワイヤ）を介してこれらの電極パッドに電気的に接続される基材の導電パッドも、メモリチップの上記２辺に沿って配置しなければならない。
そのため、メモリチップを基材上に搭載する際、例えば前記特許文献１の図５に示されているように、電極パッドが配置された２辺の一方をマイコンチップと対向するように配置すると、上記２辺のもう一方に配置された電極パッドとマイコンチップの導電パッドとを電気的に接続する配線の長さが増加する。その結果、基材の上面における配線の占有面積が増加し、その分、基材の外形サイズが増加する。
従って、ＳＩＰ型半導体装置の小型化の要求に対応するために、外形サイズの小さい基材を使用する場合には、上記のようなチップの搭載方法は採用し難いことが明らかとなった。
本発明の目的は、ＳＩＰ型半導体装置の小型化に対応できる技術を提供することにある。
本発明の他の目的は、ＳＩＰ型半導体装置の高速化に対応できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の好ましい一態様である半導体装置は、
（ａ）平面形状が、第１基板辺、前記第１基板辺と対向する第２基板辺、前記第１および第２基板辺と交差する第３基板辺、前記第３基板辺と対向する第４基板辺を備えた上面と、前記上面に形成された複数の第１導電パッドおよび複数の第２導電パッドと、前記複数の第１導電パッドと前記複数の第２導電パッドとをそれぞれ電気的に接続する複数の配線と、前記上面とは反対側の下面とを有する基材と、
（ｂ）平面形状が、第１マイコンチップ辺、前記第１マイコンチップ辺と対向する第２マイコンチップ辺、前記第１および第２マイコンチップ辺と交差する第３マイコンチップ辺、前記第３マイコンチップ辺と対向する第４マイコンチップ辺を備えたマイコン表面と、前記マイコン表面に形成され、かつ、前記第１、第３および第４マイコンチップ辺のそれぞれに沿って配置された複数の第１マイコン電極パッドと、前記マイコン表面に形成され、かつ、前記第２マイコンチップ辺に沿って配置された複数の第２マイコン電極パッドと、前記マイコン表面とは反対側のマイコン裏面とを有し、
前記マイコン裏面が前記基材と対向し、かつ、前記複数の第１および第２導電パッドのそれぞれが露出し、かつ、平面視において、前記第１マイコンチップ辺が前記第１基板辺と隣り合い、かつ、前記第３マイコンチップ辺が前記第３基板辺と隣り合うように、前記基材の前記上面に搭載されたマイコンチップと、
（ｃ）平面形状が、第１メモリチップ辺、前記第１メモリチップ辺と対向する第２メモリチップ辺、前記第１および第２メモリチップ辺と交差する第３メモリチップ辺、前記第３メモリチップ辺と対向する第４メモリチップ辺を備えた第１メモリ表面と、前記第１メモリ表面に形成され、かつ、前記第１メモリチップ辺に沿って配置された複数の第１メモリ電極パッドと、前記第１メモリ表面に形成され、かつ、前記第２メモリチップ辺に沿って配置された複数の第２メモリ電極パッドと、前記第１メモリ表面とは反対側の第１メモリ裏面とを有し、
前記第１メモリ裏面が前記基材と対向し、かつ、前記複数の第１および第２導電パッドのそれぞれが露出し、かつ、平面視において、前記第３メモリチップ辺が前記第１基板辺と隣り合い、かつ、前記第２メモリチップ辺が前記第３基板辺と隣り合い、かつ、前記第３メモリチップ辺と前記第１基板辺との間隔が、前記第１マイコンチップ辺と前記第１基板辺との間隔よりも小さく、かつ、前記第２メモリチップ辺と前記第３基板辺との間隔が前記第３マイコンチップ辺と前記第３基板辺との間隔よりも小さくなるように、前記マイコンチップの隣りに搭載された第１メモリチップと、
（ｄ）前記複数の第１および第２マイコン電極パッドと、前記複数の第１導電パッドとをそれぞれ電気的に接続する複数の第１ワイヤと、
（ｅ）前記複数の第１および第２メモリ電極パッドと、前記複数の第２導電パッドとをそれぞれ電気的に接続する複数の第２ワイヤとを含み、
前記複数の第１導電パッドは、平面視において、前記マイコンチップの前記第１、第２、第３および第４マイコンチップ辺のそれぞれに沿って配置されており、
前記複数の第２導電パッドは、平面視において、前記メモリチップの前記第１および第２メモリチップ辺のそれぞれに沿って配置されており、
前記マイコンチップに形成された前記複数の第１マイコン電極パッド、および前記第１メモリチップに形成された前記複数の第１メモリ電極パッドのそれぞれは、データ系電極パッドを有しており、
前記マイコンチップに形成された前記複数の第２マイコン電極パッド、および前記第１メモリチップに形成された前記複数の第２メモリ電極パッドのそれぞれは、コマンド・アドレス系電極パッドを有しており、
前記基材に形成された前記複数の第１導電パッドのうち、前記第１ワイヤを介して前記マイコンチップの前記第１マイコン電極パッドに電気的に接続された複数の第１データ系導電パッドは、前記マイコンチップの前記第１、第３および第４マイコンチップ辺のそれぞれに沿って配置されており、
前記基材に形成された前記複数の第２導電パッドのうち、前記第２ワイヤを介して前記第１メモリチップの前記第１メモリ電極パッドに電気的に接続された複数の第２データ系導電パッドは、前記メモリチップの前記第１メモリチップ辺に沿って配置されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
ＳＩＰ型半導体装置の小型化を推進することができる。
ＳＩＰ型半導体装置の高速化を推進することができる。
本発明の実施の形態１である半導体装置の全体平面図である。 本発明の実施の形態１である半導体装置を簡略化して示す平面図である。 図１のＡ−Ａ線断面図である。 図２のＢ−Ｂ線断面図である。 （ａ）は、配線基板の上面に搭載されたマイコンチップの平面図、（ｂ）は、配線基板の上面に搭載されたメモリチップの平面図である。 本発明の実施の形態１である半導体装置を簡略化して示す平面図である。 本発明の実施の形態１である半導体装置の製造方法を示す平面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図７、図８に続く半導体装置の製造方法を示す平面図である。 図９に続く半導体装置の製造方法を示す平面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０、図１１に続く半導体装置の製造方法を示す平面図である。 図１０、図１１に続く半導体装置の製造方法を示す断面図である。 図１２、図１３に続く半導体装置の製造方法を示す平面図である。 図１２、図１３に続く半導体装置の製造方法を示す断面図である。 図１４、図１５に続く半導体装置の製造方法を示す平面図である。 図１４、図１５に続く半導体装置の製造方法を示す要部拡大断面図である。 図１６、図１７に続く半導体装置の製造方法を示す要部拡大断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す平面図である。 図１９に続く半導体装置の製造方法を示す要部拡大断面図である。 図２０、図２１に続く半導体装置の製造方法を示す要部拡大断面図である。 図２０、図２１に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２である半導体装置の全体平面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
また、以下の実施の形態において、「ペースト材料」とは、流動性のある接着剤を意味する。「ダイアタッチフィルム(ＤＡＦ：Die Attach Film)」とは、ダイシングテープの機能を兼ねたフィルム状の接着剤を意味する。データ系電極パッド（ＤＱ、ＤＱＳ、データストローブ用パッド）とは、メモリ回路にデータを書き込んだり、メモリ回路からデータを読み出したりするために、メモリチップの表面に設けられた電極パッド（ボンディングパッド）を意味する。コマンド・アドレス系電極パッド（ＣＭＤ／ＡＤＤパッド）とは、データが格納されるメモリ回路内の番地を特定する信号を入出力するために、メモリチップの表面に設けられた電極パッド（ボンディングパッド）を意味する。
（実施の形態１）
図１は、本実施の形態の半導体装置の全体平面図、図２は、本実施の形態の半導体装置を簡略化して示す平面図、図３は、図１のＡ−Ａ線断面図、図４は、図２のＢ−Ｂ線断面図、図５（ａ）は、配線基板の上面に搭載されたマイコンチップの平面図、図５（ｂ）は、配線基板の上面に搭載されたメモリチップの平面図である。
本実施の形態の半導体装置は、マイコンチップ（コントローラチップとも言う）２０と、このマイコンチップ２０が並列にアクセスする複数個（例えば２個）のメモリチップ３０を配線基板（基材）１０の上面（表面）に搭載したＳＩＰ（システム・イン・パッケージ）型半導体装置である。
ＳＩＰ型半導体装置の配線基板１０は、複数層（例えば６層）のＣｕ（銅）配線（表面配線、裏面配線および内層配線）を備えた多層配線基板であり、その平面形状は四角形（略正方形）である。すなわち、配線基板１０は、第１基板辺１１ａ、第１基板辺１１ａと対向する第２基板辺１１ｂ、第１基板辺１１ａおよび第２基板辺１１ｂとそれぞれ交差する第３基板辺１１ｃ、第３基板辺１１ｃと対向する第４基板辺１１ｄを備えている。
配線基板１０の下面（裏面）に形成された裏面配線（導電パッド１８）には、ＳＩＰ型半導体装置の外部接続端子として、ボール・グリッド・アレイ(ＢＧＡ：Ball Grid Array)を構成する複数の半田ボール１２が接続されている。ＳＩＰ型半導体装置は、これらの半田ボール１２を介して情報通信端末機器などのマザーボードに搭載される。
配線基板１０の上面に搭載されたマイコンチップ２０は、平面形状が四角形（略正方形）のシリコン基板からなる。すなわち、マイコンチップ２０は、第１チップ辺２１ａ、第１チップ辺２１ａと対向する第２チップ辺２１ｂ、第１チップ辺２１ａおよび第２チップ辺２１ｂとそれぞれ交差する第３チップ辺２１ｃ、第３チップ辺２１ｃと対向する第４チップ辺２１ｄを備えている。
マイコンチップ２０は、平面視において、第１チップ辺２１ａが配線基板１０の第１基板辺１１ａと隣り合い、かつ、第３チップ辺２１ｃが配線基板１０の第３基板辺１１ｃと隣り合うように、配線基板１０の上面に配置されている。言い換えると、マイコンチップ２０は、第１チップ辺２１ａおよび第２チップ辺２１ｂが配線基板１０の第１基板辺１１ａおよび第２基板辺１１ｂとそれぞれ平行になり、かつ、第３チップ辺２１ｃおよび第４チップ辺２１ｄが配線基板１０の第３基板辺１１ｃおよび第４基板辺１１ｄとそれぞれ平行になるように、配線基板１０の上面に配置されている。
また、マイコンチップ２０は、その表面（デバイス面）を上に向けた、いわゆるフェイスアップ実装方式で搭載され、接着剤４３を介して配線基板１０の上面に固定されている。図示は省略するが、マイコンチップ２０のデバイス面には、２個のメモリチップ３０を並列にアクセスするためのメモリインタフェース、メモリコントローラ、ＣＰＵ、ＲＡＭ、ＰＲＯＭ、コントローラ、ＤＭＡＣ、タイマ・カウンタ、入出力ポートなどの回路が形成されている。
マイコンチップ２０の表面の周辺部には、上記した４つの辺（第１チップ辺２１ａ、第２チップ辺２１ｂ、第３チップ辺２１ｃ、第４チップ辺２１ｄ）のそれぞれに沿って複数の電極パッド（ボンディングパッド）が形成されている。これらの電極パッドのうち、符号２３で示す第１電極パッドは、第１チップ辺２１ａ、第３チップ辺２１ｃおよび第４チップ辺２１ｄのそれぞれに沿って配置されており、符号２４で示す第２電極パッドは、第２チップ辺２１ｂに沿って配置されている。第１電極パッド２３および第２電極パッド２４は、マイコンチップ２０の外部接続端子を構成し、内部配線を介して上記の回路に電気的に接続されている。
図５（ａ）に示すように、マイコンチップ２０の第１電極パッド２３は、第１チップ辺２１ａ、第３チップ辺２１ｃおよび第４チップ辺２１ｄのそれぞれに沿って２列に配置され、かつ、内側の列の第１電極パッド２３と外側の列の第１電極パッド２３は、千鳥状に配置されている。同様に、第２電極パッド２４は、第２チップ辺２１ｂに沿って２列に配置され、かつ、内側の列の第２電極パッド２４と外側の列の第２電極パッド２４は、千鳥状に配置されている。なお、図２では、図面を見易くするために、第１電極パッド２３および第２電極パッド２４のそれぞれを１列に配置している。
マイコンチップ２０の表面に形成された上記複数の電極パッド（第１電極パッド２３、第２電極パッド２４）は、データ系パッド（データ入出力用パッドおよびデータストローブ用パッド）、コマンド・アドレス系パッド、クロック入力パッド、電源パッドなどを含んでいる。そして、これらの電極パッドのうち、特に、データ系パッド（図２の符号２３Ｄで示す電極パッド）は、第１電極パッド２３のいずれかで構成されている。すなわち、データ系電極パッド２３Ｄは、マイコンチップ２０の第１チップ辺２１ａ、第３チップ辺２１ｃおよび第４チップ辺２１ｄに配置されている。また、コマンド・アドレス系パッド（図２の符号２４Ｃで示す電極パッド）は、第２電極パッド２４のいずれかで構成されている。すなわち、コマンド・アドレス系電極パッド２４Ｃは、マイコンチップ２０の第２チップ辺２１ｂに配置されている。
配線基板１０の上面には、上記マイコンチップ２０の周囲を囲むように複数の第１導電パッド１４が配置されている。すなわち、第１導電パッド１４は、マイコンチップ２０の４つの辺（第１チップ辺２１ａ、第２チップ辺２１ｂ、第３チップ辺２１ｃ、第４チップ辺２１ｄ）のそれぞれに沿って配置されている。第１導電パッド１４は、配線基板１０に形成された複数層のＣｕ配線のうち、最も上面側に形成された第１配線層（表面配線１６）と一体に構成されており、その表面には、例えばニッケル（Ｎｉ）層および金（Ａｕ）層からなるメッキ層が形成されている。
図１に示すように、第１導電パッド１４は、マイコンチップ２０の４つの辺のそれぞれに沿って、複数列（例えば３列）に亘って配置されている。なお、図２では、図面を見易くするために、第１導電パッド１４をマイコンチップ２０の４つの辺のそれぞれに沿って１列に配置している。そして、これらの第１導電パッド１４のそれぞれと、マイコンチップ２０に形成された第１電極パッド２３および第２電極パッド２４のそれぞれは、ＡｕまたはＣｕからなる第１ワイヤ４１を介して互いに電気的に接続されている。
前述したように、データ系電極パッド２３Ｄを含む第１電極パッド２３は、マイコンチップ２０の第１チップ辺２１ａ、第３チップ辺２１ｃおよび第４チップ辺２１ｄに沿って配置されている。そして、図２に示すように、配線基板１０に形成された第１導電パッド１４のうち、第１ワイヤ４１を介してマイコンチップ２０のデータ系電極パッド２３Ｄに電気的に接続された第１データ系導電パッド１４Ｄも、マイコンチップ２０の第１チップ辺２１ａ、第３チップ辺２１ｃおよび第４チップ辺２１ｄに沿って配置されている。
また、前述したように、コマンド・アドレス系電極パッド２４Ｃを含む第２電極パッド２４は、マイコンチップ２０の第２チップ辺２１ｂに沿って配置されている。そして、図２に示すように、配線基板１０に形成された第１導電パッド１４のうち、第１ワイヤ４１を介してマイコンチップ２０のコマンド・アドレス系電極パッド２４Ｃに電気的に接続された第１コマンド・アドレス系導電パッド１４Ｃは、マイコンチップ２０の第２チップ辺２１ｂに沿って配置されている。
配線基板１０の上面には、上記マイコンチップ２０に隣接して２個のメモリチップ３０が搭載されている。２個のメモリチップ３０のそれぞれは、平面形状が長方形のシリコン基板からなる。すなわち、２個のメモリチップ３０のそれぞれは、第１チップ辺３１ａ、第１チップ辺３１ａと対向する第２チップ辺３１ｂ、第１チップ辺３１ａおよび第２チップ辺３１ｂとそれぞれ交差する第３チップ辺３１ｃ、第３チップ辺３１ｃと対向する第４チップ辺３１ｄを備えている。
２個のメモリチップ３０のそれぞれは、平面視において、第３チップ辺３１ｃが配線基板１０の第１基板辺１１ａと隣り合い、かつ、第２チップ辺３１ｂが配線基板１０の第３基板辺１１ｃと隣り合うように、配線基板１０の上面に配置されている。言い換えると、２個のメモリチップ３０のそれぞれは、第１チップ辺３１ａおよび第２チップ辺３１ｂが配線基板１０の第３基板辺１１ｃおよび第４基板辺１１ｄとそれぞれ平行になり、かつ、第３チップ辺３１ｃおよび第４チップ辺３１ｄが配線基板１０の第１基板辺１１ａおよび第２基板辺１１ｂとそれぞれ平行になるように、配線基板１０の上面に配置されている。
また、図６に示すように、２個のメモリチップ３０のそれぞれは、平面視において、第３チップ辺３１ｃと配線基板１０の第１基板辺１１ａとの間隔（Ｓ１）が、マイコンチップ２０の第１チップ辺２１ａと第１基板辺１１ａとの間隔（Ｓ２）よりも小さく（＝Ｓ１＜Ｓ２）、かつ、第２チップ辺３１ｂと第３基板辺１１ｃとの間隔（Ｓ３）がマイコンチップ２０の第３チップ辺２１ｃと第３基板辺１１ｃとの間隔（Ｓ４）よりも小さくなるように（＝Ｓ３＜Ｓ４）、マイコンチップ２０の隣りに搭載されている。
また、２個のメモリチップ３０のそれぞれは、その表面（デバイス面）を上に向けた、いわゆるフェイスアップ実装方式で搭載され、かつ、１個のメモリチップ３０の上にもう１個のメモリチップ３０を積層するスタック方式で搭載されている。そして、下層のメモリチップ３０と上層のメモリチップ３０との間には、下層のメモリチップ３０の表面の周辺部を露出させるために、メモリチップ３０よりも面積の小さいシリコンチップからなるスペーサ３２が介在されている。さらに、配線基板１０の上面と下層のメモリチップ３０との間、下層のメモリチップ３０とスペーサ３２との間、スペーサ３２と上層のメモリチップ３０との間には、それぞれフィルム状の接着剤であるダイアタッチフィルム４４が介在している。すなわち、下層のメモリチップ３０は、ダイアタッチフィルム４４を介して配線基板１０の上面に固定され、スペーサ３２は、ダイアタッチフィルム４４を介して下層のメモリチップ３０の上面に固定され、上層のメモリチップ３０は、ダイアタッチフィルム４４を介してスペーサ３２の上面に固定されている。
図示は省略するが、２個のメモリチップ３０のそれぞれのデバイス面には、例えば５１２Ｍｂの記憶容量を有するＤＤＲ−ＳＤＲＡＭ回路が形成されている。ＤＤＲ−ＳＤＲＡＭは、外部クロック信号の立ち上がり時と立ち下がり時の両方でデータの読み書きを行うクロック同期型メモリである。
２個のメモリチップ３０のそれぞれの表面には、第１チップ辺３１ａおよび第２チップ辺３１ｂのそれぞれに沿って複数の電極パッド（ボンディングパッド）が形成されている。これらの電極パッドのうち、符号３３で示す第１電極パッドは、第１チップ辺３１ａに沿って配置されており、符号３４で示す第２電極パッドは、第２チップ辺３１ｂに沿って配置されている。第１電極パッド３３および第２電極パッド３４は、メモリチップ３０の外部接続端子を構成し、内部配線を介して上記のＤＤＲ−ＳＤＲＡＭ回路に電気的に接続されている。
図５（ｂ）に示すように、メモリチップ３０の第１電極パッド３３は、第１チップ辺３１ａに沿って１列に配置されている。同様に、第２電極パッド３４は、第２チップ辺３１ｂに沿って１列に配置されている。
メモリチップ３０の表面に形成された上記複数の電極パッドは、データ系パッド（データ入出力用パッドおよびデータストローブ用パッド）、コマンド・アドレス系パッド、電源パッドなどを含んでいる。そして、これらの電極パッドのうち、特に、データ系パッド（図２の符号３３Ｄで示す電極パッド）は、第１電極パッド３３のいずれかで構成されている。すなわち、データ系電極パッド３３Ｄは、メモリチップ３０の第１チップ辺３１ａに沿って配置されている。また、コマンド・アドレス系パッド（図２の符号３４Ｃで示す電極パッド）は、第２電極パッド３４のいずれかで構成されている。すなわち、コマンド・アドレス系電極パッド３４Ｃは、メモリチップ３０の第２チップ辺３１ｂに配置されている。
配線基板１０の上面には、上記メモリチップ３０の第１チップ辺３１ａおよび第２チップ辺３１ｂに沿って複数の第２導電パッド１５が配置されている。第２導電パッド１５は、マイコンチップ２０の周囲に配置された第１導電パッド１４と同じく、配線基板１０に形成された複数層のＣｕ配線のうち、最も上面側に位置する第１配線層（表面配線１６）と一体に構成されており、その表面には、例えばＮｉ層およびＡｕ層からなるメッキ層が形成されている。
図１に示すように、メモリチップ３０の第１チップ辺３１ａに沿って配置された第２導電パッド１５は、複数列（例えば４列）に亘って配置されている。また、これらの第２導電パッド１５は、平面視において、マイコンチップ２０の第３チップ辺２１ｃの延長線と第４チップ辺２１ｄの延長線との間の領域に配置されている。これは、前述したように、マイコンチップ２０のデータ系電極パッド２３Ｄがマイコンチップ２０の第１チップ辺２１ａ、第３チップ辺２１ｃおよび第４チップ辺２１ｄに沿って配置されているためである。なお、図２では、図面を見易くするために、これらの第２導電パッド１５を１列に配置している。
メモリチップ３０の表面に形成された第１電極パッド３３および第２電極パッド３４のそれぞれは、ＡｕまたはＣｕからなる第２ワイヤ４２を介して第２導電パッド１５のいずれかに電気的に接続されている。
導電性部材として、例えばワイヤ（第２ワイヤ４２）を用いてメモリチップ３０と配線基板１０とを電気的に接続する場合には、複数の導電パッド（第２導電パッド１５）のうちの互いに隣り合う導電パッドの間隔（ピッチ）を、メモリチップ３０の電極パッド（第１電極パッド３３および第２電極パッド３４）の間隔（ピッチ）よりも大きくする必要がある。
この詳細な理由の一つは、ワイヤボンディング工程で使用するキャピラリの動作に基づいている。すなわち、１ｓｔボンド側では、ワイヤを接続する対象物（本実施の形態では、半導体チップの電極パッド）の表面に対して垂直方向にキャピラリを移動させ、ワイヤの一部を対象物に接続しているが、２ｎｄボンド側では、ワイヤを接続する対象物（本実施の形態では、配線基板の導電パッド）の表面に対して水平方向にキャピラリを移動させ、ワイヤの他部を対象物に接続している（正ボンディング法）。そのため、２ｎｄボンド側となる対象物の表面積を１ｓｔボンド側となる対象物の表面積よりも大きくする、または、２ｎｄボンド側の対象物に接続されたワイヤの一部が隣の対象物に接触しない（跨らない）ようにする必要があり、本実施の形態では、上記のように、複数の導電パッド（第２導電パッド１５）のうちの互いに隣り合う導電パッドの間隔（ピッチ）を、メモリチップ３０の電極パッド（第１電極パッド３３および第２電極パッド３４）の間隔（ピッチ）よりも大きくしている。なお、他の理由としては、半導体チップは、配線基板と異なるプロセスを用いて製造される（加工精度が異なる）ことも、間隔（ピッチ）を異ならせている理由の一つである。
この結果、導電パッド列の幅（図２参照）がメモリチップ３０の辺（第１チップ辺３１ａ、第２チップ辺３１ｂ）よりも大きくなってしまう。そして、導電パッド列の端部側に設けられた第２導電パッド１５に対して第２ワイヤ４２を接続すると、この第２ワイヤ４２の平面視における傾斜角度が大きくなってしまい、ループ形状が安定し難くなる。
そこで、本願発明者は、図１に示すように、第２導電パッド１５を複数列に亘って配置することを検討した。これにより、導電パッド列の幅を小さくすることができた。
しかしながら、新たな課題として、第２導電パッド１５が多列で配置されることから、前記特許文献１の図５のように、メモリチップの導電パッドが設けられた辺をマイコンチップに向けて搭載する場合には、複数の導電パッド列を配置するためのスペースを、メモリチップとマイコンチップとの間に設けなければならず、外形サイズの小さい基材を用いることが困難となる。
前述したように、データ系電極パッド３３Ｄを含む第１電極パッド３３は、メモリチップ３０の第１チップ辺３１ａに沿って配置されている。そして、図２に示すように、配線基板１０に形成された第２導電パッド１５のうち、第２ワイヤ４２を介してメモリチップ３０のデータ系電極パッド３３Ｄに電気的に接続された第２データ系導電パッド１５Ｄは、メモリチップ３０の第１チップ辺３１ａに沿って配置されている。
また、前述したように、コマンド・アドレス系電極パッド３４Ｃを含む第２電極パッド３４は、メモリチップ３０の第２チップ辺３１ｂに沿って配置されている。そして、図２に示すように、配線基板１０に形成された第２導電パッド１５のうち、第２ワイヤ４２を介してメモリチップ３０のコマンド・アドレス系電極パッド３４Ｃに電気的に接続された第２コマンド・アドレス系導電パッド１５Ｃは、メモリチップ３０の第２チップ辺３１ｂに沿って配置されている。
メモリチップ３０の２つの辺（第１チップ辺３１ａおよび第２チップ辺３１ｂ）に沿って配置された複数の第２導電パッド１５のそれぞれと、マイコンチップ２０の４つの辺（第１チップ辺２１ａ、第２チップ辺２１ｂ、第３チップ辺２１ｃおよび第４チップ辺２１ｄ）に沿って配置された複数の第１導電パッド１４のそれぞれは、配線基板１０に形成された複数層のＣｕ配線を介して互いに電気的に接続されている。
そして、メモリチップ３０の第１チップ辺３１ａに沿って配置された複数の第２データ系導電パッド１５Ｄと、マイコンチップ２０の３つの辺（第１チップ辺２１ａ、第３チップ辺２１ｃおよび第４チップ辺２１ｄ）に沿って配置された複数の第１データ系電極パッド１４Ｄのそれぞれは、配線基板１０に形成された複数層のＣｕ配線のうち、最も上面側（第１配線層）に形成されたデータ系配線１６Ｄを介して互いに電気的に接続されている。
また、メモリチップ３０の第２チップ辺３１ｂに沿って配置された複数の第２コマンド・アドレス系導電パッド１５Ｃと、マイコンチップ２０の第２チップ辺２１ｂに沿って配置された複数の第１コマンド・アドレス導電パッド１４Ｃのそれぞれは、配線基板１０に形成された複数層のＣｕ配線のうち、上記データ系配線１６Ｄとは異なる配線層（第２配線層）に形成されたコマンド・アドレス系配線１７Ｃを介して互いに電気的に接続されている。
配線基板１０の上面に搭載されたマイコンチップ２０、メモリチップ３０、マイコンチップ２０と第１導電パッド１４とを電気的に接続する第１ワイヤ４１、およびメモリチップ３０と第２導電パッド１５とを電気的に接続する第２ワイヤ４２は、エポキシ樹脂系のモールド樹脂４５によって封止されている。
以上、詳述した本実施の形態の構成によれば、配線基板１０の上面に搭載されたマイコンチップ２０のデータ系電極パッド２３Ｄとメモリチップ３０のデータ系電極パッド３３Ｄとを接続するデータ系配線１６Ｄの長さを最短化することができる。
これにより、配線基板１０の外形寸法を小さくすることができるので、ＳＩＰ型半導体装置の小型化を推進することができる。また、メモリチップ３０へのデータの書き込み速度およびメモリチップ３０からのデータの読み出し速度が短縮されるので、ＳＩＰ型半導体装置の高速化を推進することができる。
次に、図７〜図２３を参照しながら、上記のように構成されたＳＩＰ型半導体装置の組み立て手順の一例を説明する。
まず、図７および図８に示す配線基板１０を準備する。配線基板１０は、多数の配線層を有する多層配線基板であり、本実施の形態では、例えば６層の配線層を有している。また、その上面には複数の表面配線１６、表面配線１６と一体に形成された複数の第１導電パッド１４および第２導電パッド１５が形成されている。また、配線基板１０の内部には、コマンド・アドレス系配線１７Ｃや電源配線を含む４層の内層配線が形成されており、配線基板１０の下面には、裏面配線である複数の導電パッド１８が形成されている。なお、図示はしないが、配線基板１０の上面は、第１導電パッド１４および第２導電パッド１５のそれぞれの表面を除き、ソルダレジストで覆われている。また、配線基板１０の上面は導電パッド１８の表面を除き、ソルダレジストで覆われている。
次に、図９に示すように、配線基板１０の上面のマイコンチップ搭載領域にペースト状の接着剤（ペースト材）４３を塗布した後、図１０および図１１に示すように、マイコンチップ２０をその裏面が配線基板１０のマイコンチップ搭載領域と対向するように、配線基板１０の上面に搭載する。なお、ペースト状の接着剤（ペースト材）４３以外の接着材料を使ってマイコンチップ２０を配線基板１０の上面に搭載してもよいことは勿論である。
次に、図１２および図１３に示すように、配線基板１０の上面のメモリチップ搭載領域にダイアタッチフィルム４４を介して１段目（下層）のメモリチップ３０を搭載する。ダイアタッチフィルム４４は、シリコンウエハにＤＤＲ−ＳＤＲＡＭ回路を形成する工程（前工程）が完了した後、シリコンウエハの裏面に貼り付けておく。そして、このシリコンウエハをダイシングしてメモリチップ３０を取得する際、シリコンウエハと共にダイシングする。なお、ダイアタッチフィルム４４以外の接着材料を使ってメモリチップ３０を配線基板１０の上面に搭載してもよいことは勿論である。
次に、図１４および図１５に示すように、１段目のメモリチップ３０の上部にダイアタッチフィルム４４を介してスペーサ３２を搭載する。スペーサ３２は、メモリチップ３０よりも面積の小さいシリコンチップで構成されているので、１段目のメモリチップ３０の上部にスペーサ３２を搭載した時に、１段目のメモリチップ３０の表面に形成された第１電極パッド３３および第２電極パッド３４がスペーサ３２で覆われることはない。
なお、マイコンチップ２０とメモリチップ３０の搭載順序は、上記と逆でもよい。すなわち、配線基板１０の上面に１段目のメモリチップ３０を搭載し、続いてその上部にスペーサ３２を搭載した後、配線基板１０の上面にマイコンチップ２０を搭載してもよい。
次に、図１６および図１７に示すように、例えば熱と超音波を併用したボールボンディング法を用いて、メモリチップ３０の第１電極パッド３３と配線基板１０の第２導電パッド１５、および第２電極パッド３４と第２導電パッド１５をそれぞれ第２ワイヤ４２で電気的に接続する。ここでは、まず、第２ワイヤ４２の一端をメモリチップ３０の電極パッド（第１電極パッド３３、第２電極パッド３４）に接続し、次に、第２ワイヤ４２の他端を配線基板１０の第２導電パッド１５に接続する、いわゆる正ボンディング法を用いる。
次に、図１８に示すように、スペーサ３２の上部にダイアタッチフィルム４４を介して２段目（上層）のメモリチップ３０を積層する。
次に、図１９に示すように、上記したボールボンディング法を用いて、マイコンチップ２０の第１電極パッド２３と配線基板１０の第１導電パッド１４、および第２電極パッド２４と第１導電パッド１４をそれぞれ第１ワイヤ４１で電気的に接続する。ここでは、まず、第１ワイヤ４１の一端をマイコンチップ２０の電極パッド（第１電極パッド２３、第２電極パッド２４）に接続し、次に、第１ワイヤ４１の他端を配線基板１０の第１導電パッド１４に接続する、いわゆる正ボンディング法を用いる。
次に、図２０および図２１に示すように、上記したボールボンディング法を用いて、２段目（上層）のメモリチップ３０の第１電極パッド３３と配線基板１０の第２導電パッド１５、および第２電極パッド３４と第２導電パッド１５をそれぞれ第２ワイヤ４２で電気的に接続する。この場合も、第２ワイヤ４２の一端をメモリチップ３０の電極パッド（第１電極パッド３３、第２電極パッド３４）に接続し、次に、第２ワイヤ４２の他端を配線基板１０の第２導電パッド１５に接続する、いわゆる正ボンディング法を用いる。
なお、図１９に示したマイコンチップ２０のワイヤボンディングは、図１６および図１７に示した１段目（下層）のメモリチップ３０のワイヤボンディングに先立って行ってもよく、図２０および図２１に示した２段目（上層）のメモリチップ３０のワイヤボンディングの後に行ってもよい。
次に、図２２および図２３に示すように、配線基板１０の上面に搭載されたマイコンチップ２０、メモリチップ３０、第１ワイヤ４１および第２ワイヤ４２をモールド樹脂４５で封止する。
次に、配線基板１０の下面に形成された導電パッド１８に半田ボール１２を接続した後、モールド樹脂４５の表面に製品名などを印字するマーキング工程と電気特性検査工程を経ることにより、図１〜図４に示したＳＩＰ型半導体装置が完成する。
（実施の形態２）
メモリチップ３０の大容量化が進み、電極パッド（第１電極パッド３３、第２電極パッド３４）が形成される辺（第１チップ辺３１ａ、第２チップ辺３１ｂ）の長さが大きくなると、前記実施の形態１のレイアウトでは、配線基板１０の第３基板辺１１ｃおよび第４基板辺１１ｄの長さも大きくなり、配線基板１０の外形寸法が大きくなってしまうこともある。
このような場合は、図２４に示すように、メモリチップ３０の第１チップ辺３１ａに沿って配置された第２導電パッド１５が、平面視において、マイコンチップ２０の第３チップ辺２１ｃの延長線と第４チップ辺２１ｄの延長線との間の領域の外側に位置するようにメモリチップ３０を搭載することが好ましい。
この場合においても、データ系電極パッド３３Ｄが配置された第１チップ辺３１ａがコマンド・アドレス系電極パッド３４Ｃが配置された第２チップ辺３１ｂよりもマイコンチップ２０側に位置するように、メモリチップ３０を配線基板１０上に搭載することにより、マイコンチップ２０のデータ系電極パッド２３Ｄとメモリチップ３０のデータ系電極パッド３３Ｄとを接続するデータ系配線１６Ｄの長さを最短化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、配線基板１０上に複数枚のメモリチップ３０を搭載する場合について説明したが、配線基板１０上に１枚のメモリチップ３０を搭載する場合に適用することもできる。しかしながら、前述のように、配線基板１０上に搭載するメモリチップ３０の枚数が多いほど、配線基板１０上に設けられる導電パッドの列数も増加するため、本願発明を適用した場合の効果も大きくなる。
本発明は、システム・イン・パッケージ（System In Package：ＳＩＰ）型半導体装置に利用することができる。
１０ 配線基板（基材）
１１ａ 第１基板辺
１１ｂ 第２基板辺
１１ｃ 第３基板辺
１１ｄ 第４基板辺
１２ 半田ボール
１４ 第１導電パッド
１４Ｃ 第１コマンド・アドレス系導電パッド
１４Ｄ 第１データ系導電パッド
１５ 第２導電パッド
１５Ｃ 第２コマンド・アドレス系導電パッド
１５Ｄ 第２データ系導電パッド
１６ 表面配線
１６Ｄ データ系配線
１７Ｃ コマンド・アドレス系配線
１８ 導電パッド
２０ マイコンチップ
２１ａ 第１チップ辺
２１ｂ 第２チップ辺
２１ｃ 第３チップ辺
２１ｄ 第４チップ辺
２２ 接着剤
２３ 第１電極パッド
２３Ｄ データ系電極パッド
２４ 第２電極パッド
２４Ｃ コマンド・アドレス系電極パッド
３０ メモリチップ
３１ａ 第１チップ辺
３１ｂ 第２チップ辺
３１ｃ 第３チップ辺
３１ｄ 第４チップ辺
３２ スペーサ
３３ 第１電極パッド
３３Ｄ データ系電極パッド
３４ 第２電極パッド
３４Ｃ コマンド・アドレス系電極パッド
４１ 第１ワイヤ
４２ 第２ワイヤ
４３ 接着剤
４４ ダイアタッチフィルム
４５ モールド樹脂

Claims (10)

  1. （ａ）平面形状が、第１基板辺、前記第１基板辺と対向する第２基板辺、前記第１および第２基板辺と交差する第３基板辺、前記第３基板辺と対向する第４基板辺を備えた上面と、前記上面に形成された複数の第１導電パッドおよび複数の第２導電パッドと、前記複数の第１導電パッドと前記複数の第２導電パッドとをそれぞれ電気的に接続する複数の配線と、前記上面とは反対側の下面とを有する基材と、
    （ｂ）平面形状が、第１マイコンチップ辺、前記第１マイコンチップ辺と対向する第２マイコンチップ辺、前記第１および第２マイコンチップ辺と交差する第３マイコンチップ辺、前記第３マイコンチップ辺と対向する第４マイコンチップ辺を備えたマイコン表面と、前記マイコン表面に形成され、かつ、前記第１、第３および第４マイコンチップ辺のそれぞれに沿って配置された複数の第１マイコン電極パッドと、前記マイコン表面に形成され、かつ、前記第２マイコンチップ辺に沿って配置された複数の第２マイコン電極パッドと、前記マイコン表面とは反対側のマイコン裏面とを有し、
    前記マイコン裏面が前記基材と対向し、かつ、前記複数の第１および第２導電パッドのそれぞれが露出し、かつ、平面視において、前記第１マイコンチップ辺が前記第１基板辺と隣り合い、かつ、前記第３マイコンチップ辺が前記第３基板辺と隣り合うように、前記基材の前記上面に搭載されたマイコンチップと、
    （ｃ）平面形状が、第１メモリチップ辺、前記第１メモリチップ辺と対向する第２メモリチップ辺、前記第１および第２メモリチップ辺と交差する第３メモリチップ辺、前記第３メモリチップ辺と対向する第４メモリチップ辺を備えた第１メモリ表面と、前記第１メモリ表面に形成され、かつ、前記第１メモリチップ辺に沿って配置された複数の第１メモリ電極パッドと、前記第１メモリ表面に形成され、かつ、前記第２メモリチップ辺に沿って配置された複数の第２メモリ電極パッドと、前記第１メモリ表面とは反対側の第１メモリ裏面とを有し、
    前記第１メモリ裏面が前記基材と対向し、かつ、前記複数の第１および第２導電パッドのそれぞれが露出し、かつ、平面視において、前記第３メモリチップ辺が前記第１基板辺と隣り合い、かつ、前記第２メモリチップ辺が前記第３基板辺と隣り合い、かつ、前記第３メモリチップ辺と前記第１基板辺との間隔が、前記第１マイコンチップ辺と前記第１基板辺との間隔よりも小さく、かつ、前記第２メモリチップ辺と前記第３基板辺との間隔が前記第３マイコンチップ辺と前記第３基板辺との間隔よりも小さくなるように、前記マイコンチップの隣りに搭載された第１メモリチップと、
    （ｄ）前記複数の第１および第２マイコン電極パッドと、前記複数の第１導電パッドとをそれぞれ電気的に接続する複数の第１ワイヤと、
    （ｅ）前記複数の第１および第２メモリ電極パッドと、前記複数の第２導電パッドとをそれぞれ電気的に接続する複数の第２ワイヤと、
    を含み、
    前記複数の第１導電パッドは、平面視において、前記マイコンチップの前記第１、第２、第３および第４マイコンチップ辺のそれぞれに沿って配置されており、
    前記複数の第２導電パッドは、平面視において、前記メモリチップの前記第１および第２メモリチップ辺のそれぞれに沿って配置されており、
    前記マイコンチップに形成された前記複数の第１マイコン電極パッド、および前記第１メモリチップに形成された前記複数の第１メモリ電極パッドのそれぞれは、データ系電極パッドを有しており、
    前記マイコンチップに形成された前記複数の第２マイコン電極パッド、および前記第１メモリチップに形成された前記複数の第２メモリ電極パッドのそれぞれは、コマンド・アドレス系電極パッドを有しており、
    前記基材に形成された前記複数の第１導電パッドのうち、前記第１ワイヤを介して前記マイコンチップの前記第１マイコン電極パッドに電気的に接続された複数の第１データ系導電パッドは、前記マイコンチップの前記第１、第３および第４マイコンチップ辺のそれぞれに沿って配置されており、
    前記基材に形成された前記複数の第２導電パッドのうち、前記第２ワイヤを介して前記第１メモリチップの前記第１メモリ電極パッドに電気的に接続された複数の第２データ系導電パッドは、前記メモリチップの前記第１メモリチップ辺に沿って配置されていることを特徴とする半導体装置。
  2. 前記基材は、複数の配線層を有しており、
    前記複数の第１データ系導電パッドと、前記複数の第２データ系導電パッドとをそれぞれ電気的に接続する複数のデータ系配線は、前記複数の配線層のうち、最も前記上面側に位置する第１配線層に形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記基材に形成された前記複数の第１導電パッドのうち、前記第１ワイヤを介して前記マイコンチップの前記第２マイコン電極パッドに電気的に接続された複数の第１コマンド・アドレス系導電パッドは、前記マイコンチップの前記第２マイコンチップ辺のそれぞれに沿って配置されており、
    前記基材に形成された前記複数の第２導電パッドのうち、前記第２ワイヤを介して前記第１メモリチップの前記第２メモリ電極パッドに電気的に接続された複数の第２コマンド・アドレス系導電パッドは、前記メモリチップの前記第２メモリチップ辺に沿って配置されていることを特徴とする請求項２記載の半導体装置。
  4. 前記複数の第１コマンド・アドレス系導電パッドと、前記複数の第２コマンド・アドレス系導電パッドとをそれぞれ電気的に接続する複数のコマンド・アドレス系配線は、前記第１配線層とは異なる第２配線層に形成されていることを特徴とする請求項３記載の半導体装置。
  5. 前記複数の第１導電パッドは、平面視において、前記マイコンチップの前記第１、第２、第３および第４マイコンチップ辺のそれぞれに沿って、複数列に亘って配置されていることを特徴とする請求項１記載の半導体装置。
  6. 前記複数の第２導電パッドのうち、平面視において、前記メモリチップの前記第１メモリチップ辺に沿って配置された複数の第２導電パッドは、前記第１メモリチップ辺に沿って、複数列に亘って配置されていることを特徴とする請求項１記載の半導体装置。
  7. 前記メモリチップの前記第１メモリチップ辺に沿って配置されている前記第２データ系導電パッドは、平面視において、前記マイコンチップの前記第３マイコンチップ辺の延長線と前記第４マイコンチップ辺の延長線との間の領域に配置されていることを特徴とする請求項１記載の半導体装置。
  8. 前記複数の第１ワイヤのそれぞれは、第１ボンディング側が前記マイコンチップの前記第１マイコン電極パッドまたは前記第２マイコン電極パッドに電気的に接続されており、
    前記複数の第２ワイヤのそれぞれは、第１ボンディング側が前記第１メモリチップの前記第１メモリ電極パッドまたは前記第２メモリ電極パッドに電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  9. 前記第１メモリチップは、ＤＤＲ−ＳＤＲＡＭであることを特徴とする請求項１記載の半導体装置。
  10. 前記基材の前記上面には、複数の前記第１メモリチップがスタック状態で搭載されていることを特徴とする請求項１記載の半導体装置。
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