JP5996500B2 - 半導体装置および記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体装置および記憶装置に関する。
メモリチップとコントローラとが搭載された半導体装置として、例えば、基板上にコントローラが搭載され、その上にメモリチップが重ねて搭載された半導体装置が用いられる。このような半導体装置では、コントローラとメモリチップとの間に樹脂が充填されたものがある。
このような半導体装置に対して、コントローラとメモリチップとの間への樹脂の充填にかかるコストを抑制したいという要求がある。また、半導体装置においては、より高速なメモリチップの動作が要求される傾向にある。
米国特許出願公開第２０１３／１１４３２３号公報明細書
本発明の一つの実施形態は、コントローラとメモリチップとの間への樹脂の充填にかかるコストを抑制しつつ、より高速なメモリチップの動作の実現を図ることのできる半導体装置を提供することを目的とする。
本発明の一つの実施形態によれば、半導体装置は、基板と、コントローラチップと、メモリチップと、を備える。基板には、配線が形成される。コントローラチップは、平面視において長方形形状を呈する表面を有して、その表面を基板の反対側に向けて基板上に搭載される。メモリチップは、平面視において方形形状を呈する表面を有して、その表面を基板の反対側に向けるとともに、コントローラチップの第１長辺側に並べて基板上に搭載される。平面視における第１長辺に沿った方向を第１の方向とした場合に、コントローラチップの表面には、第１の方向と直交する一方の第１短辺に沿ってコントローラ側第１端子群が形成される。コントローラチップの表面には、第１長辺と対向する第２長辺に沿ってコントローラ側第２端子群が形成される。
図１は、第１の実施の形態にかかる半導体装置の概略的な内部構成を示す平面図である。 図２は、図１に示す半導体装置をコントローラチップ側から見た側面図である。 図３は、メモリチップおよびコントローラチップの表面に形成された端子群同士の接続状態を模式的に示す図である。 図４は、コントローラチップに形成された回路領域を示す図である。 図５は、比較例として示すコントローラチップに形成された回路領域を示す図である。 図６は、第１の実施の形態の変形例にかかる半導体装置をコントローラチップ側から見た側面図である。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施の形態にかかる半導体装置の概略的な内部構成を示す平面図である。図２は、図１に示す半導体装置をコントローラチップ側から見た側面図である。半導体装置（記憶装置）５０は、基板１、第１メモリチップ（第１不揮発性半導体記憶素子）２、第２メモリチップ（第２不揮発性半導体記憶素子）３、コントローラチップ（半導体制御素子）４を備える。
基板１は、その表層や内層に配線５が形成された配線基板である。第１メモリチップ２および第２メモリチップ３は、不揮発性半導体記憶素子であり、例えばＮＡＮＤフラッシュメモリである。第１メモリチップ２および第２メモリチップ３は、平面視においてその表面２ａ，３ａの形状が方形形状を呈する。
コントローラチップ４は、第１メモリチップ２および第２メモリチップ３を制御する半導体制御素子である。例えば、第１メモリチップ２および第２メモリチップ３へのデータの書き込みや、第１メモリチップ２および第２メモリチップ３からのデータの読み出しを制御する。コントローラチップ４は、平面視においてその表面４ａの形状が長方形形状を呈する。
以下の説明において、コントローラチップ４の表面４ａの各辺のうち、一方の長辺を第１長辺４１ａと呼び、他方の長辺を第２長辺４１ｂと呼ぶ。また、コントローラチップ４の表面４ａの各辺のうち、一方の短辺を第１短辺４２ａと呼び、他方の短辺を第２短辺４２ｂと呼ぶ。また、コントローラチップ４の第１長辺４１ａに沿った方向を矢印Ｘに示す方向（第１の方向）とし、第１短辺４２ａに沿った方向を矢印Ｙに示す方向（第２の方向）とする。
コントローラチップ４、第１メモリチップ２および第２メモリチップ３は、その表面４ａ，２ａ，３ａを基板１の反対側に向けて、基板１の搭載面１ａ上に搭載される。第１メモリチップ２および第２メモリチップ３は、コントローラチップ４に対して第１長辺４１ａ側に並べて搭載される。基板１の搭載面１ａ上、メモリチップ２，３およびコントローラチップ４の周囲は樹脂モールド部８によって封止される。なお、図１では、半導体装置５０の内部構成を示すために、樹脂モールド部８を省略している。また、図２では、半導体装置５０の内部構成を示すために、樹脂モールド部８を透過した状態で示している。
メモリチップ２，３とコントローラチップ４とが並べて基板１上に搭載されるので、これらを重ねて搭載した場合のように、メモリチップ２，３とコントローラチップ４との隙間に樹脂を充填する工程を省略して、製造コストの抑制を図ることができる。
コントローラチップ４の表面４ａには、矢印Ｘと直交する一方の第１短辺４２ａに沿ってコントローラ側第１端子群（制御素子側第１端子群）４３が形成される。また、第１長辺４１ａと対向する第２長辺４１ｂに沿ってコントローラ側第２端子群（制御素子側第２端子群）４４が形成される。また、コントローラ側第１端子群４３およびコントローラ側第２端子群４４以外の端子群として、第１長辺４１ａに沿ってコントローラ側第３端子群（制御素子側第３端子群）４５が形成される。したがって、第２短辺４２ｂに沿った領域には端子群が形成されていない。
第１〜第３のコントローラ側端子群４３〜４５は、ボンディングワイヤ６を接続するための端子（電極パッド）群である。第１〜第３のコントローラ側端子群４３〜４５は、ボンディングワイヤ６を介して配線５と電気的に接続される。
第１メモリチップ２と第２メモリチップ３は、基板１の搭載面１ａ上に重ねて搭載（積層）される。第１メモリチップ２の表面２ａには、矢印Ｘと直交する一方の辺２１に沿って第１メモリ側端子群（第１記憶素子側端子群）２２が形成されている。第１メモリ側端子群２２は、コントローラチップ４側の辺２３との間隔Ｔよりも、コントローラチップ４側の反対側となる辺２４との間隔Ｕのほうが小さい。これは、第１メモリ側端子群２２は、辺２３よりも辺２４側に寄せて形成されていると換言することができる。
第１メモリ側端子群２２は、ボンディングワイヤ６を接続するための端子（電極パッド）である。第１メモリ側端子群２２は、ボンディングワイヤ６を介して配線５と電気的に接続される。
第２メモリチップ３の表面３ａには、矢印Ｘと直交する他方の辺３１に沿って第２メモリ側端子群（第１記憶素子側端子群）３２が形成されている。第２メモリチップ３は、第１メモリチップ２と同じメモリチップを平面的に１８０度回転させて第１メモリチップ２上に重ねて搭載されたものである。そのため、第２メモリ側端子群３２は、コントローラチップ４側の反対側となる辺３３との間隔Ｖよりも、コントローラチップ４側の辺３４との間隔Ｗのほうが小さい。これは、第２メモリ側端子群３２は、辺３３よりも辺３４側に寄せて形成されていると換言することができる。
第２メモリ側端子群３２は、ボンディングワイヤ６を接続するための端子（電極パッド）である。第２メモリ側端子群３２は、ボンディングワイヤ６を介して配線５と電気的に接続される。
基板１のうち搭載面１ａの反対面側となる裏面１ｂには、外部端子７が形成されている。外部端子７は、基板１に形成されたビア（図示せず）を介して配線５と電気的に接続される。
各チップおよび各端子間の電気的な接続をまとめると、第１メモリチップ２とコントローラチップ４とが、第１メモリ側端子群２２、配線５、コントローラ側第１端子群４３およびボンディングワイヤ６を介して電気的に接続される。また、第２メモリチップ３とコントローラチップ４とが、第２メモリ側端子群３２、配線５、コントローラ側第２端子群４４およびボンディングワイヤ６を介して電気的に接続される。また、外部端子７とコントローラチップ４とが、配線５、コントローラ側第３端子群４５およびボンディングワイヤ６とを介して電気的に接続される。
次に、各チップおよび各端子間を電気的に接続させる配線５の経路について詳説する。コントローラチップ４と第１メモリチップ２とを接続させる配線５ａは、コントローラチップ４の第１短辺４２ａ側と第１メモリチップ２の辺２１側とを結ぶように形成される。
コントローラチップ４と外部端子７とを接続させる配線５ｂは、コントローラチップ４の第１長辺４１ａ側と外部端子７とを結ぶように形成される。コントローラチップ４の表面４ａのうち外部端子７に近い第１長辺４１ａ側から、外部端子７に向けて配線５ｂが延びるので、配線５ｂの配線長の短縮化を図ることができる。これにより、半導体装置５０の動作の高速化を図ることができる。
コントローラチップ４と第２メモリチップ３とを接続させる配線５ｃは、コントローラチップ４の第２長辺４１ｂ側と第２メモリチップ３の辺３１側とを結ぶように形成される。配線５ｃは、平面視においてコントローラチップ４と重なる領域（コントローラチップ４の下側）を通過し、平面視において第２短辺４２ｂと交差する。なお、配線５ａ，５ｂ，５ｃは、それぞれ複数本形成されているが、図面の簡略化のため代表的な１本のみを記載して、その他を省略している。
ここで、本実施の形態では、コントローラチップ４の表面４ａのうち第２短辺４２ｂに沿った領域には端子群が形成されていない。第２短辺４２ｂに沿った領域に端子群が形成されていた場合には、基板１の搭載面１ａのうちコントローラチップ４の第２短辺４２ｂの近傍にボンディングワイヤを接続させる電極パッドやそこから延びる配線を形成する必要がある。この場合、第２短辺４２ｂと交差するように配線５ｃを形成すると、基板に形成された電極パッド等を避けるために、基板の層数を増やさなければならない場合がある。
一方、本実施の形態では、上述したように第２短辺４２ｂに沿った領域には端子群が形成されていないため、基板１の搭載面１ａのうちコントローラチップ４の第２短辺４２ｂの近傍にボンディングワイヤを接続させる電極パッドやそこから延びる配線を形成する必要がない。そのため、基板１の層数を増やさずに、第２短辺４２ｂと交差するように配線５ｃを形成することができる。
また、本実施の形態では、第１メモリ側端子群２２よりも第２メモリ側端子群３２のほうがコントローラチップ４に近い位置に形成されている。そこで、コントローラチップ４の表面４ａのうち、メモリチップに近い位置にコントローラ側第１端子群４３を形成し、メモリチップから離れた位置にコントローラ側第２端子群４４を形成する。
すなわち、上述したように、コントローラチップ４から離れた第１メモリ側端子群２２と接続されるコントローラ側第１端子群４３は、第１メモリチップ２に近い第１短辺４２ａに沿って形成され、コントローラチップ４に近い第２メモリ側端子群３２と接続されるコントローラ側第２端子群４４は、第２メモリチップ３から離れた第２長辺４１ｂに沿って形成される。
これにより、配線５ａと配線５ｃの長さの等長化（長さの差をより少なくすること）を図ることができる。配線５ａと配線５ｃの長さの等長化を図ることで、第１メモリチップ２および第２メモリチップ３の動作の高速化を図ることが可能となる。
図３は、メモリチップ２，３およびコントローラチップ４の表面に形成された端子群同士の接続状態を模式的に示す図である。図３に示すように端子群に含まれる各端子には、端子番号が割り振られており、端子番号が同じ端子同士が配線５を介して電気的に接続される。
本実施の形態では、コントローラ側第１端子群４３のうち、データ入出力端子（Ｉ／Ｏ端子）番号（０〜７）と、コントローラ側第２端子群４４のデータ入出力端子番号（０〜７）の両方が、第１短辺４２ａと第２長辺４１ｂとが交差する角部に近いほうから減っていく。
上述したように、第１メモリチップ２と第２メモリチップ３は、同じチップを使用し、平面的に１８０度回転させているため、第１メモリ側端子群２２と第２メモリ側端子群３２とは、矢印Ｙに示す方向に沿った端子番号の増減が互いに逆になる。例えば、図３では、第１メモリ側端子群２２は、コントローラチップ４に遠い位置にある端子からコントローラチップ４に近い位置にある端子に向けてデータ入出力端子番号（０〜７）が増えていく。これとは逆に、第２メモリ側端子群３２は、コントローラチップ４に遠い位置にある端子からコントローラチップ４に近い位置にある端子に向けてデータ入出力端子番号（０〜７）が減っていく。
したがって、コントローラ側第１端子群４３と第１メモリ側端子群２２とは、データ入出力端子が、コントローラ側第１端子群４３は第１長辺４１ａに近い側の端子から順に、第１メモリ側端子群２２はコントローラチップ４側の反対側となる辺２４側の端子から順に配線５ａを介して接続される。一方、コントローラ側第２端子群４４と第２メモリ側端子群３２とは、データ入出力端子が、コントローラ側第２端子群４４は第１短辺４２ａと第２長辺４１ｂとが交差する角部に近い側の端子から順に、第２メモリ側端子群３２はコントローラチップ４側の反対側となる辺３３側の端子から順に配線５ｃを介して接続される。そのため、第１メモリ側端子群２２とコントローラ側第１端子群４３とを接続させる配線５ａを交差させずに形成することが可能となる。また、第２メモリ側端子群３２とコントローラ側第２端子群４４とを接続させる配線５ｃを交差させずに形成することが可能となる。したがって、配線５ａ，５ｃを交差させるために基板１の層数を増やさずに済み、製造コストの抑制を図ることができる。
なお、第１メモリチップ２、第２メモリチップ３に形成された第１メモリ側端子群２２、第２メモリ側端子群３２の端子番号の割り振りが図３に示す例と逆である場合には、コントローラ側第１端子群４３の端子番号と、コントローラ側第２端子群４４の端子番号の両方が、第１短辺４２ａと第２長辺４１ｂとが交差する角部に近いほうから増えていくようにすれば、配線５ａ，５ｃを交差させずに形成することができる。
次に、コントローラチップ４に形成された回路領域について説明する。図４は、コントローラチップ４に形成された回路領域を示す図である。コントローラチップ４には、様々な回路領域が形成される。例えば、コントローラ側第３端子群４５の入出力を制御する回路領域ＶＡ１、コントローラ側第１端子群４３およびコントローラ側第２端子群４４の入出力を制御する回路領域ＶＡ２、コントローラチップ４の記憶回路領域ＶＡ３がある。
本実施の形態では、コントローラ側第１端子群４３とコントローラ側第２端子群４４とが、隣り合う第１短辺４２ａと第２長辺４１ｂとに沿って形成されている。また、コントローラ側第１端子群４３とコントローラ側第２端子群４４とは、どちらもメモリチップに接続されるため、それぞれの端子群の入出力を制御する回路領域における待機中の電圧や動作中の電圧が等しくなる。例えば、メモリチップに対する入出力を行わない待機状態では、０Ｖの待機電圧となり、メモリチップに対する情報の入出力を行う動作中では、１．２Ｖの動作電圧となる。
回路領域ＶＡ１，ＶＡ２，ＶＡ３は、互いに隣接して配置する必要があるが、コントローラ側第１端子群４３とコントローラ側第２端子群４４とが、隣り合う第１短辺４２ａと第２長辺４１ｂとに沿って形成され、待機電圧と動作電圧が等しいので、コントローラ側第１端子群４３およびコントローラ側第２端子群４４の入出力を制御する回路領域ＶＡ２を１つの区画として、まとめてグランド線９で囲んで他の回路領域との電源分離を図ることができる。
また、例えば、コントローラ側第３端子群４５の入出力を制御する回路領域ＶＡ１は、待機電圧と動作電圧のどちらも１．２Ｖとなる。また、コントローラチップ４の記憶回路領域ＶＡ３は、待機電圧が０．８Ｖとなり、動作電圧が１．２Ｖとなる。このように、回路領域ＶＡ１，ＶＡ２，ＶＡ３の間では、待機電圧が異なっている。そのため、回路領域ＶＡ１や記憶回路領域ＶＡ３も、回路領域ＶＡ２と同様にグランド線１０，１１で囲んで他の領域との電源分離が図られる。
図５は、比較例として示すコントローラチップ１４０に形成された回路領域を示す図である。比較例として示すコントローラチップ１４０では、メモリチップに接続されるコントローラ側第１端子群１４３とコントローラ側第２端子群１４４とが、対向する辺に沿って形成されている。
ここで、コントローラ側第３端子群１４５を制御する回路領域ＶＡ１とコントローラチップ１４０の記憶回路領域ＶＡ３とを隣接させるために、コントローラ側第１端子群１４３を制御する回路領域ＶＡ２−１と、コントローラ側第２端子群１４４を制御する回路領域ＶＡ２−２とを別々に電源分離する必要がある。
一方、本実施の形態では、コントローラ側第１端子群４３を制御する回路領域と、コントローラ側第２端子群４４を制御する回路領域とを、１つの回路領域ＶＡ２として電源分離を図ることができるので、平面的な面積がＶＡ２＜（ＶＡ２−１）＋（ＶＡ２−２）となる。したがって、本実施の形態にかかるコントローラチップ４は、比較例として示すコントローラチップ１４０よりも小型化を図ることができる。
図６は、第１の実施の形態の変形例にかかる半導体装置６０をコントローラチップ４側から見た側面図である。なお、図６では、半導体装置６０の内部構成を示すために、樹脂モールド部８を透過した状態で示している。
図６に示すように、第１メモリチップ２と第２メモリチップ３のそれぞれを複数枚重ねて基板１上に搭載してもよい。このように構成することで、上述した半導体装置５０と同様にメモリチップの動作の高速化やコントローラチップ４の小型化を図りつつ、メモリチップの枚数を増やすことで記憶容量の増大化を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 基板、１ａ 搭載面、１ｂ 裏面、２ 第１メモリチップ（第１不揮発性半導体記憶素子）、２ａ 表面、２１ 辺、２２ 第１メモリ側端子群（第１記憶素子側端子群）、２３，２４ 辺、３ 第２メモリチップ（第２不揮発性半導体記憶素子）、３ａ 表面、３１ 辺、３２ 第２メモリ側端子群（第２記憶素子側端子群）、３３，３４ 辺、４ コントローラチップ（半導体制御素子）、４ａ 表面、４１ａ 第１長辺、４１ｂ 第２長辺、４２ａ 第１短辺、４２ｂ 第２短辺、４３ コントローラ側第１端子群（制御素子側第１端子群）、４４ コントローラ側第２端子群（制御素子側第２端子群）、４５ コントローラ側第３端子群（制御素子側第３端子群）、５ 配線、６ ボンディングワイヤ、７ 外部端子、８ 樹脂モールド部、９，１０，１１ グランド線、５０，６０ 半導体装置（記憶装置）。

Claims (7)

  1. 配線が形成された基板と、
    平面視において長方形形状を呈する表面を有して、その表面を前記基板の反対側に向けて前記基板上に搭載されたコントローラチップと、
    平面視において方形形状を呈する表面を有して、その表面を前記基板の反対側に向けるとともに、前記コントローラチップの第１長辺側に並べて前記基板上に搭載されたメモリチップと、を備え、
    平面視における前記第１長辺に沿った方向を第１の方向とした場合に、
    前記コントローラチップの表面には、前記第１の方向と直交する一方の第１短辺に沿ってコントローラ側第１端子群が形成され、前記第１長辺と対向する第２長辺に沿ってコントローラ側第２端子群が形成され、前記第１長辺に沿ってコントローラ側第３端子群が形成され、
    前記メモリチップは、前記第１の方向と直交し前記第１短辺と同じ側を向く一方の辺に沿って表面に第１メモリ側端子群が形成された第１メモリチップと、前記第１の方向と直交し前記第１短辺と反対の方向を向く他方の辺に沿って表面に第２メモリ側端子群が形成された第２メモリチップとを有し、
    前記第１メモリチップと前記第２メモリチップとは前記基板上に積層され、
    前記第１メモリチップと前記コントローラチップとが、前記第１メモリ側端子群、前記配線および前記コントローラ側第１端子群を介して電気的に接続され、
    前記第２メモリチップと前記コントローラチップとが、前記第２メモリ側端子群、前記配線および前記コントローラ側第２端子群を介して電気的に接続され、
    前記第１メモリ側端子群は、前記第１メモリチップの表面の前記コントローラチップ側の辺との間隔よりも、前記コントローラチップ側の反対側となる辺との間隔のほうが小さく、
    前記第２メモリ側端子群は、前記第２メモリチップの表面の前記コントローラチップ側の反対側となる辺との間隔よりも、前記コントローラチップ側の辺との間隔のほうが小さい半導体装置。
  2. 前記基板には、前記コントローラチップが搭載された面とは反対側となる面に外部端子が形成され、
    前記コントローラ側第３端子群と前記外部端子とが前記配線を介して電気的に接続され、
    前記第１メモリ側端子群と前記第１長辺との距離は、前記第２メモリ側端子群と前記第１長辺との距離よりも長い請求項１に記載の半導体装置。
  3. 前記第２メモリチップと前記コントローラチップとを電気的に接続させる前記配線は、前記コントローラチップの下側を通る請求項１または２に記載の半導体装置。
  4. 前記コントローラ側第１端子群と前記第１メモリ側端子群とは、データ入出力端子が、前記コントローラ側第１端子群は前記第１長辺に近い側の端子から順に、前記第１メモリ側端子群は前記コントローラチップ側の反対側となる辺側の端子から順に前記配線を介して接続され、
    前記コントローラ側第２端子群と前記第２メモリ側端子群とは、データ入出力端子が、前記コントローラ側第２端子群は前記第１短辺と前記第２長辺とが交差する角部に近い側の端子から順に、前記第２メモリ側端子群は前記コントローラチップ側の反対側となる辺側の端子から順に前記配線を介して接続される請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記コントローラチップにおいて、
    前記コントローラ側第１端子群を制御する回路領域と、前記コントローラ側第２端子群を制御する回路領域とを、１つの区画としてグランド線で囲んで他の回路領域と電源分離が図られる請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記コントローラチップの前記第１短辺と対向する第２短辺には、前記第１メモリ側端子群および前記第２メモリ側端子群に接続される端子群が形成されていない請求項１〜５のいずれか１つに記載の半導体装置。
  7. 配線と外部端子とが形成された基板と、
    平面視において長方形形状を呈する表面を有して、その表面を前記基板の反対側に向けて前記基板上に搭載された半導体制御素子と、
    平面視において方形形状を呈する表面を有して、その表面を前記基板の反対側に向けるとともに、前記半導体制御素子の一方の第１長辺側に並べて前記基板上に搭載された第１不揮発性半導体記憶素子と、
    平面視において方形形状を呈する表面を有して、その表面を前記基板の反対側に向けるとともに、前記第１不揮発性半導体記憶素子上に重ねて搭載された第２不揮発性半導体記憶素子と、を備え、
    平面視における前記第１長辺に沿った方向を第１の方向とした場合に、
    前記半導体制御素子の表面には、前記第１の方向と直交する一方の第１短辺に沿って制御素子側第１端子群が形成され、前記第１長辺と対向する第２長辺に沿って制御素子側第２端子群が形成され、前記制御素子側第１端子群および前記制御素子側第２端子群以外の端子群として、前記第１長辺に沿って制御素子側第３端子群が形成され、
    前記第１不揮発性半導体記憶素子の表面には、前記第１の方向と直交し前記第１短辺と同じ側を向く一方の辺に沿って第１記憶素子側端子群が形成され、
    前記第２不揮発性半導体記憶素子の表面には、前記第１の方向と直交し前記第１短辺と反対の方向を向く他方の辺に沿って第２記憶素子側端子群が形成され、
    前記第１不揮発性半導体記憶素子と前記半導体制御素子とが、前記第１記憶素子側端子群、前記配線および前記制御素子側第１端子群を介して電気的に接続され、
    前記第２不揮発性半導体記憶素子と前記半導体制御素子とが、前記第２記憶素子側端子群、前記配線および前記制御素子側第２端子群を介して電気的に接続され、
    前記基板には、前記半導体制御素子が搭載された面とは反対側となる面に外部端子が形成され、
    前記外部端子と前記半導体制御素子とが、前記配線および前記制御素子側第３端子群とを介して電気的に接続され、
    前記第１記憶素子側端子群と前記第１長辺との距離は、前記第２記憶素子側端子群と前記第１長辺との距離よりも長い記憶装置。
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