TWI548037B - Semiconductor device and memory device - Google Patents

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TWI548037B
TWI548037B TW103100238A TW103100238A TWI548037B TW I548037 B TWI548037 B TW I548037B TW 103100238 A TW103100238 A TW 103100238A TW 103100238 A TW103100238 A TW 103100238A TW I548037 B TWI548037 B TW I548037B
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wafer
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Masaji Iwamoto
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Toshiba Kk
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Description

半導體裝置及記憶裝置 [相關申請案]
本申請案享受將日本專利申請案2013-188501號(申請日：2013年9月11日)作為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置及記憶裝置。
作為搭載有記憶體晶片與控制器之半導體裝置，例如可使用於基板上搭載控制器並於其上重疊地搭載記憶體晶片而成之半導體裝置。於此種半導體裝置中，有於控制器與記憶體晶片之間填充有樹脂者。
對此種半導體裝置有希望抑制向控制器與記憶體晶片之間填充樹脂所花費之成本的要求。又，於半導體裝置中，有需要更高速之記憶體晶片之動作之傾向。
本發明之一實施形態之目的在於提供一種半導體裝置，其係可抑制向控制器與記憶體晶片之間填充樹脂所花費之成本，且可謀求更高速之記憶體晶片之動作之實現。
根據本發明之一實施形態，半導體裝置包括：基板、控制器晶片及記憶體晶片。於基板形成有配線。控制器晶片具有於俯視下呈長方形形狀之表面，且將該表面朝向基板之相反側而搭載於基板上。記 憶體晶片具有於俯視下呈方形形狀之表面，將該表面朝向基板之相反側並且沿控制器晶片之第1長邊側並排地搭載於基板上。於將俯視下沿著第1長邊之方向設為第1方向之情形時，於控制器晶片之表面，沿與第1方向正交之一第1短邊形成控制器側第1端子群。於控制器晶片之表面，沿與第1長邊相對向之第2長邊形成控制器側第2端子群。
1‧‧‧基板
1a‧‧‧搭載面
1b‧‧‧背面
2‧‧‧第1記憶體晶片(第1非揮發性半導體記憶元件)
2a‧‧‧表面
3‧‧‧第2記憶體晶片(第2非揮發性半導體記憶元件)
3a‧‧‧表面
4‧‧‧控制器晶片(半導體控制元件)
4a‧‧‧表面
5‧‧‧配線
5a‧‧‧配線
5b‧‧‧配線
5c‧‧‧配線
6‧‧‧接合線
7‧‧‧外部端子
8‧‧‧樹脂模塑部
9、10、11‧‧‧接地線
21‧‧‧邊
22‧‧‧第1記憶體側端子群(第1記憶元件側端子群)
23、24‧‧‧邊
31‧‧‧邊
32‧‧‧第2記憶體側端子群(第2記憶元件側端子群)
33、34‧‧‧邊
41a‧‧‧第1長邊
41b‧‧‧第2長邊
42a‧‧‧第1短邊
42b‧‧‧第2短邊
43‧‧‧控制器側第1端子群(控制元件側第1端子群)
44‧‧‧控制器側第2端子群(控制元件側第2端子群)
45‧‧‧控制器側第3端子群(控制元件側第3端子群)
50、60‧‧‧半導體裝置(記憶裝置)
140‧‧‧控制器晶片
143‧‧‧控制器側第1端子群
144‧‧‧控制器側第2端子群
145‧‧‧控制器側第3端子群
T‧‧‧間隔
U‧‧‧間隔
V‧‧‧間隔
VA1‧‧‧電路區域
VA2‧‧‧電路區域
VA2-1‧‧‧電路區域
VA2-2‧‧‧電路區域
VA3‧‧‧記憶電路區域
W‧‧‧間隔
X‧‧‧第1方向
Y‧‧‧第2方向
圖1係表示第1實施形態之半導體裝置之概略性內部構成的俯視圖。
圖2係自控制器晶片側觀察圖1所示之半導體裝置之側視圖。
圖3係模式性地表示形成於記憶體晶片及控制器晶片之表面之端子群彼此之連接狀態的圖。
圖4係表示形成於控制器晶片之電路區域之圖。
圖5係表示形成於作為比較例所示之控制器晶片之電路區域的圖。
圖6係自控制器晶片側觀察第1實施形態之變化例之半導體裝置的側視圖。
以下，參照隨附圖式，詳細地對實施形態之半導體裝置進行說明。再者，本發明並不限定於該實施形態。
(第1實施形態)
圖1係表示第1實施形態之半導體裝置之概略性內部構成的俯視圖。圖2係自控制器晶片側觀察圖1所示之半導體裝置之側視圖。半導體裝置(記憶裝置)50包括：基板1、第1記憶體晶片(第1非揮發性半導體記憶元件)2、第2記憶體晶片(第2非揮發性半導體記憶元件)3、及控制器晶片(半導體控制元件)4。
基板1係於其表層或內層形成有配線5之配線基板。第1記憶體晶 片2及第2記憶體晶片3為非揮發性半導體記憶元件，例如為NAND快閃記憶體。第1記憶體晶片2及第2記憶體晶片3於俯視下其表面2a、3a之形狀呈方形形狀。
控制器晶片4係控制第1記憶體晶片2及第2記憶體晶片3之半導體控制元件。例如控制向第1記憶體晶片2及第2記憶體晶片3寫入資料、或自第1記憶體晶片2及第2記憶體晶片3讀出資料。控制器晶片4於俯視下其表面4a之形狀呈長方形形狀。
於以下說明中，將控制器晶片4之表面4a之各邊中之一長邊稱為第1長邊41a，將另一長邊稱為第2長邊41b。又，將控制器晶片4之表面4a之各邊中之一短邊稱為第1短邊42a，將另一短邊稱為第2短邊42b。又，將沿著控制器晶片4之第1長邊41a之方向設為箭頭X所示之方向(第1方向)，將沿著第1短邊42a之方向設為箭頭Y所示之方向(第2方向)。
控制器晶片4、第1記憶體晶片2及第2記憶體晶片3係將其表面4a、2a、3a朝向基板1之相反側而搭載於基板1之搭載面1a上。第1記憶體晶片2及第2記憶體晶片3係相對於控制器晶片4並排地搭載於第1長邊41a側。於基板1之搭載面1a上，記憶體晶片2、3及控制器晶片4之周圍由樹脂模塑部8密封。再者，於圖1中，為了表示半導體裝置50之內部構成，而省略樹脂模塑部8。又，於圖2中，為了表示半導體裝置50之內部構成，而以透過樹脂模塑部8之狀態進行表示。
由於記憶體晶片2、3與控制器晶片4並排地搭載於基板1上，故而如重疊地搭載該等之情形般，省略於記憶體晶片2、3與控制器晶片4之間隙填充樹脂之步驟，而可謀求製造成本之抑制。
於控制器晶片4之表面4a，沿與箭頭X正交之一第1短邊42a形成有控制器側第1端子群(控制元件側第1端子群)43。又，沿與第1長邊41a相對向之第2長邊41b形成有控制器側第2端子群(控制元件側第2端 子群)44。又，作為除控制器側第1端子群43及控制器側第2端子群44以外之端子群，沿第1長邊41a形成有控制器側第3端子群(控制元件側第3端子群)45。因此，於沿著第2短邊42b之區域未形成端子群。
第1~第3控制器側端子群43~45係用以連接接合線6之端子(電極墊)群。第1~第3控制器側端子群43~45經由接合線6而與配線5電性連接。
第1記憶體晶片2及第2記憶體晶片3重疊地搭載(積層)於基板1之搭載面1a上。於第1記憶體晶片2之表面2a，沿與箭頭X正交之一邊21形成有第1記憶體側端子群(第1記憶元件側端子群)22。第1記憶體側端子群22與控制器晶片4側之邊23之間隔T，大於與控制器晶片4側之相反側之邊24的間隔U。換言之，第1記憶體側端子群22相較於邊23更靠近邊24側而形成。
第1記憶體側端子群22係用以連接接合線6之端子(電極墊)。第1記憶體側端子群22經由接合線6而與配線5電性連接。
於第2記憶體晶片3之表面3a，沿與箭頭X正交之另一邊31形成有第2記憶體側端子群(第1記憶元件側端子群)32。第2記憶體晶片3係使與第1記憶體晶片2相同之記憶體晶片平面地旋轉180度而重疊地搭載於第1記憶體晶片2上而成者。因此，第2記憶體側端子群32與成為控制器晶片4側之相反側之邊33之間隔V，大於與控制器晶片4側之邊34之間隔W。換言之，第2記憶體側端子群32相較於邊33較靠近邊34側而形成。
第2記憶體側端子群32係用以連接接合線6之端子(電極墊)。第2記憶體側端子群32經由接合線6而與配線5電性連接。
於基板1中之成為搭載面1a之相反面側之背面1b形成有外部端子7。外部端子7經由形成於基板1之通孔(未圖示)而與配線5電性連接。
若匯總各晶片及各端子間之電性連接，則第1記憶體晶片2與控 制器晶片4經由第1記憶體側端子群22、配線5、控制器側第1端子群43及接合線6而電性連接。又，第2記憶體晶片3與控制器晶片4經由第2記憶體側端子群32、配線5、控制器側第2端子群44及接合線6而電性連接。又，外部端子7與控制器晶片4經由配線5、控制器側第3端子群45及接合線6而電性連接。
繼而，對使各晶片及各端子間電性連接之配線5之路徑進行詳細說明。連接控制器晶片4與第1記憶體晶片2之配線5a係以連結控制器晶片4之第1短邊42a側與第1記憶體晶片2之邊21側之方式形成。
連接控制器晶片4與外部端子7之配線5b係以連結控制器晶片4之第1長邊41a側與外部端子7之方式形成。由於配線5b自控制器晶片4之表面4a中之靠近外部端子7之第1長邊41a側朝向外部端子7延伸，故而可謀求配線5b之配線長度之縮短化。藉此，可謀求半導體裝置50之動作之高速化。
連接控制器晶片4與第2記憶體晶片3之配線5c係以連結控制器晶片4之第2長邊41b側與第2記憶體晶片3之邊31側之方式形成。配線5c係通過於俯視下與控制器晶片4重疊之區域(控制器晶片4之下側)，且於俯視下與第2短邊42b交叉。再者，配線5a、5b、5c分別形成有複數條，但為了簡化圖式，僅記載具有代表性之一條，而省略其他。
此處，於本實施形態中，於控制器晶片4之表面4a中之沿著第2短邊42b之區域未形成端子群。於在沿著第2短邊42b之區域形成有端子群之情形時，必須於基板1之搭載面1a中之控制器晶片4之第2短邊42b之附近，形成供接合線連接之電極墊及自此處延伸之配線。於該情形時，若以與第2短邊42b交叉之方式形成配線5c，則存在為了避開形成於基板上之電極墊等而必須增加基板之層數之情形。
另一方面，於本實施形態中，如上所述，在沿著第2短邊42b之區域未形成端子群，故而無需於基板1之搭載面1a中之控制器晶片4之 第2短邊42b之附近形成供接合線連接之電極墊及自此處延伸之配線。因此，可不增加基板1之層數，而以與第2短邊42b交叉之方式形成配線5c。
又，於本實施形態中，與第1記憶體側端子群22相比，第2記憶體側端子群32形成於較靠近控制器晶片4之位置。因此，於控制器晶片4之表面4a中靠近記憶體晶片之位置形成控制器側第1端子群43，於遠離記憶體晶片之位置形成控制器側第2端子群44。
即，如上所述，與遠離控制器晶片4之第1記憶體側端子群22連接之控制器側第1端子群43係沿靠近第1記憶體晶片2之第1短邊42a形成，與靠近控制器晶片4之第2記憶體側端子群32連接之控制器側第2端子群44係沿遠離第2記憶體晶片3之第2長邊41b形成。
藉此，可謀求配線5a與配線5c之長度之等長化(將長度差進一步減小)。藉由謀求配線5a與配線5c之長度之等長化，可謀求第1記憶體晶片2及第2記憶體晶片3之動作之高速化。
圖3係模式性地表示形成於記憶體晶片2、3及控制器晶片4之表面之端子群彼此之連接狀態的圖。如圖3所示，對端子群中所包含之各端子分配有端子編號，端子編號相同之端子彼此經由配線5而電性連接。
於本實施形態中，控制器側第1端子群43中、資料輸入輸出端子(I/O(input/output)端子)編號(0~7)與控制器側第2端子群44之資料輸入輸出端子編號(0~7)之兩者自靠近第1短邊42a與第2長邊41b交叉之角部起逐漸減小。
如上所述，第1記憶體晶片2與第2記憶體晶片3係使用相同之晶片，並使其平面地旋轉180度，故而第1記憶體側端子群22與第2記憶體側端子群32之沿著箭頭Y所示之方向之端子編號之增減彼此相反。例如，於圖3中，第1記憶體側端子群22之資料輸入輸出端子編號(0~ 7)自位於距控制器晶片4較遠之位置之端子起，朝向位於靠近控制器晶片4之位置之端子逐漸增大。相反地，第2記憶體側端子群32之資料輸入輸出端子編號(0~7)自位於距控制器晶片4較遠之位置之端子起，朝向位於靠近控制器晶片4之位置之端子逐漸減小。
因此，控制器側第1端子群43與第1記憶體側端子群22中，控制器側第1端子群43之資料輸入輸出端子係自靠近第1長邊41a之側之端子起經由配線5a而依序連接，第1記憶體側端子群22之資料輸入輸出端子係自控制器晶片4側之相反側之邊24側之端子起經由配線5a而依序連接。另一方面，控制器側第2端子群44與第2記憶體側端子群32之資料輸入輸出端子經由配線5c而連接，控制器側第2端子群44係自靠近第1短邊42a與第2長邊41b交叉之角部之側之端子起依序連接，第2記憶體側端子群32係自成為控制器晶片4側之相反側之邊33側之端子起依序連接。因此，可不交叉地形成連接第1記憶體側端子群22與控制器側第1端子群43之配線5a。又，可不交叉地形成連接第2記憶體側端子群32與控制器側第2端子群44之配線5c。因此，可無需為了使配線5a、5c交叉而增加基板1之層數，從而可謀求抑制製造成本。
再者，於形成於第1記憶體晶片2、第2記憶體晶片3之第1記憶體側端子群22、第2記憶體側端子群32之端子編號的分配與圖3所示之例相反之情形時，只要使控制器側第1端子群43之端子編號與控制器側第2端子群44之端子編號之兩者自靠近第1短邊42a與第2長邊41b交叉之角部起逐漸增大，則可不交叉地形成配線5a、5c。
繼而，對形成於控制器晶片4之電路區域進行說明。圖4係表示形成於控制器晶片4之電路區域之圖。於控制器晶片4形成有各種電路區域。例如有：對控制器側第3端子群45之輸入輸出進行控制之電路區域VA1、對控制器側第1端子群43及控制器側第2端子群44之輸入輸出進行控制之電路區域VA2、控制器晶片4之記憶電路區域VA3。
於本實施形態中，控制器側第1端子群43與控制器側第2端子群44沿相鄰之第1短邊42a與第2長邊41b形成。又，控制器側第1端子群43與控制器側第2端子群44均與記憶體晶片連接，因此對各端子群之輸入輸出進行控制之電路區域之待機中之電壓或動作中之電壓相等。例如，於不進行對記憶體晶片之輸入輸出之待機狀態下，為0V之待機電壓，於進行對記憶體晶片之資訊之輸入輸出之動作中，為1.2V之動作電壓。
電路區域VA1、VA2、VA3必須相互鄰接地配置，但由於控制器側第1端子群43與控制器側第2端子群44沿相鄰之第1短邊42a與第2長邊41b形成，待機電壓與動作電壓相等，故而將對控制器側第1端子群43及控制器側第2端子群44之輸入輸出進行控制之電路區域VA2作為一個區塊，並集中地利用接地線9包圍，而謀求與其他電路區域之電源分離。
又，例如，對控制器側第3端子群45之輸入輸出進行控制之電路區域VA1係待機電壓與動作電壓均為1.2V。又，控制器晶片4之記憶電路區域VA3係待機電壓為0.8V，動作電壓為1.2V。如此，於電路區域VA1、VA2、VA3之間，待機電壓不同。因此，電路區域VA1或記憶電路區域VA3亦與電路區域VA2同樣地，利用接地線10、11包圍，而謀求與其他區域之電源分離。
圖5係表示形成於作為比較例所示之控制器晶片140之電路區域的圖。於作為比較例所示之控制器晶片140中，連接於記憶體晶片之控制器側第1端子群143及控制器側第2端子群144沿著對向之邊形成。
此處，為了使對控制器側第3端子群145進行控制之電路區域VA1與控制器晶片140之記憶電路區域VA3鄰接，必須使對控制器側第1端子群143進行控制之電路區域VA2-1與對控制器側第2端子群144進行控制之電路區域VA2-2分別電源分離。
另一方面，於本實施形態中，由於可將對控制器側第1端子群43進行控制之電路區域與對控制器側第2端子群44進行控制之電路區域作為一個電路區域VA2，而謀求電源分離，故而平面之面積成為VA2<(VA2-1)+(VA2-2)。因此，本實施形態之控制器晶片4相較於作為比較例所示之控制器晶片140，更能謀求小型化。
圖6係自控制器晶片4側觀察第1實施形態之變化例之半導體裝置60的側視圖。再者，於圖6中，為了表示半導體裝置60之內部構成，以透過樹脂模塑部8之狀態進行表示。
如圖6所示，亦可將第1記憶體晶片2與第2記憶體晶片3之各者重疊複數片而搭載於基板1上。可藉由以上述方式構成，而與上述半導體裝置50同樣地，一方面謀求記憶體晶片之動作之高速化及控制器晶片4之小型化，一方面藉由增加記憶體晶片之片數而謀求記憶容量之增大。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中記載之發明及其均等範圍內。
1a‧‧‧搭載面
2‧‧‧第1記憶體晶片(第1非揮發性半導體記憶元件)
2a‧‧‧表面
3‧‧‧第2記憶體晶片(第2非揮發性半導體記憶元件)
3a‧‧‧表面
4‧‧‧控制器晶片(半導體控制元件)
4a‧‧‧表面
5‧‧‧配線
5a‧‧‧配線
5b‧‧‧配線
5c‧‧‧配線
6‧‧‧接合線
7‧‧‧外部端子
21‧‧‧邊
22‧‧‧第1記憶體側端子群(第1記憶元件側端子群)
23、24‧‧‧邊
31‧‧‧邊
32‧‧‧第2記憶體側端子群(第2記憶元件側端子群)
33、34‧‧‧邊
41a‧‧‧第1長邊
41b‧‧‧第2長邊
42a‧‧‧第1短邊
42b‧‧‧第2短邊
43‧‧‧控制器側第1端子群(控制元件側第1端子群)
44‧‧‧控制器側第2端子群(控制元件側第2端子群)
45‧‧‧控制器側第3端子群(控制元件側第3端子群)
50‧‧‧半導體裝置(記憶裝置)
T‧‧‧間隔
U‧‧‧間隔
V‧‧‧間隔
W‧‧‧間隔
X‧‧‧第1方向
Y‧‧‧第2方向

Claims (7)

  1. 一種半導體裝置，其包括：基板，其形成有配線；控制器晶片，其具有於俯視下呈長方形形狀之表面，且將該表面之相反側朝向上述基板而搭載於上述基板上；及記憶體晶片，其具有於俯視下呈方形形狀之表面，且將該表面之相反側朝向上述基板並且於上述控制器晶片之第1長邊側並排地搭載於上述基板上；且於將俯視下沿著上述第1長邊之方向設為第1方向之情形時，於上述控制器晶片之表面，沿與上述第1方向正交之一第1短邊形成控制器側第1端子群，沿與上述第1長邊相對向之第2長邊形成控制器側第2端子群，沿上述第1長邊形成控制器側第3端子群；上述記憶體晶片包含第1記憶體晶片及第2記憶體晶片，上述第1記憶體晶片係沿著與上述第1方向正交且靠向與上述第1短邊相同之側的一邊而於表面形成有第1記憶體側端子群，上述第2記憶體晶片係沿著與上述第1方向正交且靠向與上述第1短邊為相反之方向的另一邊而於表面形成有第2記憶體側端子群；上述第1記憶體晶片與上述第2記憶體晶片係積層於上述基板上；上述第1記憶體晶片與上述控制器晶片係經由上述第1記憶體側端子群、上述配線及上述控器側第1端子群而電性連接；上述第2記憶體晶片與上述控制器晶片係經由上述第2記憶體側端子群、上述配線及上述控器側第2端子群而電性連接；上述第1記憶體側端子群係：相較於與上述第1記憶體晶片之 表面的上述控制器晶片側之邊的間隔，與上述控制器晶片側之相反側之邊的間隔較小；上述第2記憶體側端子群係：相較於與上述第2記憶體晶片之表面的上述控制器晶片側之相反側之邊的間隔，與上述控制器晶片側之邊的間隔較小。
  2. 如請求項1之半導體裝置，其中於上述基板，在與搭載有上述控制器晶片之面為相反側的面形成有外部端子；上述控制器側第3端子群與上述外部端子係經由上述配線而電性連接；上述第1記憶體側端子群與上述第1長邊之距離係長於上述第2記憶體側端子群與上述第1長邊之距離。
  3. 如請求項2之半導體裝置，其中使上述第2記憶體晶片與上述控制器晶片電性連接之上述配線通過上述控制器晶片之下側。
  4. 如請求項1至3中任一項之半導體裝置，其中上述控制器側第1端子群與上述第1記憶體側端子群中的資料輸入輸出端子係：於上述控制器側第1端子群係自靠近上述第1長邊之側之端子起依序，於上述第1記憶體側端子群係自上述控制器晶片側之相反側之邊側之端子起依序，而經由上述配線連接，且上述控制器側第2端子群與上述第2記憶體側端子群中的資料輸入輸出端子係：於上述控制器側第2端子群係自靠近上述第1短邊與上述第2長邊交叉之角部之側之端子起依序，於上述第2記憶體側端子群係係自上述控制器晶片側之相反側之邊側之端子起依序，而經由上述配線連接。
  5. 如請求項1至3中任一項之半導體裝置，其中於上述控制器晶片中， 將控制上述控制器側第1端子群之電路區域與控制上述控制器側第2端子群之電路區域作為一個區塊而以接地線包圍，而謀求與其他電路區域電源分離。
  6. 如請求項1至3中任一項之半導體裝置，其中於上述控制器晶片之與上述第1短邊對向之第2短邊，未形成與上述第1記憶體側端子群及上述第2記憶體側端子群連接之端子群。
  7. 一種記憶裝置，其包括：基板，其形成有配線與外部端子；半導體控制元件，其具有於俯視下呈長方形形狀之表面，且將該表面之相反側朝向上述基板而搭載於上述基板上；第1非揮發性半導體記憶元件，其具有於俯視下呈方形形狀之表面，且將該表面之相反側朝向上述基板並且於上述半導體控制元件之一第1長邊側並排地搭載於上述基板上；及第2非揮發性半導體記憶元件，其具有於俯視下呈方形形狀之表面，且將該表面之相反側朝向上述基板並且重疊於上述第1非揮發性半導體記憶元件上而搭載；且於將俯視下沿著上述第1長邊之方向設為第1方向之情形時，於上述半導體控制元件之表面，沿與上述第1方向正交之一第1短邊形成控制元件側第1端子群，沿與上述第1長邊相對向之第2長邊形成控制元件側第2端子群，且作為上述控制元件側第1端子群及上述控制元件側第2端子群以外之端子群，沿上述第1長邊形成控制元件側第3端子群，於上述第1非揮發性半導體記憶元件之表面，沿與上述第1方向正交且靠向與上述第1短邊相同之側的一邊形成有第1記憶元件側端子群， 於上述第2非揮發性半導體記憶元件之表面，沿與上述第1方向正交且靠向與上述第1短邊為相反之方向之另一邊形成第2記憶元件側端子群，上述第1非揮發性半導體記憶元件與上述半導體控制元件係經由上述第1記憶元件側端子群、上述配線及上述控制元件側第1端子群而電性連接，上述第2非揮發性半導體記憶元件與上述半導體控制元件係經由上述第2記憶元件側端子群、上述配線及上述控制元件側第2端子群而電性連接，於上述基板，在與搭載有上述半導體控制元件之面為相反側之面形成有外部端子，上述外部端子與上述半導體控制元件經由上述配線及上述控制元件側第3端子群而電性連接；上述第1記憶元件側端子群與上述第1長邊之距離係長於上述第2記憶元件側端子群與上述第1長邊之距離。
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