JP2018160157A - 半導体パッケージ - Google Patents

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Japan
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substrate
controller chip
semiconductor package
chip
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松本　学
Manabu Matsumoto
学 松本
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Toshiba Memory Corp
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Abstract

【課題】半導体パッケージの小型化、薄型化及び半導体パッケージの動作信頼性を向上させる。
【解決手段】半導体パッケージ１は、第１面２１ａと、第１面とは反対側に位置した第２面２１ｂと、を有する基板２１と、第１面側に設けられるとともに積層された複数の第１メモリチップ１２a及び複数の第２メモリチップ１２ｂと、第１面側に設けられるとともに、複数の第１メモリチップと、複数の第２メモリチップと、の間に位置したコントローラチップ１１と、第２面側に設けられた複数の半田ボールと、を備える。複数の第１メモリチップは、複数の第１メモリチップとコントローラチップとの並び方向において、コントローラチップ側にずらされて積層され、複数の第２メモリチップは、複数の第２メモリチップとコントローラチップとの並び方向において、コントローラチップ側にずらされて積層される。
【選択図】図４

Description

本発明の実施形態は、半導体パッケージに関する。
半導体メモリチップを備えた半導体パッケージが提供されている。
特開２０１３−２００５９５号公報
本発明の実施形態は、半導体パッケージの小型化、薄型化に貢献する。また、本発明の
実施形態は、半導体パッケージの動作信頼性を向上させる。
実施形態の半導体パッケージは、第１面と、該第１面とは反対側に位置した第２面と、
を有した基板と、前記第１面側に設けられるとともに積層された複数の第１メモリチップ
と、前記第１面側に設けられるとともに積層された複数の第２メモリチップと、前記第１
面側に設けられるとともに、複数の前記第１メモリチップと、複数の前記第２メモリチッ
プと、の間に位置したコントローラチップと、前記第２面側に設けられた複数の半田ボー
ルと、を備え、複数の前記第１メモリチップは、複数の該第１メモリチップと前記コント
ローラチップとの並び方向において、該コントローラチップ側にずらされて積層され、複
数の前記第２メモリチップは、複数の該第２メモリチップと前記コントローラチップとの
並び方向において、該コントローラチップ側にずらされて積層される。
実施形態に係る半導体パッケージが搭載される電子機器の一例を示した図。 実施形態に係る回路基板の構成の一部を模式的に示した図。 実施形態に係る半導体パッケージの構成の一例を示したブロック図。 実施形態に係る半導体パッケージの断面図。 実施形態に係る半導体パッケージの上面図。 実施形態に係る半導体パッケージの一部構成を除外して示した図。 実施形態に係る半田ボールの配列を示した図。 実施形態に係る半田ボールのアサインを模式的に示した図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。
（第１実施形態）
図１乃至図８は、第１実施形態に係る半導体パッケージ１を示す。半導体パッケージ１
は、「半導体装置」の一例である。本実施形態に係る半導体パッケージ１は、いわゆるＢ
ＧＡ−ＳＳＤ（Ball Grid Array-Solid State Drive）であり、複数の半導体メモリチッ
プとコントローラとが一つのＢＧＡタイプのパッケージとして一体に構成される。
図１は、本実施形態に係る半導体パッケージ１が搭載される電子機器２の一例を示す。
電子機器２は、筐体３と、この筐体３に収容された回路基板４（メインボード）とを有す
る。半導体パッケージ１は、回路基板４に取り付けられ、電子機器２のストレージ装置と
して機能する。回路基板４は、ホストコントローラ５（例えばＣＰＵ）を有する。ホスト
コントローラ５は、例えばサウスブリッジを含み、半導体パッケージ１を含む電子機器２
の全体の動作を制御する。
図２は、回路基板４の構成の一部を模式的に示す。本実施形態に係るホストコントロー
ラ５及び半導体パッケージ１は、ＰＣＩ−ｅｘｐｒｅｓｓ（以下、ＰＣＩｅ）の規格に則
したインタフェースを有する。ホストコントローラ５と半導体パッケージ１との間には、
複数本の信号ライン６が設けられている。半導体パッケージ１は、信号ライン６を介して
、ホストコントローラ５との間でＰＣＩｅの規格に則した高速信号をやり取りする。
尚、ホストコントローラ５及び半導体パッケージ１は、必ずしもＰＣＩｅの規格に則し
たインタフェースを有するのではなく、例えば、ＳＡＳ（Serial Attached SCSI）やＳＡ
ＴＡ（Serial Advanced Technology Attachment）、ＮＶＭｅ（Non Volatile Memory Exp
ress）、ＵＳＢ（Universal Serial Bus）等の他の規格が用いられてもよい。
回路基板４には、電源回路７が設けられている。電源回路７は、電源ライン８（８ａ，
８ｂ）を介して、ホストコントローラ５及び半導体パッケージ１に接続されている。電源
回路７は、電子機器２が動作するための各種の電源をホストコントローラ５及び半導体パ
ッケージ１に供給する。
次に、半導体パッケージ１の構成について説明する。
図３は、半導体パッケージ１の構成の一例を示すブロック図である。半導体パッケージ
１は、コントローラチップ１１（コントローラ）、半導体メモリチップ１２、ＤＲＡＭチ
ップ１３、オシレータ（ＯＳＣ）１４、ＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable ROM）１５、及び温度センサ１６を備える。
コントローラチップ１１は、半導体メモリチップ１２の動作を制御する半導体チップで
ある。半導体メモリチップ１２は、例えばＮＡＮＤチップ（ＮＡＮＤフラッシュメモリ）
である。尚、ＮＡＮＤチップは、不揮発性メモリであり、電源供給を行わない状態でもデ
ータを保持する。ＤＲＡＭチップ１３（ＤＲＡＭ）は、半導体メモリチップ１２の管理情
報の保管やデータのキャッシュなどに用いられる。
オシレータ（ＯＳＣ）１４は、所定周波数の動作信号をコントローラチップ１１に供給
する。ＥＥＰＲＯＭ１５は、制御プログラム等を固定情報として格納している。ＥＥＰＲ
ＯＭ１５は、不揮発性メモリの一例である。温度センサ１６は、半導体パッケージ１内の
温度を検出し、コントローラチップ１１に通知する。
コントローラチップ１１は、温度センサ１６から受信した温度情報を用いて半導体パッ
ケージ１の各部の動作を制御する。例えば、温度センサ１６で検出された温度が所定以上
であった場合、コントローラチップ１１は、半導体パッケージ１の動作速度を調節し、半
導体パッケージ１の動作を所定時間または所定間隔で停止し、半導体パッケージ１の温度
を許容値以下に抑える。
次に、半導体パッケージ１の構造について説明する。
図４は、半導体パッケージ１の断面図である。また、図５は、半導体パッケージ１の上
面図である。尚、図４、及び図５では、説明の便宜上、半導体パッケージ１に備えられる
オシレータ１４、ＥＥＰＲＯＭ１５等の一部の構成を省略している。また、図５では、半
導体パッケージ１の構成の中で、後述する封止部２３（モールド材）を省略している。
半導体パッケージ１は、基板２１（パッケージ基板）、コントローラチップ１１、複数
の半導体メモリチップ１２、ボンディングワイヤ２２、封止部２３（モールド材）、マウ
ントフィルム２４、及び複数の半田ボール２５を備える。
基板２１は、多層の配線基板であり、電源層２８及びグランド層２９を有する。基板２
１は、第１面２１ａと、該第１面２１ａとは反対側に位置した第２面２１ｂとを有する。
コントローラチップ１１は、基板２１の第１面２１ａに載せられている。コントローラ
チップ１１は、例えばマウントフィルム２４によって基板２１に固定されている。また、
コントローラチップ１１は、ボンディングワイヤ２２によって基板２１に電気的に接続さ
れている。基板２１の第１面２１ａには、コントローラチップ１１及びボンディングワイ
ヤ２２を封止する封止部２３が設けられている。
複数の半導体メモリチップ１２は、基板２１の第１面２１ａに載せられるとともに、各
々が積層されている。尚、半導体メモリチップ１２は、マウントフィルム２４によって第
１面２１ａに固定される。また、積層された半導体メモリチップ１２は、互いにマウント
フィルム２４によって固定される。複数の半導体メモリチップ１２は、ボンディングワイ
ヤ２２を介して基板２１に電気的に接続されている。半導体メモリチップ１２は、基板２
１を介して、コントローラチップ１１に電気的に接続されている。
尚、図４及び図５に示すように、本実施形態において複数の半導体メモリチップ１２は
、基板２１の第１面２１ａ上において２箇所に分けて積層される。以降、説明の便宜上、
一方の半導体メモリチップ群に含まれる半導体メモリチップ１２を特に半導体メモリチッ
プ１２ａ、他方の半導体メモリチップ群に含まれる半導体メモリチップ１２を特に半導体
メモリチップ１２ｂ、とする。さらに、複数の半導体メモリチップ１２（１２ａ及び１２
ｂ）の内、積層の最下層に位置した半導体メモリチップ１２ａ及び１２ｂを、特に半導体
メモリチップ１２ａＺ及び１２ｂＺとする。
ＤＲＡＭチップ１３は、基板２１の第１面２１ａに載せられている。尚、ＤＲＡＭチッ
プ１３は、図示されないマウントフィルム２４によって第１面２１ａに固定される。ＤＲ
ＡＭチップ１３は、ボンディングワイヤ２２を介して基板２１に電気的に接続されている
。ＤＲＡＭチップ１３は、基板２１を介して、コントローラチップ１１に電気的に接続さ
れており、例えば半導体メモリチップ１２の管理情報の保管やデータのキャッシュなどに
用いられる。
温度センサ１６は、基板２１の第１面２１ａに載せられており、半導体パッケージ１内
の温度を検出し、コントローラチップ１１に通知する。尚、温度センサ１６は半導体パッ
ケージ１内において、例えばコントローラチップ１１の近傍に位置する。より具体的には
、基板２１の第１面２１ａに載せられた半導体メモリチップ１２ａＺ及び１２ｂＺ、コン
トローラチップ１１、並びにＤＲＡＭチップ１３の中で、コントローラチップ１１と温度
センサ１６との距離が、最も短い。
図４及び図５に示すようにコントローラチップ１１は、基板２１の第１面２１ａにおい
て、積層された複数の半導体メモリチップ１２ａ及び１２ｂの内、最下の半導体メモリチ
ップ１２ａＺ及び１２ｂＺが載せられた領域の間の領域に位置する。
図６は、積層された複数の半導体メモリチップ１２の内、最下の半導体メモリチップ１
２ａＺ及び１２ｂＺ以外を図５から除外して示した図である。本実施形態においてコント
ローラチップ１１、ＤＲＡＭチップ１３、及び温度センサ１６は、半導体メモリチップ１
２ａと半導体メモリチップ１２ｂとの間の領域Ａに実装される。尚、図６において領域Ａ
は、一点鎖線で囲まれた領域であるとする。
また、本実施形態において半導体メモリチップ１２ａ及び１２ｂは、其々基板２１の中
心に向かってずらされて（オフセットされて）積層される。このとき、例えば半導体メモ
リチップ１２ａＺ、コントローラチップ１１、及び半導体メモリチップ１２ｂＺの並び方
向を第１方向とすると、複数の半導体メモリチップ１２ａは、第１方向においてコントロ
ーラチップ１１に向かってずらされて積層される。また、複数の半導体メモリチップ１２
ｂは、第１方向においてコントローラチップ１１に向かってずらされて積層される。
本実施形態において複数の半導体メモリチップ１２は、基板２１の第１面２１ａ上に２
箇所に分けて積層される。したがって、例えば半導体パッケージ１に含まれるすべての半
導体メモリチップ１２を１箇所に積層する場合と比較して、半導体パッケージ１の厚さを
薄くすることが可能である。
また、複数の半導体メモリチップ１２を２箇所に分けて基板２１上に積層させる場合、
半導体パッケージ１に含まれるすべての半導体メモリチップ１２を１箇所に積層する場合
と比較して、半導体メモリチップ１其々の厚さを厚く設定することが可能である。したが
って、半導体パッケージ１の実装信頼性や動作信頼性、さらには製造性を向上させること
が可能である。
また、本実施形態において複数の半導体メモリチップ１２ａ及び１２ｂは、互いに向か
い合う方向にずらされて積層される。また、複数の半導体メモリチップ１２ａと複数の半
導体メモリチップ１２ｂとの間に、コントローラチップ１１が設けられる。コントローラ
チップ１１が、複数の半導体メモリチップ１２ａと複数の半導体メモリチップ１２ｂとの
間に設けられることにより、基板２１の内部配線層又は基板２１上における、半導体メモ
リチップ１２とコントローラチップ１１との配線距離を短くすることが可能である。
前述のように、半導体メモリチップ１２とコントローラチップ１１との配線距離が短く
なることで、寄生容量、寄生抵抗、及び寄生インダクタンス等の増加や信号遅延を抑制す
ることができる。また、半導体メモリチップ１２とコントローラチップ１１との配線距離
が長い場合と比較して、信号配線の特性インピーダンスの維持が容易となる。
次に、基板２１の第２面２１ｂ側に設けられた複数の半田ボール２５について説明する
。
図４に示すように、基板２１の第２面２１ｂには、外部接続用の複数の半田ボール２５
が設けられている。図７は、基板２１の第２面２１ｂにおける半田ボール２５の配列を示
す。図７に示すように、複数の半田ボール２５は、基板２１の第２面２１ｂの全体に配置
されず、例えば部分的に配置されている。また、図８は、これら半田ボール２５のアサイ
ンを模式的に示す。なお図７及び図８は、説明の便宜上、回路基板４に載せられた姿勢を
基準（半導体パッケージ１を上方から見た姿勢を基準）にしたボール配置を示す。
尚、図７及び図８に示した半田ボール２５の位置関係や個数、アサイン等はあくまで一
例であり、例えば半導体パッケージ１内の半導体メモリチップ１２やコントローラチップ
１１等の各チップ、電子部品等の配置や、半導体パッケージ１の外形寸法等によって適宜
変更可能である。
本実施形態に係る複数の半田ボール２５は、ＰＣＩｅ信号ボールＥ、その他の信号ボー
ルＳ、電源ボールＰ、グランドボールＧ、及びサーマルボールＴ（放熱ボール）を含む。
尚、図８においてサーマルボールＴはハッチングにより示されており、その他、ＰＣＩｅ
信号ボールＥ、電源ボールＰ、グランドボールＧ、は其々、Ｅ、Ｐ、Ｇと示されている。
尚、図８のアサインにおいて、特定の割り当てがされていない半田ボール２５は、サーマ
ルボールＴ、ＰＣＩｅ信号ボールＥ、電源ボールＰ、グランドボールＧ、及びその他の信
号ボールＳ、の何れが割り当てられても良いものとする。
図８に示すように、複数の半田ボール２５は、第１郡Ｇ１、第２郡Ｇ２、及び第３郡Ｇ
３に分かれて配置されている。第１郡Ｇ１は、基板２１の中央部に位置する。換言すれば
、第１群１Ｇの半田ボール２５が位置した領域は、基板２１の中心を含む。第１郡Ｇ１は
、基板２１の中央部に設けられた複数のサーマルボールＴと、この複数のサーマルボール
Ｔを囲むように配置された複数の電源ボールＰ、グランドボールＧ、及び信号ボールＳを
有する。
サーマルボールＴは、基板２１のグランド層２９または電源層２８に電気的に接続され
ている。このため、コントローラチップ１１などの熱は、グランド層２９または電源層２
８を介してサーマルボールＴに移動しやすい。
また、サーマルボールＴは、例えばコントローラチップ１１及び半導体メモリチップ１
２とは電気的に接続されない。尚、サーマルボールＴは、コントローラチップ１１及び半
導体メモリチップ１２の他に、例えばＤＲＡＭチップ１３とも電気的に接続されない構成
でも良い。
サーマルボールＴは、半導体パッケージ１の熱の一部を回路基板４に逃がす（放熱する
）。例えば本実施形態では、半導体メモリチップ１２を２箇所に分けて基板２１上に積層
させているため、基板２１の中心部にコントローラチップ１１が実装される。コントロー
ラチップ１１は、基板２１の中央部に位置し、第１郡Ｇ１のサーマルボールＴに重なる。
ここで、コントローラチップ１１は、半導体パッケージ１に含まれる他の部品（例えば
、半導体メモリチップ１２やＤＲＡＭチップ１３）と比較して、動作時の発熱量が大きい
。換言すれば、半導体パッケージ１の動作中においてコントローラチップ１１は、半導体
メモリチップ１２やＤＲＡＭチップ１３よりも温度が高くなり得る。
そこで、第１郡Ｇ１のサーマルボールＴが基板２１上においてコントローラチップ１１
と対応した位置に設けられることで、コントローラチップ１１から基板２１に伝わる熱の
一部をより効率的に回路基板４に逃がすことが可能である。尚、ここでの「コントローラ
チップ１１と対応した位置」とは、換言すれば、「コントローラチップ１１と重なる位置
（領域）」である。つまり、第１郡Ｇ１のサーマルボールＴは、例えば基板２１の第１面
２１ａ側から見た場合に、基板２１の第２面２１ｂ上においてコントローラチップ１１と
重なる領域に設けられる。
尚、本実施形態において、コントローラチップ１１と対応した位置に設けられる複数の
半田ボール２５の内、すべてがサーマルボールＴである必要は無い。例えば、コントロー
ラチップ１１と対応した位置に設けられる複数の半田ボール２５の内、半数以上がサーマ
ルボールＴであればよい。
電源ボールＰは、基板２１の電源層２８に電気的に接続され、半導体パッケージ１に各
種の電源を供給する。グランドボールＧは、基板２１のグランド層２９に電気的に接続さ
れ、接地電位となる。
図８に示すように、第２郡Ｇ２は、第１郡Ｇ１を囲う枠状に並べられている。第２郡Ｇ
２と第１郡Ｇ１との間には隙間が存在する。換言すれば、第２郡Ｇ２の半田ボール２５と
第１群Ｇ１の半田ボール２５とは、第１群Ｇ１の半田ボール２５同士の距離よりも離間し
て位置している。第２郡Ｇ２は、ＰＣＩｅ信号ボールＥ、信号ボールＳ、電源ボールＰ、
及びグランドボールＧを有する。
ＰＣＩｅ信号ボールＥは、高速差動信号（出力、ポジティブ）と、高速差動信号（出力
、ネガティブ）と、で出力差動ペアを構成する。また、ＰＣＩｅ信号ボールＥは、高速差
動信号（入力、ポジティブ）と、高速差動信号（入力、ネガティブ）と、で入力差動ペア
を構成する。さらに、前述した入力差動ペアと出力差動ペアとによって、一対の高速差動
入力信号と高速差動出力信号からなる信号セットに対応した半田ボールセットＢＳ（レー
ン）を構成する。
尚、半導体パッケージ１は、前述した半田ボールセットを複数セット有する。本実施形
態において半導体パッケージ１は、図８に示すように、半田ボールセットを２セット有す
る。尚、半導体パッケージ１は、半田ボールセットを１セット有しても良く、また、半田
ボールセットは４セットや８セット備えられても良い。
また、本実施形態において前述した半田ボールセットは、基板２１の第１辺４１ａの近
くに纏めて配置される。換言すれば、半田ボールセットは、基板２１の第１辺４１ａと基
板２１の中心との間に位置する。このため、半導体パッケージ１が回路基板４に取り付け
られる際に、基板２１上において半田ボールセットをホストコントローラ５の近くに位置
するように実装可能である。
尚、前述のように、半田ボールセットがホストコントローラ５側に寄せて配置されるこ
とで、ホストコントローラ５とＰＣＩｅ信号ボールＥとの間の配線距離を短くすることが
可能である。
回路基板４は、ＰＣＩｅ信号ボールＥとホストコントローラ５とを電気的に接続する信
号ライン６（配線パターン）を有する。信号ライン６は、例えば回路基板４の表層に設け
られている。
信号ライン６は、ＰＣＩｅ信号ボールＥが接続された図示されないパッド（接続部）か
らホストコントローラ５に向いて例えば直線状に延びている。信号ライン６は、例えば同
じ配線長を有する。すなわち、ホストコントローラ５と複数のＰＣＩｅ信号ボールＥとの
間には信号ライン６の等長性が確保されている。
図８に示すように、半田ボール２５の第２郡Ｇ２は、ＰＣＩｅ信号ボールＥの周囲に配
置された複数のグランドボールＧを含む。グランドボールＧは、半田ボールセット間に設
けられる。
このため、前述した差動入力信号および差動出力信号が互いに独立するように電気的に
シールドされ、信号の相互干渉や外来ノイズの影響が抑制されている。
また、いくつかのグランドボールＧは、信号ライン６とは反対側からＰＣＩｅ信号ボー
ルＥに面する。これにより、複数の差動信号が他の信号から独立するように電気的にシー
ルドされ、信号の相互干渉や外来ノイズの影響が抑制されている。
図８に示すように、半田ボール２５の第３郡Ｇ３は、複数のサーマルボールＴを含む。
第３郡Ｇ３は、第２郡Ｇ２のさらに外側に位置する。第３郡Ｇ３は、第２郡Ｇ２と基板２
１の外周縁との間に位置する。すなわち、複数のサーマルボールＴは、前述した半田ボー
ルセットよりも、基板２１の外周縁の近くに位置する。
サーマルボールＴは、基板２１の第１辺４１ａと半田ボールセットとの間の領域におい
て、基板２１の第１辺４１ａと略直交した方向で、半田ボールセットと並ぶ領域を避けて
配置されている。すなわち、サーマルボールＴは、信号ライン６が通る領域を避けて配置
されている。これにより、信号ライン６は、サーマルボールＴと物理的に干渉することな
く、回路基板４の表層に直線状に延びることができる。
別の観点で見れば、サーマルボールＴは、ＰＣＩｅ信号ボールＥの間に位置したグラン
ドボールＧに対して、基板２１の第１辺４１ａと略直交した方向で並ぶ領域に配置されて
いる。サーマルボールＴは、複数の信号ライン６の間及び信号ライン６の両側に位置する
。サーマルボールＴは、例えば基板２１のグランド層２９に電気的に接続され、電気的な
シールドとして信号ライン６に流れる信号の相互干渉や外来ノイズの影響を抑制すること
に寄与する。
尚、図７に示すように、基板２１は、第１領域４３ａと、第２領域４３ｂとを有する。
第２領域４３ｂは、半田ボール２５の第２郡Ｇ２の内側に位置した領域である。第２領域
４３ｂは、半田ボールセットよりも、基板２１の中央部に近い領域である。
一方で、第１領域４３ａは、半田ボール２５の第２郡Ｇ２の外側に位置した領域である
。第１領域４３ａは、半田ボールセットよりも、基板２１の外周側に位置した領域である
。そして、第２領域４３ｂにおけるサーマルボールＴの配置密度は、第１領域４３ａにお
けるサーマルボールＴの配置密度よりも高い。なお「配置密度」とは、各領域に配置され
たサーマルボールＴの数を各領域の面積で割ったものである。
次に、電源ボールＰ及びグランドボールＧの配置について説明する。
図８に示すように、複数の電源ボールＰ及び複数のグランドボールＧは、基板２１の中
心に対して略点対称に配置されている。なお、「略点対象」とは、完全に点対称な場合に
加えて、例えば少数（例えば１つ）のグランドボールＧが点対称に配置されていない場合
も含む。
別の観点では、複数の電源ボールＰ及び複数のグランドボールＧは、そのどちらか一方
が基板２１の中心に対して点対称に配置されていればよい。本実施形態では、複数の電源
ボールＰは、基板２１の中心に対して点対称に配置されている。
ここで、複数の電源ボールＰ及び複数のグランドボールＧが略点対称に配置されていな
い場合、正規の向きに対して誤って１８０度回転させた状態で半導体パッケージ１を基板
２１に取り付けると、回路基板４の図示されない電源用パッドと半導体パッケージ１のグ
ランドボールＧとが接続され、ショートする可能性がある。
一方で、本実施形態のように複数の電源ボールＰ及び複数のグランドボールＧは、基板
２１の中心に対して略点対称に配置されていると、正規の向きに対して誤って１８０度回
転させた状態で半導体パッケージ１を基板２１に取り付けた場合でも、複数の電源ボール
Ｐと複数の電源用パッド、及び複数のグランドボールＧと図示されない複数のグランド用
パッドとの対応関係は維持される。このため、ショートが生じる可能性がなく、システム
全体および半導体パッケージ１の損傷を防止することができる。
回路基板４のパッドは、電源ボールＰが接続される電源用パッドと、グランドボールＧ
が接続されるグランド用パッドとを含む。
複数の電源ボールＰ及び複数のグランドボールＧが略点対称に配置されることで、半導
体パッケージ１を正規の向きに対して誤って１８０度回転させて回路基板４に取り付けた
場合でも、電源ボールＰと電源用パッド、及びグランドボールＧとグランド用パッドとの
対応関係が維持される。
本実施形態において複数の半導体メモリチップ１２は、基板２１の第１面２１ａ上に２
箇所に分けて積層されるため、半導体パッケージ１の厚さを薄くすることが可能である。
また、複数の半導体メモリチップ１２を２箇所に分けて基板２１上に積層させる場合、
半導体メモリチップ１其々の厚さを厚く設定することができ、半導体パッケージ１の実装
信頼性や動作信頼性、さらには製造性を向上させることが可能である。
また、本実施形態において複数の半導体メモリチップ１２ａ及び１２ｂは、互いに向か
い合う方向にずらされて積層されるため、複数の半導体メモリチップ１２ａと１２ｂとの
間に、コントローラチップ１１を実装するためのスペースを確保できる。
さらに、本実施形態において複数の半導体メモリチップ１２ａ及び１２ｂは、互いに向
かい合う方向にずらされて積層され、複数の半導体メモリチップ１２ａ及び１２ｂの間の
領域には、コントローラチップ１１が設けられる。コントローラチップ１１が、複数の半
導体メモリチップ１２ａと複数の半導体メモリチップ１２ｂとの間に設けられることによ
り、基板２１の内部配線層又は基板２１上における、半導体メモリチップ１２とコントロ
ーラチップ１１との配線距離を短くすることが可能である。
さらに、コントローラチップ１１が、複数の半導体メモリチップ１２ａと複数の半導体
メモリチップ１２ｂとの間に設けられることにより、コントローラチップ１１と、複数の
半導体メモリチップ１２ａおよび複数の半導体メモリチップ１２ｂと、を接続する配線が
、コントローラチップ１１の両側から伸びることになるため、基板２１上（又は基板２１
の内部）における配線の複雑化を抑制可能である。
また、本実施形態において温度センサ１６は、基板２１の第１面２１ａに載せられてい
ると同時に、複数の半導体メモリチップ１２ａと複数の半導体メモリチップ１２ｂとの間
の領域（領域Ａ）に設けられる。このため、温度センサ１６は、コントローラチップ１１
の近傍に設けられ、半導体パッケージ１の温度検出の精度が向上され得る。
また、コントローラチップ１１は、複数の半導体メモリチップ１２ａと複数の半導体メ
モリチップ１２ｂとの間の領域（領域Ａ）に設けられている。つまり、本実施形態におい
てコントローラチップ１１は、基板２１の中心を含んだ領域に設けられる。このため、基
板２１の第２面２１ｂにおいて、コントローラチップが実装された領域に対応した位置に
サーマルボールＴが設けられ、半導体パッケージ１の放熱特性が向上される。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明
の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に
含まれる。
１：半導体パッケージ、２：電子機器、３：筐体、４：回路基板（メインボード）、５：
ホストコントローラ（ＣＰＵ）、６：信号ライン、７：電源回路、８：電源ライン、１１
：コントローラチップ（コントローラ）、１２：半導体メモリチップ（ＮＡＮＤチップ）
、１３：ＤＲＡＭチップ、１４：オシレータ（ＯＳＣ）、１５：ＥＥＰＲＯＭ、１６：温
度センサ、２１：基板、２２：ボンディングワイヤ、２３：封止部（モールド材）、２４
：マウントフィルム、２５：半田ボール、２８：電源層、２９：グランド層。

Claims (8)

  1. 第１面と、該第１面とは反対側に位置した第２面と、を有した基板と、
    前記第１面側に設けられるとともに積層された複数の第１メモリチップと、
    前記第１面側に設けられるとともに積層された複数の第２メモリチップと、
    前記第１面側に設けられ、複数の前記第１メモリチップと、複数の前記第２メモリチッ
    プと、の間に位置するとともに、複数の該第１メモリチップと、複数の該第２メモリチッ
    プと、を制御可能なコントローラチップと、
    複数の前記第１メモリチップと、複数の前記第２メモリチップと、前記コントローラチ
    ップと、を封止した封止部と、
    前記第２面側に設けられた複数の半田ボールと、
    を備え、
    複数の前記第１メモリチップは、複数の該第１メモリチップと前記コントローラチップ
    との並び方向において、該コントローラチップ側にずらされて積層され、
    複数の前記第２メモリチップは、複数の該第２メモリチップと前記コントローラチップ
    との並び方向において、該コントローラチップ側にずらされて積層された半導体パッケー
    ジ。
  2. 前記複数の半田ボールは、前記第１メモリチップと、前記第２メモリチップと、前記コ
    ントローラチップとの内、少なくともいずれか１つと電気的に接続された複数の第１半田
    ボールと、前記第１メモリチップと、前記第２メモリチップと、前記コントローラチップ
    との内、いずれとも電気的に接続されない複数の第２半田ボールと、を含む請求項１に記
    載の半導体パッケージ。
  3. 前記基板の前記第２面の前記コントローラチップと重なる領域において、前記第１半田
    ボールよりも前記第２半田ボールが多く設けられた請求項２に記載の半導体パッケージ。
  4. 前記基板は、グランド層と電源層とを含み、前記複数の第２半田ボールは、前記グラン
    ド層と電気的に接続された請求項２又は請求項３に記載の半導体パッケージ。
  5. 前記基板の前記第１面には温度センサが実装され、該温度センサは、前記コントローラ
    チップの近傍に設けられる請求項１乃至請求項４のいずれか１項に記載の半導体パッケー
    ジ。
  6. 前記基板は、前記第２面において第１領域と、該第１領域の内側に位置し、前記複数の
    半田ボールの配置密度が該第１領域における前記複数の半田ボールの配置密度よりも高い
    第２領域と、を含む請求項１乃至請求項５のいずれか１項に記載の半導体パッケージ。
  7. 前記第１領域には、前記複数の第２半田ボールのみが設けられた請求項６に記載の半導
    体パッケージ。
  8. 第１面と、該第１面とは反対側に位置した第２面と、を有した基板と、
    前記第１面側に設けられるとともに、前記基板の中心に向かってオフセットされて積層
    された複数の第１メモリチップと、
    前記第１面側に設けられるとともに、前記基板の中心に向かってオフセットされて積層
    された複数の第２メモリチップと、
    前記第１面側に設けられ、複数の前記第１メモリチップと、複数の前記第２メモリチッ
    プと、を制御可能なコントローラチップと、
    複数の前記第１メモリチップと、複数の前記第２メモリチップと、前記コントローラチ
    ップと、を纏めて封止した封止部と、
    前記第２面側に設けられた複数の半田部と、
    を備えた半導体パッケージ。
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