JP2020035940A - 半導体装置 - Google Patents

Abstract

【課題】他信号の配置配線を考慮しつつ、コア電源の品質を改善することができるパッケージボール配置および半導体チップのインターフェース回路を提供すること。【解決手段】第一の半導体チップと、第二の半導体チップを備え、前記第二の半導体チップは、前記第一の半導体チップ上に積層接続され、前記第一の半導体チップにおいて、前記第二の半導体チップとのインターフェース回路が前記第一の半導体チップの少なくとも一辺にまとめて配置され、前記第一の半導体チップのパッケージにおいて、前記第一の半導体チップのコア電源供給用のボールは前記第二の半導体チップとのインターフェース回路がまとめて配置される辺と同じ方向の辺の最外周に、少なくとも複数ボールまとめて配置される。【選択図】図１

Description

本発明は半導体装置に関する。

小型化・高集積化が求められるデジタルカメラや多機能携帯電話のＬＳＩは、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、かつＤＲＡＭをＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）等の技術により積層させたものが主流となっている。

ＢＧＡパッケージやＤＲＡＭのＰＯＰ積層による小型化・高集積化に伴い、ＬＳＩの電源品質を高めることが難しくなってきている。例えばＤＲＡＭを積層すると、積層させた分だけＤＲＡＭへの電源供給経路が長くなり、電源供給経路のインダクタンス成分が増加し、電流変動によるノイズに弱くなる。さらに将来、ＬＳＩの電源がますます低電圧化し、動作周波数が高速化すれば、ますます電源には高い品質が求められることになる。

特許文献１では、前述のようにＤＲＡＭをＰＯＰ技術により積層したＢＧＡパッケージのＬＳＩについて、積層されたＤＲＡＭの電源品質を改善させる技術を記載している。

特開２０１４−５３５１３号公報

しかしながら、特許文献１に記載の技術では、上層に積層するＤＲＡＭの電源品質改善を目的としているものの、下層のＬＳＩの電源に関しては言及していない。

従来、ＬＳＩのコア電源のボールは図１４のようにＢＧＡパッケージの中央付近へ固めて配置されることが一般的であり、特許文献１でもそのようにしている。これは、コア電源品質改善のためのバイパスコンデンサを図１５のようにメイン基板の裏面に配置することを前提としているためである。

今後ますますＬＳＩの小型化、狭ピッチ化が進むと電源供給経路におけるビア径や配線も細くせざるを得ず、基板裏面までのビアによるインダクタンス成分が無視できなくなるためコア電源品質に影響を及ぼす可能性がある。

仮に電源ボールを最外周へまとめて配置することができた場合、電源の配線幅を太くすることによって電源ラインのインダクタンスを下げ、コア電源品質を改善することが可能となる。しかしながら、従来ＬＳＩのボール最外周には図１４の高速差動信号のように表層で引き出すことを前提とした信号が割り当てられており、単純に電源ボールだけを最外周へ配置しようとすると他の配線を遠回りさせることになり信号品質低下につながる。例えば図１３は従来の半導体チップにおけるＩＦ回路の配置の例を示しているが、４辺にわたって外部とのインターフェースが存在しているため、コア電源ボールを最外周へ配置するだけでは、チップ上で同方向にあった信号の配線が遠回りをすることになる。

そこで本発明は、他信号の配置配線を考慮しつつ、コア電源の品質を改善することができるパッケージボール配置および半導体チップのインターフェース回路配置を提供することを目的とする。

上記の目的を達成するために、本発明に係る半導体装置は、
第一の半導体チップと、第二の半導体チップを備え、第二の半導体チップは、第一の半導体チップ上に積層接続され、第一の半導体チップにおいて、第二の半導体チップとのインターフェース回路が第一の半導体チップの少なくとも一辺にまとめて配置され、第一の半導体チップのパッケージにおいて、第一の半導体チップのコア電源供給用のボールは前記第二の半導体チップとのインターフェース回路がまとめて配置される辺と同じ方向の辺の最外周に、少なくとも複数ボールまとめて配置されることを特徴とする。

本発明に係る半導体装置によれば、他信号の配置配線を考慮しつつ、コア電源の品質を改善することができるパッケージボール配置および半導体チップのインターフェース回路を提供することができる。

本発明の実施例１における半導体装置の全体俯瞰図 本発明の実施例１における半導体装置の半導体チップ 本発明の実施例１におけるインターポーザ配線層１ 本発明の実施例１におけるＤＲＡＭおよび中継基板 本発明の実施例１におけるインターポーザ配線層２ 本発明の実施例１におけるインターポーザ配線層３ 本発明の実施例１におけるインターポーザ配線層４ 本発明の実施例１におけるインターポーザ配線層５ 本発明の実施例１におけるインターポーザ配線層６ 本発明の実施例１における半導体装置の断面図 本発明の実施例２における半導体装置の半導体チップ 本発明の実施例２におけるインターポーザ配線層６ 従来の半導体チップ 従来のボール配置図 従来の断面図

以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。

図１は、本発明の実施形態にかかわる半導体装置の全体俯瞰図である。

図１の半導体装置１０は、半導体チップ１００（第一の半導体チップ）、中継基板２２０、ＤＲＡＭ２１０（第二の半導体チップ）、インターポーザ３００から構成される。半導体チップ１００は、インターポーザ３００上に実装される。ここでは半導体チップ１００の実装方法は、フリップチップ実装を想定している。インターポーザ３００上に、中継基板２２０を経由してＤＲＡＭ２１０が積層接続される。インターポーザ３００は、６層の配線層３１０、３２０、３３０、３４０、３５０、３６０から構成され、半導体チップ１００に近い方からこの順に積層される。なお、隣接した配線層において同位置・同記号の電源・信号はビアによって互いに接続される。

以下、図２から図９を用いて、半導体チップ１００、ＤＲＡＭ２１０、インターポーザ３００の各配線層の詳細を説明する。

図２は半導体チップ１００である。半導体チップ１００としては、画像処理プロセッサ等のＬＳＩを想定している。図２は、半導体チップ１００における外部とのＩＦ（インターフェース）回路の配置を示している。半導体チップ１００は、ＤＲＡＭ ＩＦ回路１０１、高速差動ＩＦ回路１０２、ＩＯ（入出力）回路１０３、電源ＰＡＤ１０４を備える。

ＤＲＡＭ ＩＦ回路１０１は、ＤＲＡＭ２１０と直接データの受け渡しを行う物理層のハードマクロを想定している。ＤＲＡＭ ＩＦ回路１０１は、半導体チップ１００の１辺にまとめて配置される。図２の例では、右辺にまとめて配置されている。高速差動ＩＦ回路１０２は、ＬＶＤＳ、ＵＳＢ、ＰＣＩｅ、ＳＡＴＡ、ＨＤＭＩ（登録商標）等の規格に基づいたＩＦの物理層のハードマクロを想定している。高速差動ＩＦ回路１０２は、ＤＲＡＭ ＩＦ回路１０１がまとめて配置される辺とは異なる３辺に配置される。図２の例では、上辺、左辺、下辺に配置されている。

ＩＯ回路１０３は、ＬＶＣＭＯＳ規格に基づいたＩＯ（入出力）回路である。ここではＬＶＣＭＯＳ規格としたが、その他の規格のシングルエンド信号であっても良い。電源ＰＡＤ１０４は、半導体チップ１００の中央部へ形成される。半導体チップ１００は、電源ＰＡＤ１０４を通じて、インターポーザ３００からコア電源の供給を受ける。

図３はインターポーザ３００の１層目の配線層３１０の詳細図である。３１０は半導体チップ１００が直接フリップチップで実装される層であり、半導体チップ１００も図示してある。ＤＲＡＭ ＩＦ回路１０１の各ＤＲＡＭ信号は、配線群３１１を通じてボール群３１２へ接続し、後述の中継基板２２０へ接続する。

高速差動ＩＦ回路１０２の各高速差動信号は、配線群３１３を通じてビア群３１４へ接続し、後述の配線層３２０へ接続する。ＬＶＣＭＯＳ ＩＯ回路１０３の各ＬＶＣＭＯＳ信号は、配線群３１５を通じてビア群３１６へ接続し、後述の配線層３２０へ接続する。

図４は中継基板２２０の詳細図である。ＤＲＡＭ２１０は、中継基板２２０上に実装される。ＤＲＡＭ２１０とはこの例ではＤＲＡＭのパッケージを想定しているが、ベアチップであっても良い。また、中継基板２２０を用いずに、インターポーザ３００上に直接ＤＲＡＭパッケージが実装される構成であっても良い。また、中継基板２２０を用いずに、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）により半導体チップ１００上に直接ＤＲＡＭが積層される構成であっても良い。

前述の配線層３１０から伝搬するＤＲＡＭ信号は、中継基板２２０上でビア群２２１、配線群２２２を経由してＤＲＡＭ２１０へ接続する。また、２１０はＤＲＡＭとしたが、積層可能なデバイスであればＤＲＡＭに限らない。例えば２１０がフラッシュメモリや撮像センサであっても構わない。

図５はインターポーザ３００の２層目の配線層３２０の詳細図である。ビア群３１４、３１６は、それぞれ高速差動信号、ＬＶＣＭＯＳ信号を後述の配線層３３０へ接続する。ビア群３２３は、コア電源を後述の配線層３３０へ接続するためのビアである。ビアが図示された以外の領域にはグラウンドプレーンを形成する。配線層３２０をほぼグラウンドプレーンとすることで、配線群３１１の電流リターン経路や配線群３１３の差動信号のインピーダンスコントロールのためのリファレンス層として作用することができる。

図６はインターポーザ３００の３層目の配線層３３０の詳細図である。ビア群３１４、３１６は、それぞれ高速差動信号、ＬＶＣＭＯＳ信号を後述の配線層３４０へ接続する。コア電源は、ビア群３２３、電源配線３３４、ビア群３３５を通じて後述の配線層３４０へ接続する。コア電源用のビア群は、電源配線３３４により、中央付近から外周（図では右辺）へ移動する。ここで、配線層３１０においてＤＲＡＭ信号がすべて上層に積層される中継基板２２０へ接続するため、配線層３３０においてＤＲＡＭ信号の配線がなく、配線群３１１の直下に広いスペースが確保可能となっている。そのため、電源配線３３４は配線幅を十分太くすることができ、電源ラインのインダクタンスを低減することが可能となっている。

図７はインターポーザ３００の４層目の配線層３４０の詳細図である。ビア群３１４は、高速差動信号を後述の配線層３５０へ接続する。ビア群３３５は、コア電源を後述の配線層３５０へ接続する。ＬＶＣＭＯＳ信号は、ビア群３１６、配線群３４３、ビア群３４４を通じて後述の配線層３５０へ接続する。ＬＶＣＭＯＳ信号のビア群は、配線群３４３によって中央付近へ集まる。

図８はインターポーザ３００の５層目の配線層３５０の詳細図である。ビア群３１４、３４４は、それぞれ高速作動信号、ＬＶＣＭＯＳ信号を、後述の配線層３６０へ接続する。ビア群３３５は、コア電源を後述の配線層３６０へ接続する。なお、図８では配線層３５０において再配線される信号線がなく、単にビアで信号を下に接続しているだけであるが、実際には不図示の様々な信号の配線が存在する。

図９はインターポーザ３００の６層目の配線層３６０の詳細図である。配線層３６０はインターポーザ３００の最下層であり、メイン基板へ接続するためのボールが形成される。ボール群３６３は、コア電源用のボールである。ボール群３６３は、ボール配置上、外周の１辺（図では右辺）にまとめて配置される。ボール群３６１は、高速差動信号のボール群である。ボール群３６１は、ボール配置上、コア電源用のボールがまとめて配置される辺とは異なる３辺（図では上辺、下辺、左辺）にまとめて配置される。

ボール群３６２は、ＬＶＣＭＯＳ信号のボール群である。ボール群３６２は、ボール配上、中央付近へまとめて配置される。また、ボール群３６４は、ＤＲＡＭ電源およびＤＲＡＭ ＩＦ回路の電源用のボール群である。ボール群３６４は、図３から図８において不図示の配線およびビアによってＤＲＡＭ ＩＦ回路１０１およびＤＲＡＭ２１０へ接続されている。ボール群３６４は、ボール配置上、コア電源用のボールがまとめて配置される辺と同じ辺のコーナー付近にまとめて配置される。この配置にすることで、パッケージのコーナー付近の表層にバイパスコンデンサを配置し電源品質を高めることが可能である。

また、ボール群３６５は、各種インターフェース電源用のボール群である。ボール群３６５は、ＬＶＣＭＯＳ ＩＯ回路の電源や、高速差動ＩＦ回路用の電源も含む。ボール群３６５は、図３から図８において不図示の配線およびビアによってＬＶＣＭＯＳ ＩＯ回路１０３および高速差動ＩＦ回路１０２へ接続されている。ボール群３６５は、ボール群３６４とは別のコーナー付近にまとめて配置される。この配置にすることで、パッケージのコーナー付近の表層にバイパスコンデンサを配置し電源品質を高めることが可能である。また、ボール群３６６は、グラウンド用ボール群である。ボール群３６６は、各種インターフェースのボール群や電源のボール群を取り囲むように配置される。

なお、図９において半導体チップ１００との接続が図示されていない信号ボールおよび電源ボールが多数存在しているが、図３から図８において不図示の配線およびビアによって半導体チップ１００と接続している。

最後に、図１０を用いて本構成によって得られる効果について説明する。図１０は、本実施例における半導体装置１０を、メイン基板４０へ実装した時の断面図である。なお、図１０では図１から図９と同一のものについては同一の番号を付してある。

高速差動信号は、配線群３１３、ビア群３１４を通じてボール群３６１へ接続し、メイン基板上で表層配線される。ボール群３６１の配置をボール配置上最外周にすることで高速差動信号を表層配線にし、インピーダンスコントロールを容易にし、信号品質を高めることができる。

ＬＶＣＭＯＳ信号は、配線群３１５、ビア群３１６、配線群３４３、ビア群３４４を通じてボール群３６２へ接続し、メイン基板上では内層配線される。ＬＶＣＭＯＳ信号のボール配置を中央部とすることでＬＶＣＭＯＳ信号は表層配線ができず内層配線になってしまうが、これは高速差動信号とコア電源配線を優先して表層配線させるためである。

ＤＲＡＭ信号は配線群３１１、ボール群３１２、ビア群２２１、配線群２２２を通じてＤＲＡＭ２１０へ接続する。図のように、ＤＲＡＭ用の信号線はすべて積層されているＤＲＡＭへ接続するため信号線はすべて上層へ接続し、配線群３１１の直下の層では広いスペースが空くことになる。

コア電源は、ビア群３２３、電源配線３３４、ビア群３３５を通じてボール群３６３へ接続し、メイン基板４０上で表層の電源配線４１１を経由してバイパスコンデンサ４２０へ接続する。ここで、コア電源のボール群３６３が最外周に配置されているため、電源ノイズ低減のためのバイパスコンデンサ４２０は電源ボール群３６３の表層直近へ配置することが可能である。また、ＤＲＡＭ信号の配線群３１１の直下の層に広いスペースがあるため、電源配線３３４、４１１は、十分太い配線でひくことが可能であり、電源ラインのインダクタンスを下げることが可能である。

このように、本実施例では従来バイパスコンデンサをメイン基板の裏へ配置していた場合と比べて電源品質を改善することが可能となる。

実施例１では、半導体チップにおいてはＤＲＡＭ ＩＦ回路が配置される辺以外の３辺に高速差動ＩＦ回路が配置され、パッケージにおいてはコア電源用のボールが外周に配置される辺以外の３辺の外周に高速差動ＩＦ用ボールが配置される例を説明した。

実施例２では、別の半導体チップのレイアウト、パッケージボール配置について説明する。なお、実施例１と同様の構成要素については同一の番号を付し、詳細な説明は省略する。

図１１は、実施例２における半導体チップ１００である。図１１では図２と比べて高速差動ＩＦ回路１０２が増えており、ＤＲＡＭ ＩＦ回路１０１が配置される辺と同じ辺にも高速差動ＩＦ回路１０２が配置されている。

図１２は、実施例２におけるインターポーザ３００の配線層３６０である。図１２では図９と比べて高速差動信号のボール群３６１の数が増えており、コア電源のボール群３６３が外周に配置される辺にも高速差動信号用のボールが配置される。また、ＤＲＡＭ電源用のボール３６４は、図９と比べて同辺のやや中央寄りへ配置される。

それ以外の構成については実施例１と同等であるため、詳細な説明は省略する。

以上の構成でも、メイン基板４０へ実装した時の断面図は図１０と同等になり、実施例１と同等の効果を得ることができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１０ 半導体装置、１００ 半導体チップ（第一の半導体チップ）、２２０ 中継基板、
２１０ ＤＲＡＭ（第二の半導体チップ）、３００ インターポーザ

Claims (6)

1. 第一の半導体チップと、
   第二の半導体チップを備え、
   前記第二の半導体チップは、前記第一の半導体チップ上に積層接続され、
   前記第一の半導体チップにおいて、前記第二の半導体チップとのインターフェース回路が前記第一の半導体チップの少なくとも一辺にまとめて配置され、
   前記第一の半導体チップのパッケージにおいて、前記第一の半導体チップのコア電源供給用のボールは前記第二の半導体チップとのインターフェース回路がまとめて配置される辺と同じ方向の辺の最外周に、少なくとも複数ボールまとめて配置されることを特徴とする半導体装置。
2. 前記第二の半導体チップとは、記憶装置、撮像センサのいずれかであることを特徴とする請求項１に記載の半導体装置。
3. 前記第一の半導体チップは高速差動インターフェース回路を備え、第一の半導体チップのパッケージ外周に高速差動インターフェース用のボールが配置されることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第一の半導体チップのパッケージにおいて高速差動インターフェース用のボール以外の入出力信号用ボールはパッケージ中央付近へ配置されることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
5. 前記第一の半導体チップのパッケージにおいて前記第二の半導体装置の電源供給用のボールおよび前記第二の半導体装置とのインターフェース回路の電源供給用のボールは、コア電源供給用のボールが最外周にまとめて配置される辺の外周へ配置されることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
6. 前記第一の半導体チップのパッケージにおいて高速差動インターフェース回路用の電源ボールおよびそれ以外の入出力回路用の電源ボールはパッケージ外周へ配置されることを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。