JP2013120838A - 半導体装置及び半導体チップ - Google Patents

半導体装置及び半導体チップ Download PDF

Info

Publication number
JP2013120838A
JP2013120838A JP2011267988A JP2011267988A JP2013120838A JP 2013120838 A JP2013120838 A JP 2013120838A JP 2011267988 A JP2011267988 A JP 2011267988A JP 2011267988 A JP2011267988 A JP 2011267988A JP 2013120838 A JP2013120838 A JP 2013120838A
Authority
JP
Japan
Prior art keywords
wiring
layer
semiconductor chip
pads
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011267988A
Other languages
English (en)
Inventor
Toru Ishikawa
透 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2011267988A priority Critical patent/JP2013120838A/ja
Priority to US13/706,752 priority patent/US9236335B2/en
Publication of JP2013120838A publication Critical patent/JP2013120838A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Abstract

【課題】半導体チップを積層する半導体装置において、縁部にクラックが生じることのない半導体チップおよび半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板の第１の面の上方に形成され、第１の配線層を含む多層配線構造と、前記多層配線構造の上方に形成された複数の表面バンプ電極と、各々前記第１の配線層として形成された第１乃至第３の上層配線パッドであって、当該第２及び第３の上層配線パッドのそれぞれは、当該第１の上層配線パッドから第１の距離離間して配置され、当該第１乃至第３の上層配線パッドのうちの１つ又は２つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する１つと接続され、当該第１乃至第３の上層配線パッドのうちの残りの２つ又は１つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置及び半導体チップに関する。
近年、半導体装置を組み込んだ電子機器等の小型化に伴い、半導体装置の微細化の要望が強まっている。このため、複数の半導体チップを積層し、これらの複数の半導体チップ間を、貫通電極を用いて接続する半導体装置の開発が進んでいる。
一般に、複数の半導体チップを積層した半導体装置においては、半導体チップの反りにより半導体チップ間を接続するバンプが破断することを防ぐため、各半導体チップにダミーバンプや補強バンプ（以下、補強バンプも含めてダミーバンプと呼ぶ）が形成されている（特許文献１）。
特開２０１０−１６１１０２号公報
しかしながら、特許文献１のロジックチップとメモリチップのように、異なる大きさの半導体チップを積層する場合には、一方の半導体チップに形成したダミーバンプが、他方の半導体チップのエッジ（半導体チップの縁部）に位置することで、他方の半導体チップのエッジ部にクラックが生じる恐れがあった。
具体的に述べると、図９Ａ及び図９Ｂに示すように、半導体チップ１０１よりも平面サイズが大きい半導体チップ１０２を、半導体チップ１０１上に積層すると、平面視した際に半導体チップ１０２の内側に配置される半導体チップ１０１の縁部１０１ａ（エッジ）と、半導体チップ１０２のダミーバンプ１０３が接触することがある。この結果、半導体チップ１０１のエッジにクラックが生じる恐れがあった。なお、図９Ａにおいては、半導体チップ１０１を破線にて説明している。
そこで、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板と、前記半導体基板の第１の面の上方に形成され、第１の配線層を含む多層配線構造と、前記多層配線構造の上方に形成された複数の表面バンプ電極と、各々前記第１の配線層として形成された第１乃至第３の上層配線パッドであって、当該第２及び第３の上層配線パッドのそれぞれは、当該第１の上層配線パッドから第１の距離離間して配置され、当該第１乃至第３の上層配線パッドのうちの１つ又は２つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する１つと接続され、当該第１乃至第３の上層配線パッドのうちの残りの２つ又は１つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする。
本発明の半導体チップは、第１の上層配線パッド、第２の上層配線パッド、および第３の上層配線パッドのうち、１つ又は２つの上層配線パッドがバンプ電極と接続され、残りの２つ又は１つの上層配線パッドがバンプ電極と接続されていない構成となっている。これにより、半導体チップを、例えばロジックチップ等の別の半導体チップにフリップチップ型で積層した際に、別の半導体チップの縁部の上方に、バンプ電極が接続されていない上層配線パッドが配置されるような位置関係にすれば、別の半導体チップの縁部に、バンプ電極が接触することがなくなる。その結果、別の半導体チップの縁部にクラックが生じることがなくなる。
図１は、本発明の第１の実施形態である半導体装置の断面図である。 図２は、本発明の第１の実施形態である半導体チップの平面図である。 図３Ａは、本発明の第１の実施形態である半導体チップの断面図である。 図３Ｂは、本発明の第１の実施形態である半導体チップの底面図である。 図４Ａは、本発明の第１の実施形態である半導体チップの断面図である。 図４Ｂは、本発明の第１の実施形態である半導体チップの底面図である。 図４Ｃは、本発明の第１の実施形態である半導体チップの積層状態を示す平面図である。 図５Ａは、本発明の第２の実施形態である半導体チップの断面図である。 図５Ｂは、本発明の第２の実施形態である半導体チップの底面図である。 図５Ｃは、本発明の第２の実施形態である半導体チップの積層状態を示す平面図である。 図６Ａは、本発明の第２の実施形態である半導体チップの設計段階での断面図である。 図６Ｂは、本発明の第２の実施形態である半導体チップの設計段階での底面図である。 図６Ｃは、本発明の第２の実施形態である半導体チップの設計段階での積層状態を示す平面図である。 図７は、本発明の第２の実施形態である半導体チップの断面図である。 図８Ａは、本発明の一実施形態である半導体チップの平面図である。 図８Ｂは、本発明の一実施形態である半導体チップの平面図である。 図９Ａは、従来の半導体チップの平面図である。 図９Ｂは、従来の半導体チップを積層した状態の断面図である。
以下、本発明の半導体チップ及び半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の寸法関係とは異なる場合がある。また、以下の説明において例示される材料等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
［第１の実施形態］
本発明の第１の実施形態の半導体装置１は、図１に示すように、配線基板２と、配線基板２の表面２ａ（一面）上に積層された複数の半導体チップ３，４，５と、配線基板２の表面２ａ上に形成され、各半導体チップ３，４，５を覆う封止樹脂６と、配線基板２の裏面２ｂ（他面）上に形成された外部端子７を備えている。
配線基板２としては、例えばインターポーザ等の再配線層が形成された樹脂からなる回路基板を用いることができる。そして、この配線基板２に形成された再配線層を介して、配線基板２の表面２ａ上に積層された半導体チップ３と、配線基板２の裏面２ｂに形成された外部端子７は、電気的に接続される。
配線基板２に最も近い位置に配置された半導体チップ３は、例えばシステムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ；ＳＯＣ）のようなロジックチップであり、半導体チップ３上に積層された半導体チップ４，５は、例えばＤＲＡＭのようなメモリチップである。
半導体チップ４と半導体チップ５は、実質的に同じ大きさであり、半導体チップ３は、これらの半導体チップ４，５と比較すると、平面サイズが小さく形成されている。すなわち、断面視した際に、半導体チップ３の幅方向（図１における横方向）の長さは、半導体チップ４，５の幅方向の長さよりも短くなっている。
各半導体チップ３，４，５の表面３ａ，４ａ，５ａ（一面）及び裏面３ｂ，４ｂ，５ｂ（他面）には、それぞれ複数の表面バンプ電極８，９，１０および裏面バンプ電極１１，１２，１３が設けられている。
なお、図１では、各半導体チップ３，４，５の表面３ａ，４ａ，５ａ（一面）が上側となり、裏面３ｂ，４ｂ，５ｂ（他面）が下側となるように各半導体チップ３，４，５を実装した例、即ち、各半導体チップ３，４，５をフェイスアップ型で実装した例を示したが、本発明はこれに限定されるものではない。即ち、各半導体チップ３，４，５の裏面３ｂ，４ｂ，５ｂ（他面）が上側となり、表面３ａ，４ａ，５ａ（一面）が下側となるように各半導体チップ３，４，５を実装、即ち、各半導体チップ３，４，５をフリップチップ型で実装することもできる。
これら複数のバンプ電極８〜１３のうち、各半導体チップ３，４，５内に形成された内部回路１４と電気的に接続されたバンプ電極は、貫通電極１５（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）の一部として機能する。即ち、各半導体チップ３，４，５内に形成された内部回路１４と電気的に接続されたバンプ電極は、外部端子又は他の半導体チップを介して半導体チップ外部から供給される信号や電源電圧を内部回路に運ぶ働きをする。
一方、内部回路１４と電気的に接続されていないバンプ電極はダミーバンプ１６として機能する。即ち、内部回路１４と電気的に接続されていないバンプ電極、つまりダミーバンプ１６は、半導体チップ３，４，５を積層する場合に、各半導体チップ３，４，５の縁部３ｃ，４ｃ，５ｃ（エッジ部分）が、それぞれぶつからないようにする役割を果たす。もっとも、本実施形態のダミーバンプ１６は、半導体チップ３の縁部３ｃと重ならない（ぶつからない）ように配置されており、これについては後述する。
なお、図１では、ダミーバンプ電極１６が内部回路と電気的に接続されていない例を示したが、本発明はこれに限定されるものではない。例えば、ダミーバンプ電極を半導体チップ内部の電源配線と接続する構成として、半導体装置１の電源電位のより一層の安定化を図ることができる。いずれの場合においても、ダミーバンプ電極１６は、半導体チップ３，４，５を積層する場合に、各半導体チップ３，４，５の縁部３ｃ，４ｃ，５ｃ（エッジ部分）が、それぞれぶつからないようにする機能を有する。
なお、本実施形態では、配線基板２上に積層された半導体チップが３枚の場合について説明しているが、この数に限定されず、配線基板２上には任意の枚数の半導体チップを積層することができる。また、配線基板２に最も近い位置の半導体チップを、ロジックチップとする場合について説明しているが、メモリチップであってもよく、ロジックチップが、メモリチップ間に配置されていてもよい。
次に、半導体チップ４の平面の構成について説明する。
半導体チップ４は、図２に示すように、いわゆるワイドＩＯＤＲＡＭと呼ばれる構成となっており、複数のＤＲＡＭ（図２では４個）を１つの半導体チップ４上に配置した構成となっている。なお、以下の説明では、各ＤＲＡＭを、それぞれチャネル２１Ａ〜２１Ｄと呼称して説明する。
各チャネル２１Ａ〜２１Ｄは、データ、コマンド、及びアドレスをそれぞれ送受信する複数の端子を構成する貫通電極１５が配置された貫通電極アレイ２２（ＴＳＶアレイ）と、内部制御回路やメモリセルアレイを含む記憶領域部２３を備えている。
また、各チャネル２１Ａ〜２１Ｄは、半導体チップ４の下側に配置された半導体チップ３の制御回路による制御によって、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に動作することができる。
また、半導体チップ４には、複数のダミーバンプ１６を含むダミーバンプアレイ領域２４が複数（図２では４個）設けられている。
各ダミーバンプアレイ領域２４は、それぞれ各チャネル２１Ａ〜２１Ｄに対応して設けられており、対応して設けられたチャネル２１Ａ〜２１Ｄの記憶領域部２３と半導体チップ４の周縁部分との間に配置されている。言い換えれば、各ダミーバンプアレイ領域２４と近接する半導体チップ４の周辺部との間には、内部制御回路やメモリセルアレイは配置されない。
なお、図２においては、ダミーバンプアレイ領域２４を矩形状の半導体チップ４のそれぞれの角の近傍に設ける場合について例示したが、これに限定されるものではない。
例えば、矩形をした半導体チップ４の４つの角のうちの対角に位置する１組（２つ）の角の近傍にだけ、それぞれダミーバンプアレイ領域２４を配置する構成としても構わない。
また、半導体チップ４の一例としてワイドＩＯＤＲＡＭのチップ構成を示したが、これに限定されるものではない。
次に、半導体チップ４の記憶領域部２３の断面構成について説明する。
半導体チップ４は、図３Ａおよび図３Ｂに示すように、半導体基板３１と、５層の層間絶縁膜３２〜３６と、多層配線層（多層配線構造）を構成する４層の配線層３７〜４０と、ポリイミド層４１と、裏面絶縁層４２と、複数の表面バンプ電極９と、複数の裏面バンプ電極１２と、複数の基板貫通導体１７と、半導体基板３１中に形成された絶縁リング４３と、を有している。
半導体基板３１の表面３１ａ（一面）上には、層間絶縁膜３２が設けられており、層間絶縁膜３２上に所定のパターンを有する配線層３７が形成され、これが下層配線パッド５１となる。また、配線層３７を覆うように層間絶縁膜３２上に層間絶縁膜３３が設けられており、層間絶縁膜３３上に所定のパターンを有する配線層３８が形成されている。
同様に、配線層３８を覆うように層間絶縁膜３３上に層間絶縁膜３４が設けられており、層間絶縁膜３４上に配線層３９が形成され、これを覆うように層間絶縁膜３５が設けられ、層間絶縁膜３５上に配線層４０が形成され、これを覆うように層間絶縁膜３６が形成されている。
そして、配線層３８，３９，４０は、それぞれ第１中間層配線パッド５２、第２中間層配線パッド５３、上層配線パッド５４を含んだ層となっている。
また、層間絶縁膜３６上には、上層配線パッド５４に対応した位置に開口部４１ａを有するポリイミド層４１が形成されており、半導体基板３１の表面３１ａの反対側の裏面３１ｂ（他面）には、下層配線パッド５１に対応した位置に開口部４２ａを有する裏面絶縁膜４２が形成されている。
開口部４１ａにおいては、層間絶縁膜３６を貫通して、上層配線パッド５４と電気的に接続された表面バンプ電極９が形成されている。
また、開口部４２ａにおいては、半導体基板３１および層間絶縁膜３２を貫通して、下層配線パッド５１と電気的に接続された基板貫通導体１７及び裏面バンプ電極１２が形成されており、裏面バンプ電極１２は半導体基板３１の裏面３１ｂから露出している。
また、半導体チップ４内においては、主として層間絶縁膜３２，３３中において、内部回路１４が設けられており、この内部回路１４と表面バンプ電極９ないし裏面バンプ電極１２は、各種のプラグや配線層３７〜４０や基板貫通導体１７を介して電気的に接続されている。このように、記憶領域部２３に形成されたバンプ電極９，１２及び基板貫通導体１７は、内部回路１４と電気的に接続されているので、貫通電極１５として機能する。
また、半導体基板３１中には、基板貫通導体１７を囲うように絶縁リング４３が形成されている。この絶縁リング４３は、基板貫通導体１７を流れる電流が、半導体基板３１内に流れるのを防止する機能を有している。
次に、半導体チップ４のダミーバンプアレイ領域２４での断面構成について説明する。
ダミーバンプアレイ領域２４においても、半導体チップ４は、図４Ａ及び図４Ｂに示すように、半導体基板３１と、５層の層間絶縁膜３２〜３６と、多層配線層を構成する４層の配線層３７〜４０と、ポリイミド層４１と、裏面絶縁層４２と、複数の表面バンプ電極９と、複数の裏面バンプ電極１２と、複数の基板貫通導体１７と、半導体基板３１中に形成された絶縁リング４３と、を有しており、基本的には記憶領域部２３と同様の構造をしている。以下、記憶領域部２３と同様の部分については適宜説明を省略する。
ダミーバンプアレイ領域２４においては、表面バンプ電極９、裏面バンプ電極１２、及び、基板貫通導体１７は、内部回路１４と電気的に接続されておらず、ダミーバンプ１６として機能している。
なお、図４Ａにおいては、３つの表面バンプ電極９ａ，９ｃ，９ｄと、３つの裏面バンプ電極１２ａ，１２ｃ，１２ｄと、３つの基板貫通導体１７ａ，１７ｃ，１７ｄとが形成されている例を示している。このうち、裏面バンプ電極１２ａと裏面バンプ電極１２ｃとの間の距離をｂとし、裏面バンプ電極１２ｃと裏面バンプ電極１２ｄとの間の距離をａとすると、ｂは、ａよりも長く形成されており、裏面バンプ電極１２の直径に距離ａの２倍の長さを足した距離以上であることが好ましい。
半導体チップ３１には、それぞれ複数（図４Ａにおいては４個）の下層配線パッド５１と、第１中間層配線パッド５２と、第２中間層配線パッド５３と、上層配線パッド５４とが設けられている。なお、以下では、特定の下層配線パッド５１と、それの上方に位置する第１中間層配線パッド５２と、第２中間層配線パッド５３と、上層配線パッド５４と、それらを電気的に接続するプラグをまとめて、パッド配線部５５と呼称し、パッド配線部５５が４個設けられているものとして説明する。
下層配線パッド５１は等間隔に形成されており、隣接する下層配線パッド間５１の距離は、ａ１となるように配置されている。同様に上層配線パッド５４も等間隔に形成されており、隣接する上層パッド配線間５４の距離は、ａ２となるように配置されている。
ここで、下層パッド配線５１間の距離ａ１よりも、裏面バンプ電極１２ｃと裏面バンプ電極１２ｄ間の間隔ａが小さくなる、すなわち下層パッド配線５１よりも裏面バンプ電極１２の方が大きくなるのが好ましい。
パッド配線部５５のうち、３つのパッド配線部５５ａ，５５ｃ，５５ｄには、それぞれ対応して３つの表面バンプ電極９ａ，９ｃ，９ｄおよび裏面バンプ電極１２ａ，１２ｃ１２ｄが接続されている。
一方、残りの１つのパッド配線部５５ｂ（図４Ａでは左から２つめのパッド配線部）には、対応する表面バンプ電極、基板貫通導体および裏面バンプ電極が設けられていない。
そして、パッド配線部５５ｂは、半導体チップ３１の下側に配置された半導体チップ３（図１参照）の縁部３ｃの上方に配置されるように構成されている。すなわち下層配線パッド５１ｂ（パッド配線部５５ｂ）は、図４Ｃに示すように、平面的にみて半導体チップ３の縁部３ｃと重なる位置に配置されている。
このように、本実施形態ではダミーバンプアレイ領域２４において、複数の下層配線パッド５１のうち、表面バンプ電極および基板貫通導体並びに裏面バンプ電極と接続されていないものを有する構成とした。
この結果、半導体チップ３１を積層する際、下側に配置された半導体チップ３の縁部３ｃの上方に、裏面バンプ電極が接続されていない下層配線パッド５１が配置されるようにすることで、下側に配置された半導体チップ３の縁部３ｃにクラックが生じるのを防ぐことができる。同様に、半導体チップ３１を半導体チップ３にフリップチップ型で積層する場合には、半導体チップ３の縁部３ｃの上方に、半導体チップ３１の表面バンプが接続されていない上層配線パッド５４ｂが位置するようにすることで、下層に配置された半導体チップ３の縁部３ｃにクラックが生じるのを防ぐことができる。
また、本実施形態の半導体チップ４の構造であれば、設計段階では、複数の表面バンプ電極９及び複数の裏面バンプ電極１２を互いに実質的に均等な間隔（図４Ａではａ）で配置するように設計し、その後、積層する半導体チップ３のサイズとの関係で、半導体チップ３の縁部３ｃと平面的に重なる位置に設ける予定だった表面バンプ９、裏面バンプ電極１２、及び、基板貫通導体１７のみを設けないようにすることができる。
そして、この際パッド配線部５５を含めて削除するのではなく、パッド配線部５５はそのまま残した状態で表面バンプ電極９、裏面バンプ電極１２、及び、基板貫通導体１７の形成のみをやめることで、多層配線層の再設計や多層配線層を製造するためのマスクの変更をしなくても済むという効果を享受できる。
［第２の実施形態］
次に、本発明の第２の実施形態である半導体装置について説明する。本実施形態は、第１の実施形態の変形例であり、同様の部分については、適宜説明を省略する。なお、本実施形態でも、図１に示すような半導体チップ３の上に半導体チップ４Ａが積層される半導体装置について説明する。
本実施形態の半導体チップ４Ａのダミーバンプアレイ領域２４においては、図５Ａに示すように、第１の実施形態と異なり、下層配線パッド６１、第１中間層配線パッド６２、第２中間層配線パッド６３、および上層配線パッド６４が、連続（一続き）となるように形成されている。
その他の構成は、第１の実施形態と同様であり、裏面バンプ電極１２ａと裏面バンプ電極１２ｃとの間の距離はｂであり、裏面バンプ電極１２ｃと裏面バンプ電極１２ｄの間の距離はａとなっている。すなわち、等間隔に配列された裏面バンプ電極１２のうち、１つだけ（図５Ａでは左から２つ目の位置で破線で描かれているもの）取り除かれたような構成となっている。
そして、図５Ｃに示すように、半導体チップ４Ａを半導体チップ３に積層した際に、平面的にみて半導体チップ３の縁部３ｃと重なる位置には、裏面バンプ電極１２が設けられないように構成されている。
本実施形態でも第１の実施形態と同様に、半導体チップを積層する際に、下側に配置された半導体チップ３の縁部３ｃの上方に、バンプ電極が接続されていないので、下側に配置された半導体チップ３の縁部３ｃにクラックが生じるのを防ぐことができる。
また、本実施形態では、各配線パッド６１〜６４を連続した配線層となるように構成したので、多層配線層の再設計や多層配線層を製造するためのマスクの変更を伴わずに、表面バンプ電極９、裏面バンプ電極１２、及び、基板貫通導体１７をダミーバンプアレイ領域２４中の任意の位置に設けることができる。
第１の実施形態では、半導体チップ３の縁部３ｃと平面的に重なる位置の表面バンプ電極９と、裏面バンプ電極１２と、基板貫通導体１７と、のみを削除することで、多層配線層の差設計をせずに半導体チップ３のエッジクラックを防止することができることを説明した。
もっとも、バンプ電極９，１２を削除することによって、バンプ電極９，１２の数が減少してしまい、半導体チップ４の上に積層する半導体チップ５を支える全体の強度が減ってしまうおそれがあった。
そこで、本実施形態では、半導体チップ３の縁部３ｃと平面的に重なる位置のバンプ電極９，１２を削除するだけでなく、削除したバンプ電極９，１２の代わりに半導体チップ３の縁部３ｃと平面的に重ならない位置に変わりのバンプ電極９，１２及び基板貫通導体１７を作成できるようにしたものである。
すなわち、図６Ａないし図６Ｃに示すように、設計段階で複数のバンプ電極を互いに実質的に均等な感覚で配置するように設計し、積層する半導体チップ３の縁部３ｃと平面的に重なった場合に、図５Ａの矢印Ｘで示すように、重なったバンプ電極９，１２及び基板貫通導体１７のみを別の位置に移動可能なようにした。
言い換えれば、バンプ電極９，１２及び基板貫通導体１７を予め定められたダミーバンプアレイ領域２４の中の任意の位置に容易に移動できる構成とした。
これにより、半導体チップ３の縁部３ｃと裏面バンプ電極１２が重なった場合でも、半導体チップ５を支える全体の強度を減少させることなく半導体チップ３のクラックを防止することが可能となる。
なお、本実施形態では、下層配線パッド６１、第１中間層配線パッド６２、第２中間層配線パッド６３および上層配線パッド６４のいずれも、連続となるように形成されている場合について説明したが、これに限定されない。例えば、各中間層配線パッドを形成しない、または図７に示すように各中間層配線パッドを特定のパターン７１として形成しても構わない。
これは、表面バンプ電極９、裏面バンプ電極１２、及び、基板貫通導体１７を形成するためには、形成時にエッジストッパーとして機能する下層配線パッド６１（基板貫通導体１７及び裏面バンプ電極１２形成時）および上層配線パッド６４（表面バンプ電極９形成時）さえ存在すれば足りるので、各中間層配線パッドがどのような構造であっても不都合がないからである。
加えて、各中間層配線パッドを削除することにより、ダミーバンプアレイ領域２４の多層配線層のうち、配線層３８及び配線層３９を通常配線（電源配線や信号配線）を配置する領域として使用することができる。
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、積層半導体装置を構成する半導体チップであって、上下に積層される半導体チップと自身にチップ端とが接触することを防ぐためのダミーバンプアレイ（複数のダミーバンプ）を有する半導体チップであれば適用可能である。
また、ダミーバンプアレイ領域２４の配置位置を、図９Ａに示すように、矩形状の半導体チップの４隅において、それぞれ角に沿ってＬ字状に形成してもよく、また図９Ｂに示すように、それぞれ矩形状の半導体チップの各４辺の中央から中心に向かって伸びる領域に形成しても構わない。
このように構成することで、バンプ電極の配置位置を変更する際に、縦方向のみならず横方向に移動させることもできる。
さらに、ダミーバンプアレイ領域２４に形成されたパッド配線部５５のうち、表面バンプ電極、又は、基板貫通導体並びに裏面バンプ電極と接続されていないものを有する構成とすることもできる。
より具体的には、半導体チップをフリップチップ型で積層する場合には、ダミーバンプアレイ領域２４に形成された複数のパッド配線部５５の各々の下層配線パッド５１に対して基板貫通導体及び裏面バンプ電極を形成する一方で、これら複数のパッド配線部５５の少なくとも１つの上層配線パッド５４に表面バンプ電極が形成されない構造とすることができる。
同様に、半導体チップをフェイスアップ型で積層する場合には、ダミーバンプアレイ領域２４に形成された複数のパッド配線部５５の各々の上層配線パッド５４のそれぞれに対して表面バンプ電極を形成する一方で、これら複数のパッド配線部５５の少なくとも１つの下層配線パッド５１に基板貫通導体及び裏面バンプが形成されない構造とすることもできる。
即ち、半導体チップ４を半導体チップ３に実装する場合に、半導体チップ４のダミーバンプアレイ領域２４に形成された複数のダミーバンプ電極を形成する複数の表面バンプ電極９及び裏面バンプ電極１２のうちで、半導体チップ４の半導体チップ３と対向する面に形成された表面バンプ電極９又は裏面バンプ電極１２のうち少なくとも１つ、即ち、半導体チップ３のエッジに位置する表面バンプ電極９又は裏面バンプ電極１２を取り除くことで、半導体チップ３のエッジにクラックが発生することを抑制することができる。
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
１・・・半導体装置、２・・・配線基板、３，４，５・・・半導体チップ、６・・・封止樹脂、７・・・外部端子、８，９，９ａ，９ｃ，９ｄ，１０・・・表面バンプ電極、１１，１２，１２ａ，１２ｃ，１２ｄ，１３・・・裏面バンプ電極、１４・・・内部回路、１５・・・貫通電極、１６・・・ダミーバンプ、１７・・・基板貫通導体、２１Ａ〜２１Ｄ・・・チャネル、２２・・・貫通電極アレイ、２３・・・記憶領域部、２４・・・ダミーバンプアレイ領域、３１・・・半導体基板、３２〜３６・・・層間絶縁膜、３７〜４０・・・配線層、４１・・・ポリイミド層、４２・・・裏面絶縁層、４３・・・絶縁リング、５１，５１ａ〜５１ｄ，６１・・・下層配線パッド、５２，６２・・・第１中間層配線パッド、５３，６３・・・第２中間層配線パッド、５４，５４ａ〜５４ｄ，６４・・・上層配線パッド、５５，５５ａ〜５５ｄ・・・パッド配線部

Claims (12)

  1. 半導体基板と、
    前記半導体基板の第１の面の上方に形成され、第１の配線層を含む多層配線構造と、
    前記多層配線構造の上方に形成された複数の表面バンプ電極と、
    各々前記第１の配線層として形成された第１乃至第３の上層配線パッドであって、当該第２及び第３の上層配線パッドのそれぞれは、当該第１の上層配線パッドから第１の距離離間して配置され、当該第１乃至第３の上層配線パッドのうちの１つ又は２つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する１つと接続され、当該第１乃至第３の上層配線パッドのうちの残りの２つ又は１つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする半導体装置。
  2. 前記第１乃至第３の上層配線パッドが、前記多層配線構造の前記第１の配線層として形成された一続きの第１の配線として形成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記多層配線構造が、前記第１の配線層の下方に形成された第２の配線層を含み、
    前記半導体装置は、さらに、
    前記半導体基板を貫通して形成される複数の基板貫通導体と、
    前記多層配線構造の前記第２の配線層として形成された第１乃至第３の下層配線パッドであって、それぞれ前記第１乃至第３の上層配線パッドに接続され、当該第１乃至第３の下層配線パッドのうちの前記１つ又は２つの上層配線パッドに接続された１つ又は２つの下層配線パッドのそれぞれが前記複数の基板貫通導体のうちの対応する１つと接続され、当該第１乃至第３の下層配線パッドのうちの前記残りの２つ又は１つの上層配線パッドに接続された２つ又は１つの下層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１乃至第３の下層配線パッドが前記多層配線構造の前記第２の配線層として形成された一続きの第２の配線として形成されることを特徴とする請求項３に記載の半導体装置。
  5. 前記複数の基板貫通導体に対応して設けられた複数の裏面バンプ電極を有することを特徴とする請求項３に記載の半導体装置。
  6. 前記複数の裏面バンプ電極が、前記半導体基板の前記第１の面の反対側の第２の面から露出していることを特徴とする請求項５に記載の半導体装置。
  7. 前多層配線構造は、前記第１の配線層と前記第２の配線層との間に形成された第３の配線層を含み、前記半導体装置は、さらに、前記多層配線構造の前記第３の配線層として形成された第１乃至第３の中間層配線パッドであって、それぞれ前記第１乃至第３の上層配線パッドのうちの対応する１つと前記第１乃至第３の下層配線パッドのうちの対応する１つとの間に形成された前記第１乃至第３の中間層配線パッドとを備えることを特徴とする請求項３に記載の半導体装置。
  8. 前記第１乃至第３の中間層配線パッドが前記多層配線構造の前記第３の配線層として形成された一続きの第３の配線として形成されることを特徴とする請求項７に記載の半導体装置。
  9. 前多層配線構造は、前記第１の配線層の下方に前記第２の配線層との間に形成された第３の配線層を含み、前記半導体装置は、さらに、前記多層配線構造の前記第３の配線層として形成され、少なくとも前記第１乃至第３の下層配線パッドの上方を通過する第１の配線パターンを含むことを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体基板、前記多層配線構造、前記複数の表面バンプ電極、及び、前記第１乃至第３の上層配線パッドを含む、第１の半導体チップと、
    前記第１の半導体チップと積層された第２の半導体チップであって、当該第２の半導体チップのエッジの一部が前記第１の半導体チップの前記第１乃至第３の上層配線パッドのうちの前記残りの２つ又は１つの上層配線パッドのうちの１つと上方または下方を通過するように前記第１の半導体チップと積層された前記第２の半導体チップと、
    を含むことを特徴とする請求項１に記載の半導体装置。
  11. 半導体基板と、
    前記半導体基板の第１の面の上方に形成され、第２の配線層を含む多層配線構造と、
    前記半導体基板を貫通して形成される複数の基板貫通導体と、
    各々前記第２の配線層として形成された第１乃至第３の下層配線パッドであって、当該第２及び第３の下層配線パッドのそれぞれは、当該第１の下層配線パッドから第２の距離離間して配置され、当該第１乃至第３の下層配線パッドのうちの１つ又は２つの下層配線パッドのそれぞれが前記複数の基板貫通導体のうちの対応する１つと接続され、当該第１乃至第３の下層配線パッドのうちの残りの２つ又は１つの下層配線パッドが前記複数の基板貫通導体のいずれとも接続されないことを特徴とする半導体装置。
  12. 半導体基板と、
    前記半導体基板の上方に設けられた下層配線層と、
    前記半導体基板を貫通し、前記下層配線層と接続されたバンプ電極と、を備えた半導体チップであって、
    別の半導体チップ上に前記バンプ電極を介して前記半導体基板を設ける際に、該別の半導体チップの縁部の上方に、前記バンプ電極が設けられていないことを特徴とする半導体チップ。
JP2011267988A 2011-12-07 2011-12-07 半導体装置及び半導体チップ Withdrawn JP2013120838A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011267988A JP2013120838A (ja) 2011-12-07 2011-12-07 半導体装置及び半導体チップ
US13/706,752 US9236335B2 (en) 2011-12-07 2012-12-06 Semiconductor device including stacked semiconductor chips without occurring of crack

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011267988A JP2013120838A (ja) 2011-12-07 2011-12-07 半導体装置及び半導体チップ

Publications (1)

Publication Number Publication Date
JP2013120838A true JP2013120838A (ja) 2013-06-17

Family

ID=48571232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011267988A Withdrawn JP2013120838A (ja) 2011-12-07 2011-12-07 半導体装置及び半導体チップ

Country Status (2)

Country Link
US (1) US9236335B2 (ja)
JP (1) JP2013120838A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015192145A (ja) * 2014-03-28 2015-11-02 インテル コーポレイション スペーストランスフォーマ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101690487B1 (ko) * 2010-11-08 2016-12-28 삼성전자주식회사 반도체 장치 및 제조 방법
KR102413441B1 (ko) 2015-11-12 2022-06-28 삼성전자주식회사 반도체 패키지
KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790384A (en) * 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US6271059B1 (en) * 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
JP4497683B2 (ja) * 2000-09-11 2010-07-07 ローム株式会社 集積回路装置
TW556961U (en) * 2002-12-31 2003-10-01 Advanced Semiconductor Eng Multi-chip stack flip-chip package
JP4381779B2 (ja) * 2003-11-17 2009-12-09 株式会社ルネサステクノロジ マルチチップモジュール
US20050236684A1 (en) * 2004-04-27 2005-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor packaging structure and method
JP2008071953A (ja) * 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
US20090032926A1 (en) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc. Integrated Support Structure for Stacked Semiconductors With Overhang
JP2010161102A (ja) 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US8048794B2 (en) * 2009-08-18 2011-11-01 International Business Machines Corporation 3D silicon-silicon die stack structure and method for fine pitch interconnection and vertical heat transport
KR20110041313A (ko) * 2009-10-15 2011-04-21 에스티에스반도체통신 주식회사 적층형 고상 드라이브 및 그 제조 방법
US8659152B2 (en) * 2010-09-15 2014-02-25 Osamu Fujita Semiconductor device
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
JP2012178520A (ja) * 2011-02-28 2012-09-13 Elpida Memory Inc 半導体装置及びその製造方法
JP2012209497A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
US9646954B2 (en) * 2011-04-13 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with test circuit
JP5932324B2 (ja) * 2011-12-21 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその試験方法
JP2013247139A (ja) * 2012-05-23 2013-12-09 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP2013247273A (ja) * 2012-05-28 2013-12-09 Ps4 Luxco S A R L 半導体装置の製造方法およびその方法により製造された半導体装置
JP2014011169A (ja) * 2012-06-27 2014-01-20 Ps4 Luxco S A R L シリコンインターポーザ及びこれを備える半導体装置
JP2014107304A (ja) * 2012-11-22 2014-06-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP5908418B2 (ja) * 2013-01-31 2016-04-26 株式会社東芝 半導体装置の検査回路、検査方法及び検査装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015192145A (ja) * 2014-03-28 2015-11-02 インテル コーポレイション スペーストランスフォーマ

Also Published As

Publication number Publication date
US9236335B2 (en) 2016-01-12
US20130147038A1 (en) 2013-06-13

Similar Documents

Publication Publication Date Title
US9406649B2 (en) Stacked multi-chip integrated circuit package
JP5559466B2 (ja) ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム
US9570375B2 (en) Semiconductor device having silicon interposer on which semiconductor chip is mounted
US10147675B2 (en) Semiconductor device having through-electrode
US8502084B2 (en) Semiconductor package including power ball matrix and power ring having improved power integrity
US9252091B2 (en) Semiconductor device having penetrating electrodes each penetrating through semiconductor chip
JP7307355B2 (ja) 半導体集積回路装置および半導体パッケージ構造
JP2015079961A (ja) Ｔｓｖ構造を具備した集積回路素子及びその製造方法
TWI761632B (zh) 包含與半導體晶粒分隔開的橋式晶粒之半導體封裝
JP2015079960A (ja) 集積回路素子及びその製造方法
TWI572004B (zh) 具有多晶片結構之半導體積體電路
JP2012104707A (ja) 半導体パッケージ
KR101119066B1 (ko) 멀티칩 패키지
JP2020520559A (ja) 低クロストークの垂直接続インターフェース
JP2013120838A (ja) 半導体装置及び半導体チップ
US20190074251A1 (en) Semiconductor packages
US10679971B2 (en) Semiconductor package
JP2014096547A (ja) 半導体装置及びその製造方法
TWI621237B (zh) 半導體封裝裝置及其半導體配線基板
JP2013038100A (ja) 半導体装置
JP2008135486A (ja) 半導体装置及び半導体パッケージ
JP4757660B2 (ja) 半導体装置
JP4580004B2 (ja) 半導体装置
JP2005057003A (ja) 半導体集積回路装置
CN115458500A (zh) 用于防止噪声的基板和包括该基板的半导体封装

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131108

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141114

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20150105